TWI597789B - 具有銲墊連接之積體電路封裝系統及其製造方法 - Google Patents

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迪歐柯羅Ａ 美瑞羅
艾瑪芮爾 伊斯披瑞特
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Description

具有銲墊連接之積體電路封裝系統及其製造方法
本發明大體上係關於積體電路封裝系統，且尤係關於用於具有連接的積體電路封裝系統的系統。
現代的電子裝置(例如智慧型手機、個人數位助理、與定位相關的服務裝置、企業級伺服器、或企業級儲存陣列)將更多個積體電路組裝至更小的實體體積內，並同時期待能減低成本。已發展出多種符合這些要求的科技。一些研發策略專注在新科技，但其他的研發策略則專注在改良現有和成熟的科技。針對現有科技的研發有各式各樣不同的方向。
消費性電子裝置的要求使得在積體電路封裝件中必需有更多個積體電路，但卻又反常地在用於該增加的積體電路內容的系統中提供更少的實體空間。持續的成本降低又是另一項要求。一些技術主要是專注於將這些積體電路堆疊至單一封裝件中。雖然這些方法在積體電路中提供更多種功能，然而，它們並沒有完全針對較低的高度、較小的空間、及成本降低的要求。
一種經證明可降低成本的方法是以現有的製造方法和設備，來使用成熟的封裝技術。但反常的是，現有製造製程的再使用卻通常無法降低封裝件的尺寸。仍持續要求較低成本、較小尺寸、和更多種功能。
因此，仍需要積體電路封裝系統能具有較低成本、較小尺寸、和更多種功能。就改良整合和成本降低的持續增加的需求這方面來看，找到這些問題的答案變得非常重要。就持續增加的商業競爭壓力、持續增長的消費者期待、並市場上針對有意義的產品差異性的消失機會等方面來看，找到這些問題的答案變得非常重要。此外，降低成本、改良效率和效能、及達到競爭壓力等需求，對找到這些問題的答案的必要性增加更大的急迫性。
長期以來一直尋找這些問題的解決方案，但習知的發展並沒有教示或建議任何解決方案，因此，這些問題的解決方案仍困擾著本技術領域中具有通常知識者。
本發明提供一種製造積體電路封裝系統的方法，包含：形成引腳，該引腳在引腳頂側具有水平脊部；直接在該引腳頂側上形成具有內墊和外墊的連接層，該內墊具有內墊底面；將積體電路裝設至該內墊上方；在該積體電路、該內墊、及該外墊上方施加具有製模底面的製模化合物；以及直接在該製模底面及該內墊底面上施加介電質。
本發明提供一種積體電路封裝系統，包含：引腳，其在引腳頂側具有水平脊部；連接層，其具有直接在該引腳頂側上的內墊和外墊，該內墊具有內墊底面；積體電路，在該內墊上方；製模化合物，具有製模底面且在該積體電路、該內墊、及該外墊上方；以及介電質，直接在該製模底面及該內墊底面上。
本發明的特定實施例除了上述的步驟和元件外另具有其他步驟和元件、或另具有其他步驟和元件以取代上述的步驟和元件。本技術領域中具有通常知識者在閱讀接下來的詳細描述、並參考附隨的圖式後，該步驟和元件將變得明顯。
以下實施例係充分詳細描述以使熟悉本領域之技藝人士可製造及使用本發明，其他實施例依此揭露可明瞭而理解，而且其系統、製程或機構上的改變並未悖離本發明之範疇。
於下列敍述中，給定多個詳細說明以提供本發明之完整瞭解，然而，該發明之實施為顯而易見的則未有這些詳細細節。為避免模糊本發明，一些已知的電路、系統結構及製程步驟未詳細地揭露。同樣地，本發明實施例該些圖的顯示係為概略的且不按比例，且特別地，一些尺寸為清楚呈現本發明係誇大地顯示於圖示中。另外，在多個實施例中揭露及描述某些共同特徵，為清楚及容易說明、描述及理解，彼此相似及相同特徵將一般以相同元件符號來描述。
為了說明，在此使用的“水平(horizontal)”係定義為平行該積體電路的平面或表面，無論其定位；該“垂直(vertical)”名稱係指垂直所定義的“水平”之方向，稱“在…上面(above)”、“在…下面(below)”、“底部(bottom)”、“上方(top)”、“側邊”(如在“側壁”)、“較高(higher)”、“較低(lower)”、“上面的(upper)”、“覆於…上(over)”以及“在…之下(under)”，係相對該水平平面而定義，稱“在…上(on)”系指在元件間有直接接觸，在此稱“處理(processing)”包含材料的設置、圖案化、曝光、顯影、蝕刻、清潔、注模，以及/或材料的移除或形成上述結構所需之要求，在此稱“系統(system)”意指且指依照上下文所使用的本發明之方法及裝置。
現在參考第1圖，其顯示本發明的第一實施例中積體電路封裝系統100沿著第2圖的線1-1的剖面圖。該積體電路封裝系統100可包含多列四方形平面無引腳(QFN)封裝件，其具有用於覆晶的繞線跡線及底遮罩。該積體電路封裝系統100可包含不帶有底座(standoff)的四方平面無引腳鋸帶蝕刻(QFNs-se)封裝件。
該積體電路封裝系統100可包含引腳102，該引腳102在該積體電路封裝系統100及外部系統(未顯示)之間提供電性連接。該引腳102可包含引腳底部104和相對於該引腳底部104或在該引腳底部104上方的引腳頂部106。
該引腳102可包含引腳底側108和相對於該引腳底側108的引腳頂側110。該引腳底側108為該引腳底部104的底部分。該引腳頂側110為該引腳頂部106的頂部分。
該引腳102可包含介於該引腳底側108和該引腳頂側110之間的引腳非水平側112。該引腳非水平側112的平面可穿透該引腳底側108和該引腳頂側110的平面。
該引腳102可包含水平脊部114，該水平脊部114為該引腳102的端部，從該引腳非水平側112水平地沿伸。該水平脊部114可形成在該引腳頂側110處。
該水平脊部114可包含脊部下側116和在該脊部下側116上方的脊部上側118。該脊部下側116可包含曲面。該脊部上側118可包含平面。
該積體電路封裝系統100可包含導電層120，該導電層120在該引腳102和外部系統之間提供電性連接。該導電層120可連接或附接至該引腳102。該導電層120可直接形成在該引腳底側108上。
該積體電路封裝系統100可包含介電質122，該介電質122保護一部分該引腳102。該介電質122可包含絕緣材料，該絕緣材料包含鈍化件、防焊件、樹脂、或底膠。
該介電質122可將該引腳102電性隔離於另一個該引腳102。該介電質122可形成圍繞該水平脊部114。該介電質122可直接形成在該脊部下側116上。該介電質122可形成圍繞該引腳102的該引腳頂部106。
該介電質122可包含介電質底側124和相對於該介電質底側124的介電質頂側126。該介電質底側124可在該導電層120上方。
該引腳頂部106可包含該引腳頂側110。該引腳頂側110的平面或該脊部上側118的平面可與該介電質頂側126的平面共平面。
該引腳102的該引腳底部104可暴露於該介電質122外。該引腳底部104可從該介電質底側124突出。該引腳底部104可包含該引腳底側108，該引腳底側108在該介電質底側124下方。該導電層120可在該介電質底側124下方。
該積體電路封裝系統100可包含連接層128，該連接層128為一種在半導體裝置和該引腳102之間提供電性連接的結構。舉例來說，該連接層128可包含重新分配層(RDL)，其在多列銅引腳框架上。
該連接層128可包含外墊130，該外墊130提供至該引腳102的電性連接。該外墊130可包含直接在該引腳頂側110上的外墊底面132。該外墊130可包含相對於該外墊底面132的外墊頂面134。
該連接層128可包含導電跡線136。該導電跡線136在該外墊130和接觸墊之間提供或繞線電性連接。舉例來說，該導電跡線136可包含電性連接器，該電性連接器包含重新分配跡線、繞線的預電鍍框架(PPF)層、或重新分配層(RDL)。
該導電跡線136可包含跡線底面138，該跡線底面138直接在該介電質頂側126和一部分該引腳頂側110上。該跡線底面138可直接在一部分該脊部上側118上。該導電跡線136可包含相對於該跡線底面138的跡線頂面140。
該連接層128可包含內墊142。該內墊142為一種提供至半導體裝置的裝設支撐和電性連接的接觸墊。該內墊142可連接或附接至該導電跡線136。
該內墊142可包含直接在該介電質頂側126上的內墊底面144。該內墊142可包含相對於該內墊底面144的內墊頂面146。
該連接層128可包含彼此共平面的該外墊底面132、該跡線底面138、和該內墊底面144的平面。該連接層128可包含彼此共平面的該外墊頂面134、該跡線頂面140、和該內墊頂面146的平面。
該積體電路封裝系統100可包含積體電路148，其為一種半導體裝置。該積體電路148可包含非作用側150和相對於該非作用側150的作用側152。舉例來說，該積體電路148可包含半導體裝置，該半導體裝置包含覆晶或矽(Si)晶粒。
該積體電路148可包含面對該連接層128的該作用側152。該積體電路148可裝設在該連接層128的該內墊142上方。
該積體電路封裝系統100可包含內部連接器154，其為一種電性導體連接器。該內部連接器154可連接或附接至該內墊142和該作用側152。該內部連接器154可直接在該內墊頂面146上。
該積體電路封裝系統100可包含該介電質122，該介電質122將該連接層128電性隔離於另一個該連接層128。該積體電路封裝系統100可包含數個該外墊130，其圍繞該積體電路148或在該積體電路148的周界外部。該積體電路封裝系統100可包含數個該內墊142，在該積體電路148的非作用側150下方。
該積體電路封裝系統100可包含製模化合物166，其覆蓋半導體封裝件，以密封提供機械或環境保護的半導體裝置。該製模化合物166可形成覆蓋該介電質122、該連接層128、該積體電路148、和該內部連接器154。該製模化合物166可應用在該介電質頂側126、該外墊130、該導電跡線136、該內墊142、該積體電路148、和該內部連接器154上方。
該製模化合物166可包含製模底面168。該製模底面168的平面可與該外墊底面132、該跡線底面138、和該內墊底面144的平面共平面。該製模底面168和該內墊底面144可直接在該介電質頂側126上。
該製模化合物166可包含製模非水平側170，其為該製模化合物166的水平部分。該製模非水平側170的平面可與該介電質122的介電質非水平側172的平面共平面。該介電質非水平側172為該介電質122的水平部分。
經發現連接至該引腳102和該積體電路148的該連接層128提供簡單且具成本效益的製程給多列四方形平面非引腳(QFN)封裝件，其具有覆晶，以銅基帶蝕刻製程技術作成，從而完成為覆晶裝置有效地組構多列四方形平面非引腳(QFN)封裝件的需求。
經發現具有附接至該外墊130和該內墊142的該導電跡線136的該連接層128提供一種解決方案，該解決方案沒有使用覆晶應用的BT(bismaleimide triazine)薄片，以將覆晶訊號重新分配至四方形平面非引腳(QFN)多列引腳。
經發現該連接層128提供成本降低，這是因為相較於標準覆晶球格陣列的較簡單的引腳框架架構。
經發現具有被該介電質122覆蓋的該水平脊部114的該引腳102改良引腳連鎖(interlocking)，從而消除引腳拔出(pullout)。
經不預期地判定附接至該引腳頂側110的該外墊130提供可靠的連接點，以將該引腳102附接或連接至堆疊裝置。
經不預期地認識到被該介電質122保護的連接層128最好用於覆晶裝設，從而消除焊錫倒塌(solder collapse)、焊錫蔓延(solder creep)、或無法對準(misalignment)。
經不預期地確定該介電質122藉由將該連接層128隔離於另一個該連接層128或將該引腳102隔離於另一個該引腳102而改良可靠度，從而消除焊錫蔓延或電性短路。
經不預期地證實該導電層120在該引腳102和外部系統之間提供可靠的電性連接。
經不預期地觀察到直接在該引腳102和該介電質122上的該連接層128提供覆晶封裝的簡單製程流程和封裝結構。
經不預期地發現具有減少墊間距的該外墊130和該內墊142以及具有細間距圖案化公差的該導電跡線136顯著地降低該積體電路148的晶粒尺寸，導致封裝件足跡(footprint)的減少。
參考第2圖，其顯示該積體電路封裝系統100的下視圖。該積體電路封裝系統100可包含多列或周界陣列的數個該導電層120。該導電層120可形成鄰近或在該介電質122的介電質周界202的內部。該導電層120可由該介電質122所圍繞。
為了例示的目的，該導電層120是顯示為方形形狀，雖然瞭解到該導電層120可具有任何形狀。舉例來說，該導電層120可為圓形。
參考第3圖，其顯示在電鍍製造階段中該積體電路封裝系統100沿著第4圖的線3-3的剖面圖，該剖面圖繪示引腳框架製造階段的電鍍階段。
該積體電路封裝系統100可包含引腳框架302，其為一種用於將半導體裝置裝設及連接於其上的結構。舉例來說，該引腳框架302可包含大約0.015 mm的引腳框架製程尺寸公差或準確度。
該引腳框架302可形成具有電性導電材料，其包含銅(Cu)或任何其他材料。舉例來說，該引腳框架302可包含一種空銅基底、多列銅引腳框架、或繞線預電鍍框架(PPF)銅(Cu)引腳框架的結構。
該引腳框架302可包含引腳框架底側304和相對於該引腳框架底側304的引腳框架頂側306。該引腳框架302在該引腳框架底側304處的一部分可以控制的方式加以移除，以形成部分移除區域308。該部分移除區域308可以包含蝕刻的移除製程來加以形成。
舉例來說，該部分移除區域308可以該引腳框架302半蝕刻(half-etched)來加以形成。另舉一例，該剖面圖將該引腳框架302繪示成具有底部半蝕刻的蝕刻銅框架。
該引腳框架302可包含引腳框架厚度310。該引腳框架302可包含具有非移除厚度312的該部分移除區域308。舉例來說，該引腳框架厚度310和該非移除厚度312分別大約為4 mm和3 mm。
作為一個例子，可移除大約1 mm的該引腳框架302，以形成具有大約3 mm的該非移除厚度312的該部分移除區域308。作為另一個例子，該非移除厚度312可至少是該引腳框架厚度310的一半。
該積體電路封裝系統100可包含直接形成在該引腳框架底側304上的該導電層120。該導電層120可以電性導電材料形成，該電性導電材料包含金屬化材料或金屬合金。
該導電層120可形成具有數個層。舉例來說，該導電層120可形成具有導電材料，該導電材料包含鎳(Ni)、鉑(Pd)、金(Au)、任何其他金屬化材料、金屬合金、或其組合。另舉一例，該導電層120可形成具有鎳-鉑(NiPd)或鎳-鉑-金(NiPdAu)。
作為一個例子，該導電層120可以電鍍製程來加以形成。作為另一個例子，該導電層120可包含選擇性預電鍍的增層預電鍍框架(PPF)的結構。
該積體電路封裝系統100可包含直接在該引腳框架頂側306上的該連接層128。該連接層128可以電性導電材料來加以形成，該電性導電材料包含金屬化材料或金屬合金。
舉例來說，該連接層128可形成具有數個層。另舉一例，該連接層128可形成具有導電材料，其包含鎳(Ni)、鉑(Pd)、金(Au)、或其他金屬化材料、金屬合金、或其組合。也舉一例，該連接層128可形成具有鎳-鉑(NiPd)或鎳-鉑-金(NiPdAu)。
作為一個例子，該連接層128可以電鍍製程來加以形成。作為另一個例子，該連接層128可包含選擇性預電鍍的增層預電鍍框架(PPF)的結構。
該連接層128可包含該外墊130、該導電跡線136、及該內墊142，該外墊130、該導電跡線136、及該內墊142以共同電性導電材料而形成如單一整合結構。該導電跡線136可電性連接或附接至該外墊130和該內墊142。
參考第4圖，其顯示在該電鍍階段中該積體電路封裝系統100的上視圖。該上視圖繪示數個具有該外墊130、該導電跡線136、和該內墊142的該連接層128。
該積體電路封裝系統100可包含數個以數個該導電跡線136連接至數個該內墊142的該外墊130。該內墊142可形成在該引腳框架302的中央部分。該內墊142可形成較該外墊130更靠近該引腳框架302的該中央部分。
該積體電路封裝系統100可包含多列該外墊130和多列該內墊142。該積體電路封裝系統100可包含多個該外墊130的周界陣列。該外墊130可形成鄰近或在該引腳框架302的引腳框架周界402的內部。
該導電跡線136可形成具有數個區段404，其為該導線跡線136中接續地形成如單一整合結構的區段。該區段404可在該外墊130與該內墊142之間彼此連接或附接。
該區段404彼此之間可形成在預定的角度，該預定的角度有助於在該外墊130的陣列之間隔離距離，以改良至堆疊裝置或外部系統級(未顯示)的連接。舉例來說，該預定的角度可相關於設計綱要或幾何限制。
參考第5圖，其顯示在附接階段中第3圖的結構。該積體電路封裝系統100可包含裝設在該連接層128上方的該積體電路148，該積體電路148可包含面對該連接層128的該作用側152。
該積體電路封裝系統100可包含連接或附接至該內墊142及該作用側152的該內部連接器154，該內部連接器154可直接在該內墊142上。
為了例示的目的，該內部連接器154是顯示為導電凸塊，雖然瞭解到該內部連接器154可包含任何其他電性導體連接器。舉例來說，該內部連接器154可包含導電膏。也舉一例，該內部連接器154可形成具有導電材料，其包含焊錫、金屬、或金屬化合金。
參考第6圖，其顯示在該製模階段中第5圖的結構。該積體電路封裝系統100可包含製模製程，其包含液態環氧模具或壓縮製模。該製模製程也可包含膠帶輔助製模(tape assisted molding)，其以粘結膠帶塗布於該積體電路148上方並塗布於該引腳框架底側304上，以支撐並覆蓋該部分移除區域308及該引腳框架302中突出、穿透、或沈入至該粘結膠帶之一者中的部分。
該製模化合物166可被製模於該引腳框架302、該連接層128、該積體電路148、和該內部連接器154上方。該製模化合物166可形成以覆蓋該引腳框架頂側306、該連接層128、該積體電路148、及該內部連接器154。
經發現該引腳框架302的結構整合度是藉由製模該製模化合物166以較低的封裝壓力來加以保存，不同於傳送製模，其是使用非常高的封裝壓力，從而防止該部分移除區域308免於在製模期間下彎。
經發現以控制的方法所形成的具有該非移除厚度312的該部分移除區域308改良該引腳框架302的結構整合度，從而在製模期間消除在該部分移除區域308處的彎曲。
參考第7圖，其顯示在移除階段中第6圖的結構。該積體電路封裝系統100可包含移除製程，其包含在該移除階段中蝕刻。該移除製程並不影響或移除該連接層128。舉例來說，該移除製程可包含使用包含鹼金屬的化學溶液的銅蝕刻。
第3圖的該引腳框架302在第3圖的該引腳框架底側304處的部分可加以移除，以形成該引腳102並暴露一部分該製模底面168、該跡線底面138、及該內墊底面144。該引腳框架302在該引腳框架底側304處被移除的部分可包含第3圖的該部分移除區域308。該引腳102可與另一個該引腳102電性隔離。
該引腳102可形成具有從該引腳非水平側112水平地突出的該水平脊部114，該水平脊部114可形成在該引腳頂側110處。
該水平脊部114可包含該脊部下側116和該脊部下側116上方的該脊部上側118。該引腳頂側110可包含該脊部上側118。該跡線底面138可直接在一部分該引腳頂側110上或一部分該脊部上側118上。
該導電跡線136及該內墊142可被該製模化合物166所保護或埋置。該導電跡線136及該內墊142可在該移除製程期間不受影響或不被移除。瞭解到該移除製程不會攻擊或移除該導電跡線136及該內墊142。
經發現具有該部分移除區域308的該引腳框架302可提供更有效率的底部或背部蝕刻的優點，這是歸因於具有底部半蝕刻特徵的該引腳框架302，從而有效地控制該移除製程。
現在參考第8圖，其顯示在應用階段中第7圖的結構。該積體電路封裝系統100可包含應用方法，其包含網印(screen print)、旋轉塗布(spin-coat)、分配(dispense)、虹吸作用(capillary action)。
該積體電路封裝系統100可包含該介電質122，該介電質122可直接塗布或填充至該跡線底面138、該內墊底面144、和該製模底面168上。該介電質122可保護或隔離該跡線底面138或該內墊底面144。
該介電質122可電性隔離該引腳102及另一個該引腳102。該介電質122可形成圍繞該水平脊部114。該介電質122可直接形成在該脊部下側116上。該介電質122可形成圍繞該引腳頂部106。
該引腳頂部106可包含該引腳頂側110。該引腳頂側110的平面或該脊部上側118的平面可與該介電質頂側126的平面共平面。
該介電質122可包含該介電質底側124及相對於該介電質底側124的該介電質頂側126。該介電質底側124可在該導電層120上方。
該引腳底部104可從該介電質122暴露。該引腳底部104可從該介電質底側124突出。該引腳底部104可包含在該介電質底側124下方的該引腳底側108。該導電層120可在該介電質底側124下方。
該積體電路封裝系統100可包含封裝件切單製程，以產生該積體電路封裝系統100的個別單元或封裝件。該封裝件切單製程可包含機械或光學製程。
該製模化合物166可包含該製模非水平側170。該製模非水平側170的平面可與該介電質122的該介電質非水平側172的平面共平面。
參考第9圖，其顯示本發明的第二實施例中積體電路封裝系統900的剖面圖。該積體電路封裝系統900可以類似於第1圖的積體電路封裝系統100的方式加以形成，除了增加附接件、裝置、和連接器，以及第1圖的該製模化合物的形成。
該積體電路封裝系統900可包含具有引腳底部904的引腳902、、引腳頂部906、引腳底側908、引腳頂側910、引腳非水平側912、及水平脊部914，該水平脊部914具有脊部下側916及脊部上側918。該引腳902可以類似於第1圖的引腳102的方式加以形成。
該積體電路封裝系統900可包含導電層920及介電質922，該介電質922具有介電質底側924及介電質頂側926。該導電層920及該介電質922可分別以類似於第1圖的該導電層120及第1圖的該介電質122之方式加以形成。
該積體電路封裝系統900可包含連接層928。該連接層928可包含外墊930，該外墊930具有外墊底面932及外墊頂面934。該連接層928可包含導電跡線936，該導電跡線936具有跡線底面938及跡線頂面940。該連接層928可包含內墊942，該內墊942具有內墊底面944及內墊頂面946。該連接層928可以類似於第1圖的連接層128的方式加以形成。
該積體電路封裝系統900可包含基底積體電路948，該基底積體電路948具有基底非作用側950及基底作用側952。該積體電路封裝系統900可包含基底內部連接器954。該基底積體電路948及該基底內部連接器954可分別以類似於第1圖的該積體電路148及第1圖的該內部連接器154的方式加以形成。
該積體電路封裝系統900可包含附接層956，其將堆疊積體電路958附接至該基底積體電路948。該堆疊積體電路958為半導體裝置。
該堆疊積體電路958可包含堆疊非作用側960及相對於該堆疊非作用側960的堆疊作用側962。該堆疊積體電路958可裝設在該基底積體電路948上方。舉例來說，該堆疊積體電路958可包含半導體裝置，該半導體裝置包含打線晶粒或積體電路晶粒。
該堆疊積體電路958可包含面對該基底非作用側950的該堆疊非作用側960。該堆疊積體電路958可包含以該附接層956附接至該基底非作用側950的該堆疊非作用側960。
為了例示目的，該堆疊積體電路958是顯示具有大於該基底積體電路948的寬度的寬度，雖然瞭解到該堆疊積體電路958及該基底積體電路948的寬度可為任何長度。舉例來說，該堆疊積體電路958的寬度可大約等於該基底積體電路948的寬度。該堆疊積體電路958及該基底積體電路948的寬度分別為堆疊積體電路958及該基底積體電路948的水平部分之間的水平距離。
該積體電路封裝系統900可包含堆疊內部連接器964，其為電性導體連接器。數個堆疊內部連接器964可連接或附接至該堆疊作用側962及數個該外墊頂面934。該堆疊內部連接器964可直接在該外墊頂面934上。
該積體電路封裝系統900可包含製模化合物966，其覆蓋半導體封裝件，以密封提供機械及環境保護的半導體裝置。該製模化合物966可形成以覆蓋該介電質922、該連接層928、該基底積體電路948、該基底內部連接器954、該附接層956、該堆疊積體電路958、及該堆疊內部連接器964。該製模化合物966可施加至該介電質頂側926、該外墊930、該導電跡線936、該內墊942、該基底積體電路948、該基底內部連接器954、該附接層956、該堆疊積體電路958、及該堆疊內部連接器964上方。
該製模化合物966可包含製模底面968。該製模底面968的平面可與該外墊底面932、該跡線底面938、及該內墊底面944的平面共平面。該製模底面968及該內墊底面944可直接在該介電質頂側926上。
該製模化合物966可包含製模非水平側970，其為該製模化合物966的水平部分。該製模非水平側970的平面可與該介電質922的該介電質非水平側972的平面共平面。該介電質非水平側972為該介電質922的水平部分。
經不預期地發現裝設於該基底積體電路948上方的該堆疊積體電路958改良裝置整合度。
經不預期地判定附接至該外墊頂面934的該堆疊內部連接器964允許該堆疊積體電路958被電性連接至該基底積體電路948及外部系統。
參考第10圖，其顯示本發明的另一實施例中製造該積體電路封裝系統100的方法1000的流程圖。該方法1000包含：在方塊1002中形成引腳，該引腳在引腳頂側具有水平脊部；在方塊1004中形成連接層，該連接層具有直接在該引腳頂側上的內墊及外墊，該內墊具有內墊底面；在方塊1006中將積體電路裝設在該內墊上方；在方塊1008中將具有製模底面的製模化合物施加至該積體電路、該內墊、及該外墊上方；以及，在方塊1010中直接在該製模底面及該內墊底面施加介電質。
因此，經發現本發明的該積體電路封裝系統針對具有連接的積體電路封裝系統，提供重要及至今未知且未有的解決方案、能力、及功能態樣。該產生的方法、製程、設備、裝置、產品、及/或系統是直接的、具成本效益的、不複雜的、具高度變化性的、及有效的，可藉由採用已知科技而驚奇且非顯而易知地加以實作，並且因此可立刻用來以有效率、經濟地方式製造完全相容于傳統製造方法或製程及科技的積體電路封裝系統。
本發明的另一個重要態樣為其有價值地支援並服務降低成本、簡化系統及增加效能等歷史潮流。
本發明的這些和其他有價值的態樣因此可將該科技的狀態進階至少次一個階段。
雖然該發明系以一特定的最佳模式而描述，衆多替代的、修改的及各種變化，因前述說明而為熟悉此項技藝的人士瞭解所顯而易見的，據此，其系傾向包含所有這類替代的、修改的及各種變化皆於包含的專利範圍內，在此提出的所有事項或顯示於附圖係為範例之說明而非用於限制。
100、900．．．積體電路封裝系統
102、902．．．引腳
104、904．．．引腳底部
106、906．．．引腳頂部
108、908．．．引腳底側
110、910．．．引腳頂側
112、912．．．引腳非水平側
114、914．．．水平脊部
116、916．．．脊部下側
118、918．．．脊部上側
120、920．．．導電層
122、922．．．介電質
124、924．．．介電質底側
126、926．．．介電質頂側
128、928．．．連接層
130、930．．．外墊
132、932．．．外墊底面
134、934．．．外墊頂面
136、936．．．導電跡線
138、938．．．跡線底面
140、940．．．跡線頂面
142、942．．．內墊
144、944．．．內墊底面
146、946．．．內墊頂面
148．．．積體電路
150．．．非作用側
152．．．作用側
154．．．內部連接器
166、966．．．製模化合物
168、968．．．製模底面
170、970．．．製模非水平側
172、972．．．介電質非水平側
302．．．引腳框架
304．．．引腳框架底側
306．．．引腳框架頂側
308．．．部分移除區域
310．．．引腳框架厚度
312．．．非移除厚度
402．．．引腳框架周界
404．．．區段
948．．．基底積體電路
950．．．基底非作用側
952．．．基底作用側
954．．．基底內部連接器
956．．．附接層
958．．．堆疊積體電路
960．．．堆疊非作用側
962．．．堆疊作用側
964．．．堆疊內部連接器
1000．．．方法
1002、1004、1006、1008、1010．．．方塊
第1圖是本發明的第一實施例中積體電路封裝系統沿著第2圖的線1-1的剖面圖。
第2圖是該積體電路封裝系統的下視圖。
第3圖是本發明在電鍍製造階段中該積體電路封裝系統沿著第4圖的線3-3的剖面圖。
第4圖為在該電鍍階段中該積體電路封裝系統的上視圖。
第5圖在附接階段中第3圖的結構。
第6圖為在製模階段中第5圖的結構。
第7圖為在移除階段中第6圖的結構。
第8圖為在應用階段中第7圖的結構。
第9圖為本發明的第二實施例中積體電路封裝系統的剖面圖。
第10圖為本發明的另一實施例中製造該積體電路封裝系統的方法的流程圖。
100．．．積體電路封裝系統
102．．．引腳
104．．．引腳底部
106．．．引腳頂部
108．．．引腳底側
110．．．引腳頂側
112．．．引腳非水平側
114．．．水平脊部
116．．．脊部下側
118．．．脊部上側
120．．．導電層
122．．．介電質
124．．．介電質底側
126．．．介電質頂側
128．．．連接層
130．．．外墊
132．．．外墊底面
134．．．外墊頂面
136．．．導電跡線
138．．．跡線底面
140．．．跡線頂面
142．．．內墊
144．．．內墊底面
146．．．內墊頂面
148．．．積體電路
150．．．非作用側
152．．．作用側
154．．．內部連接器
166．．．製模化合物
168．．．製模底面
170．．．製模非水平側
172．．．介電質非水平側

Claims (10)

  1. 一種積體電路封裝系統之製造方法，包含：形成引腳，該引腳在引腳頂側具有水平脊部；直接在該引腳的引腳底側上形成導電層；直接在該引腳頂側上形成具有導電跡線、內墊和外墊的連接層，該內墊具有內墊底面，該導電跡線附接至該內墊和該外墊並與該內墊和該外墊構成整體；將積體電路裝設至該內墊上方；接著，在該積體電路、該內墊、及該外墊上方施加具有製模底面的製模化合物；以及接著，直接在該製模底面及該內墊底面上施加介電質，該介電質具有在該導電層之上的介電質底側。
  2. 如申請專利範圍第1項所述之方法，其中，形成該連接層包含直接在該水平脊部上形成具有該導電跡線的該連接層。
  3. 如申請專利範圍第1項所述之方法，其中，施加該介電質包括在該導電跡線上施加該介電質。
  4. 如申請專利範圍第1項所述之方法，其中，形成該導電層包含在該介電質之周界的內部形成該導電層。
  5. 如申請專利範圍第1項所述之方法，另包含在該積體電路上方裝設堆疊積體電路。
  6. 一種積體電路封裝系統，包含：引腳，在引腳頂側具有水平脊部；導電層，直接在該引腳的引腳底側上； 連接層，具有直接在該引腳頂側上的導電跡線、內墊和具有外墊底面之外墊，該內墊具有內墊底面，該導電跡線附接至該內墊和該外墊並與該內墊和該外墊構成整體；積體電路，在該內墊上方；內部連接器，附接至該積體電路和該內墊；製模化合物，具有製模底面且在該積體電路、該內墊、及該外墊上方；以及介電質，直接在該製模底面及該內墊底面上，該外墊底面未有該介電質，且該介電質具有在該導電層之上的介電質底側。
  7. 如申請專利範圍第6項所述之系統，其中，該連接層包含直接在該水平脊部上的該導電跡線。
  8. 如申請專利範圍第6項所述之系統，其中，該介電質在該導電跡線上。
  9. 如申請專利範圍第6項所述之系統，其中，該導電層在該介電質之周界的內部。
  10. 如申請專利範圍第6項所述之系統，另包含在該積體電路上方的堆疊積體電路。
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