JP3632813B2 - 電子制御装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、マイクロコンピュータシステム（以下、ＣＰＵと記す）の暴走を検出するＣＰＵ動作監視回路（以下、ウォッチドックタイマと記すことがある）を備えた電子制御装置に係り、詳しくはウォッチドックタイマの動作を確認できるようにした電子制御装置に関するものである。
【０００２】
【従来の技術】
ＣＰＵから所定周期のパルス信号を発生させ、このパルス信号の周期をウォッチドックタイマで監視し、所定周期を越えてもパルス信号が発生されない場合はＣＰＵの動作が異常であると判断する技術は、特開昭５７−５０００４号公報，特開昭６１−２３２０２号公報，特開昭６２−７０９４８号公報，特開平２−４０７３５号公報等で知られている。
【０００３】
ウォッチドックタイマによってＣＰＵの動作異常（暴走）が検出された場合、ＣＰＵをリセットすることが一般に行なわれている。また、ＣＰＵの動作異常が連続的に発生した場合には、ＣＰＵをリセット状態に保持することでＣＰＵの動作を停止させる技術が、前述の特開昭６１−２３２０２号公報に記載されている。
【０００４】
【発明が解決しようとする課題】
しかしながら従来の電子制御装置等では、ウォッチドックタイマが正常に動作しているか否かをチェックする手段を備えていない。このためウォッチドックタイマが故障した状態で、ＣＰＵが暴走等した場合にはそれを検出することができない課題がある。
【０００５】
この発明はこのような課題を解決するためなされたもので、ウォッチドックタイマの動作を確認できるようにした電子制御装置、ならびに、ウォッチドックタイマが正常に動作できない場合にはＣＰＵの動作を制限できるようにした電子制御装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
前記課題を解決するためこの発明に係る電子制御装置は、正常動作状態にあるときは所定周期で動作確認信号を出力するＣＰＵ部と、動作確認信号の周期が予め設定した許容周期範囲外であるときに動作異常検出信号を発生するＣＰＵ動作監視回路とを備えた電子制御装置において、動作異常検出信号に基づいてＣＰＵ部から供給されている電源供給用リレー駆動信号が電源供給用リレー駆動回路へ供給されるのを阻止する異常時出力停止回路と、ＣＰＵ動作監視回路へ許容周期範囲外のテスト信号を供給する監視動作テスト手段と、電源供給用リレーの動作状態を検出する電源供給用リレー動作状態検出回路を備え、ＣＰＵ部はテスト信号の供給に伴う電源供給用リレーの動作状態の変化に基づいてＣＰＵ動作監視回路の動作をチェックすることを特徴とする。
【０００７】
この発明に係る電子制御装置は、ＣＰＵ動作監視回路によってＣＰＵ部の動作異常が検出されると、動作異常検出信号が異常時出力停止回路へ供給され、ＣＰＵ部から出力される制御信号が被制御部へ供給されるのを阻止する。よって、ＣＰＵ動作監視回路へテスト信号を供給し、異常時出力停止回路の出力側の状態または被制御部の動作状態を監視することで、ＣＰＵ動作監視回路が正常に動作しているか否かをチェックすることができる。
【０００８】
【発明の実施の形態】
以下この発明の実施の形態を添付図面に基づいて説明する。なお、本実施の形態では、電子制御装置の具体例として電動パワーステアリング装置について説明する。図１は電動パワーステアリング装置の一例を示す模式構造図である。電動パワーステアリング装置１は、ステアリング系に電動機１０を備え、電動機１０から供給する動力を制御装置２０を用いて制御することによって、運転者の操舵力を軽減している。
【０００９】
ステアリングホイール（操向ハンドル）２に一体的に設けられたステアリング軸３は、自在継ぎ手４ａ，４ｂを有する連結軸４を介してラック＆ピニオン機構５のピニオン６へ連結される。ラック軸７はピニオン６と噛合するラック歯７ａを備える。ラック＆ピニオン機構５は、ピニオン６の回動をラック軸７の軸方向への往復運動へ変換する。ラック軸７の両端にタイロッド８を介して転動輪としての左右の前輪９が連結される。ステアリングホイール２を操舵すると、ラック＆ピニオン機構５ならびにタイロッド８を介して前輪（操向車輪）９が揺動される。これにより車両の向きを変えることができる。
【００１０】
操舵力を軽減するために、操舵補助トルク（アシストトルク）を供給する電動機１０をラック軸７と同軸的に配置し、ラック軸７にほぼ平行に設けられたボールねじ機構１１を介して電動機１０の回動出力を推力に変換して、ラック軸７に作用させている。電動機１０のロータには、駆動側ヘリカルギア１０ａが一体的に設けられている。ボールねじ機構１１のねじ軸１１ａの軸端に一体的に設けられたヘリカルギア１１ｂと駆動側ヘリカルギア１０ａとを噛合させている。ボールねじ機構１１のナット１１ｃはラック軸７に連結されている。
【００１１】
ステアリングボックス（図示しない）に設けられた操舵トルク検出器（操舵トルクセンサ）１２によってピニオン６に作用する手動操舵トルクを検出し、検出した操舵トルクに応じた操舵トルク信号１２ａを制御装置２０へ供給している。 制御装置２０は、操舵トルク信号１２ａを主信号として電動機１０の運転を行なって、電動機１０の出力パワー（操舵補助トルク）を制御する。
【００１２】
図２は制御装置のブロック構成図である。制御装置２０は、ＣＰＵ部２１と、ＣＰＵ動作監視回路（ＷＤＴ：ウォッチドックタイマ）２２と、異常時出力停止回路２３と、ゲート駆動回路２４と、Ｈ型ブリッジ回路２５と、電流検出器２６と、Ａ／Ｄ変換器２７と、異常記憶部２８と、定電圧回路（ＲＥＧ）２９と、パワーオンリセット回路（ＰＯＲ）３０と、電源供給用リレー３１と、電動機遮断用リレー３２と、各リレー駆動回路３３，３４と、各動作状態検出回路３５，３６，３７と、各電源供給用ダイオード３８，３９とからなる。符号４０はバッテリ電源、符号４１はヒューズ、符号４２はイグニッションスイッチ、符号４３は車速検出器、符号１２は操舵トルク検出器である。
【００１３】
ＣＰＵ部２１は、ＣＰＵ，ＲＯＭ，ＲＡＭ，入出力ポート，システムコントローラ等からなるマイクロコンピュータシステムを１チップに集積した１チップマイクロコンピュータを用いて構成している。ＣＰＵ部２１は、ＲＯＭに格納された制御プログラムに基づいて電動機１０を運転するための各種処理を繰り返し実行するとともに、ＣＰＵ部２１が正常に動作していることを示す動作確認信号（パルス信号）２１ａを所定周期毎に出力ポートＯ７から出力する。例えば、ＣＰＵ部２１は、入力処理，演算処理，出力処理等の一連の処理を行なった後に動作確認信号の出力処理を行なうことを繰り返すことで、ＣＰＵ部２１が正常に動作している場合には所定の周期で動作確認信号２１ａを出力するよう構成している。本実施の形態では、ＣＰＵ部２１が正常に動作している場合には、例えば１．５ミリ秒周期で動作確認信号２１ａが出力される。
【００１４】
ＣＰＵ動作監視回路（ＷＤＴ）２２は、ＣＰＵ部２１の出力ポートＯ７から供給される動作確認信号２１ａの周期を監視し、動作確認信号２１ａの周期が予め設定した許容周期範囲を外れている場合は、ＣＰＵ部２１の動作が異常であると判断して動作異常検出信号２２ａを出力する。本実施の形態では、ＣＰＵ動作監視回路（ＷＤＴ）２２は、動作確認信号２１ａの周期が、例えば２ミリ秒を越えた場合、ならびに、動作確認信号２１ａの周期が、例えば１ミリ秒未満となった場合に、ＣＰＵ部２１の動作が異常であると判断して、Ｌレベルの動作異常検出信号２２ａを出力する。
なお、以降の説明において、検出信号２２ａがＨレベルの時でも便宜上動作異常検出信号と表現する場合があるが、正確には検出信号２２ａがＬレベルの時が動作異常検出信号である。
【００１５】
異常時出力停止回路２３は、ＣＰＵ動作監視回路（ＷＤＴ）２２によってＣＰＵ部２１の動作異常が検出された際に、その異常検出出力である動作異常検出信号２２ａに基づいてＣＰＵ部２１から出力される各種の制御信号が各制御対象へ供給されるのを阻止する。ＣＰＵ暴走時には正常でない（所望しない）制御信号が出力されることがあるが、異常時出力停止回路２３を設けることで正常でない制御信号が各制御対象へ供給されるのを防止することができる。本実施の形態では、ＣＰＵ部２１の各出力ポートＯ１〜Ｏ６から出力される各制御信号に対応して２入力アンド回路（論理積回路）Ａ１〜Ａ６をそれぞれ設け、各２入力アンド回路Ａ１〜Ａ６の一方の入力端子に各制御信号をそれぞれ供給するとともに、各２入力アンド回路Ａ１〜Ａ６の他方の入力端子に動作異常検出信号２２ａを供給することで、ＣＰＵ部２１が正常動作状態にあるときはＣＰＵ部２１の各出力ポートＯ１〜Ｏ６から出力される各制御信号が後段の各回路部へ供給され、ＣＰＵ部２１の動作異常が検出された際には各アンド回路Ａ１〜Ａ６の出力がＬレベルになるようにして、各制御信号が後段の各回路部へ供給されないようにしている。なお、異常時出力停止回路２３は、３ステートバッファ回路を用いて、ＣＰＵ部２１の動作異常が検出された際には３ステートバッファ回路の出力側を高インピーダンス状態にする構成としてもよい。
【００１６】
ゲート駆動回路２４は、ＣＰＵ部２１の各出力ポートＯ３〜Ｏ６から出力され、各アンド回路Ａ３〜Ａ６を介して供給されるＰＷＭ信号に基づいて、Ｈ型ブリッジ回路２５を構成する電力用の各電界効果トランジスタ（ＦＥＴ）Ｑ１〜Ｑ４のそれぞれのゲートへゲート電力を供給する。
【００１７】
電流検出器２６は、Ｈ型ブリッジ回路２５を介して電動機１０へ供給される電流を検出し、検出した電流に応じた電圧信号（電動機電流信号）２６ａを出力する。電流検出器２６は、電流検出用の抵抗と、電流検出用の抵抗の両端に発生した電圧を増幅する直流増幅器とで構成している。検出した電流に応じた電圧信号２６ａはＡ／Ｄ変換器２７へ供給される。なお、電流検出器２６は、ホール素子を備えた電流センサを利用して構成してもよい。
【００１８】
Ａ／Ｄ変換器２７は、マルチプレクス入力型のものを用いている。Ａ／Ｄ変換器２７の各入力端子には、車速検出器４３から出力される車速に応じた電圧信号（車速信号）４３ａ、操舵トルク検出器１２から出力される操舵トルクならびに操舵方向に応じた電圧信号（操舵トルク信号）１２ａ、および、電流検出器２６から出力される電動機電流に応じた電圧信号（電動機電流信号）がそれぞれ供給される。ＣＰＵ部２１は、Ａ／Ｄ変換器２７に対してＡ／Ｄ変換対象入力を指定する情報を、ＣＰＵ部２１のバス入出力端子群ＢＩＯに接続されたバス（アドレスバス，データバス，コントロールバス）ＢＵＳを介して供給することで、指定した変換対象入力のＡ／Ｄ変換を行なわせ、そのＡ／Ｄ変換結果をバスＢＵＳを介して取り込む。
【００１９】
異常記憶部２８は、例えばＥＥＰＲＯＭやフラッシュメモリ等の不揮発性メモリで構成している。ＣＰＵ部２１は、制御装置２０に異常等が発生した場合、その異常内容等を示す情報をバスＢＵＳを介して異常記憶部２８へ格納する。また、ＣＰＵ部２１は、異常記憶部２８に格納されている異常情報等をバスＢＵＳを介して読み出し、読み出した異常情報等に基づいて制御内容を変更したり、また、読み出した異常情報等を図示しないシリアル通信ポートを介して他の装置へ伝送できるようにしている。
【００２０】
定電圧回路（ＲＥＧ）２９は、各電源供給用ダイオード３８，３９を介してバッテリ電源４０から供給される直流電源に基づいて、安定化された回路用電源ＶＣＣ（例えば５ボルト）を出力する。回路用電源ＶＣＣは、ＣＰＵ部２１，ＣＰＵ動作監視回路２２，異常時出力停止回路２３，電流検出器２６，Ａ／Ｄ変換器２７，異常記憶部２８，パワーオンリセット回路３０等の各回路部へ供給される。
【００２１】
パワーオンリセット回路（ＰＯＲ）３０は、回路用電源ＶＣＣが供給された時点から所定時間の間に亘ってパワーオンリセット信号３０ａを出力する。パワーオンリセット信号３０ａは、ＣＰＵ部２１のリセット入力端子ＲＳへ供給される。パワーオンリセット信号３０ａによってＣＰＵ部２１のリセット（初期化）がなされる。
【００２２】
イグニッションスイッチ４２がオン状態に操作されると、バッテリ電源４０からヒューズ４１，イグニッションスイッチ４２，一方の電源供給用ダイオード３８を介して定電圧回路（ＲＥＧ）２９へバッテリ電源４０が供給され、定電圧回路（ＲＥＧ）２９から回路用電源ＶＣＣが出力される。パワーオンリセット信号３０ａによってＣＰＵ部２１のリセットがなされた後に、ＣＰＵ部２１の制御動作が開始される。ＣＰＵ部２１は、以下に述べる初期状態設定処理ならびに初期の異常検出処理を最初に行なう。
【００２３】
イグニッションスイッチ４２がオン状態に操作されると、イグニッションスイッチ操作状態検出回路３５の入力端子にバッテリ電源４０が供給される。イグニッションスイッチ操作状態検出回路３５は、入力端子に所定電圧以上の電圧が供給されると出力端子にＬレベルの信号を出力し、入力端子に所定電圧以上の電圧が供給されていない場合は出力端子にＨレベル（ＶＣＣ）の信号を出力する。イグニッションスイッチ操作状態検出回路３５の出力は、ＣＰＵ部２１の入力ポートＩ３に供給される。これにより、ＣＰＵ部２１のポート入力Ｉ３は、イグニッションスイッチ４２がオンのときはＬレベルになり、イグニッションスイッチ４２がオフのときはＨレベルとなる。ＣＰＵ部２１は、ポート入力Ｉ３の論理レベルをチェックすることで、イグニッションスイッチ４２の操作状態（オンまたはオフ）を検出する。
【００２４】
ＣＰＵ部２１は、イグニッションスイッチ４２がオン状態であることを検出すると、出力ポートＯ１からＨレベルの電源供給用リレー駆動信号２１ｂを出力する。電源供給用リレー駆動信号２１ｂは、２入力アンド回路Ａ１を介して電源供給用リレー駆動回路３３へ供給される。電源供給用リレー駆動回路３３は、その入力端子がＨレベルになると電源供給用リレー駆動回路３３内の出力トランジスタがオン状態となるよう構成している。したがって、電源供給用リレー駆動信号２１ｂに基づいて電源供給用リレー３１の励磁巻線３１ａに励磁電流が供給され、電源供給用リレー３１の接点３１ｂがオン状態となる。
【００２５】
電源供給用リレー３１の接点３１ｂがオン状態になると、バッテリ電源４０がゲート駆動回路２４，Ｈ型ブリッジ回路２５へ供給されるとともに、他方の電源供給用ダイオード３９を介して定電圧回路２９へ供給される。他方の電源供給用ダイオード３９を介して定電圧回路２９へバッテリ電源４０を供給する構成にすることで、イグニッションスイッチ４２がオフ状態に操作されても、電源供給用リレー３１の接点３１ｂがオン状態に駆動されている間は、定電圧回路２９を介して各回路部へ回路用電源ＶＣＣを供給して、各回路部が動作できるようにしている。
【００２６】
また、バッテリ電源４０は電源供給用リレー３１の接点３１ｂを介して電源供給用リレー動作状態検出回路３６の入力端子へ供給される。電源供給用リレー動作状態検出回路３６は、入力端子に所定電圧以上の電圧が供給されると出力端子にＬレベルの信号を出力し、入力端子に所定電圧以上の電圧が供給されていない場合は出力端子にＨレベル（ＶＣＣ）の信号を出力する。電源供給用リレー動作状態検出回路３６の出力は、ＣＰＵ部２１の入力ポートＩ２へ供給される。これにより、ＣＰＵ部２１のポート入力Ｉ２は、電源供給用リレー３１が動作状態にあるときにはＬレベルになり、電源供給用リレー３１が非動作状態にあるときにはＨレベルとなる。ＣＰＵ部２１は、ポート入力Ｉ２の論理レベルをチェックすることで、電源供給用リレー３１の動作／非動作状態を検出する。ＣＰＵ部２１は、出力ポートＯ１からＨレベルの電源供給用リレー駆動信号２１ｂを出力しているにもかかわらず、電源供給用リレー３１が動作状態にあることを検出できない場合には、電源供給用リレー３１の駆動に異常があることを示す異常情報を異常記憶部２８に記憶させる。
【００２７】
ＣＰＵ部２１は、電源供給用リレー３１が動作状態であることを検出すると、出力ポートＯ３を所定時間に亘ってＨレベルにする。このＨレベルの出力は２入力アンド回路Ａ３を介してゲート駆動回路２４へ供給され、ゲート駆動回路２４から上側アームを構成する一方の電界効果トランジスタＱ１のゲートにゲート電力が供給される。ＣＰＵ部２１は、出力ポートＯ３からＨレベルの信号を出力している状態で、Ａ／Ｄ変換器２７を介して電流検出器２６の検出電流値を読み込む。ＣＰＵ部２１は、読み込んだ電流値がゼロでない場合（または所定値を越えている場合）は、下側アームを構成する一方の電界効果トランジスタＱ３に短絡障害等が生じているものと判断し、電界効果トランジスタＱ３が故障である旨の情報を異常記憶部２８へ書き込む。
【００２８】
次に、ＣＰＵ部２１は、出力ポートＯ４からＨレベルの信号を出力することで、上側アームを構成する他方の電界効果トランジスタＱ２のゲートにゲート電力を供給させ、その状態で電流検出器２６の検出電流値を読み込むことで、下側アームを構成する他方の電界効果トランジスタＱ４に短絡障害が生じていないか否かをチェックする。また、ＣＰＵ部２１は、出力ポートＯ５からＨレベルの信号を出力することで、下側アームを構成する一方の電界効果トランジスタＱ３のゲートにゲート電力を供給させ、その状態で電流検出器２６の検出電流値を読み込むことで、上側アームを構成する一方の電界効果トランジスタＱ１に短絡障害が生じていないか否かをチェックする。さらに、ＣＰＵ部２１は、出力ポートＯ６からＨレベルの信号を出力することで、下側アームを構成する他方の電界効果トランジスタＱ４のゲートにゲート電力を供給させ、その状態で電流検出器２６の検出電流値を読み込むことで、上側アームを構成する他方の電界効果トランジスタＱ２に短絡障害が生じていないか否かをチェックする。
【００２９】
ＣＰＵ部２１の出力ポートＯ３からＨレベルの信号を出力することで、上側アームを構成する一方の電界効果トランジスタＱ１のゲートにゲート電力を供給している状態では、電界効果トランジスタＱ１がオン状態に制御される。この状態では、電源供給用リレー３１の接点３１ｂを介して供給されているバッテリ電源４０が、電界効果トランジスタＱ１ならびに電動機遮断用リレー３２の接点３２ｂの常閉側を介して電動機遮断用リレー動作状態検出回路３７の入力端子へ供給される。電動機遮断用リレー３２が動作状態になると、接点３２の常閉側は開放状態（オフ状態）となるため、電動機遮断用リレー動作状態検出回路３７の入力端子にバッテリ電源４０からの電圧が供給されない。
【００３０】
電動機遮断用リレー動作状態検出回路３７は、入力端子に所定電圧以上の電圧が供給されると出力端子にＬレベルの信号を出力し、入力端子に所定電圧以上の電圧が供給されていない場合は出力端子にＨレベル（ＶＣＣ）の信号を出力する。電動機遮断用リレー動作状態検出回路３７の出力は、ＣＰＵ部２１の入力ポートＩ１へ供給される。これにより、ＣＰＵ部２１のポート入力Ｉ１は、電動機遮断用リレー３２が非動作状態にあるときにはＬレベルになり、電動機遮断用リレー３２が動作状態にあるときにはＨレベルとなる。ＣＰＵ部２１は、ポート入力Ｉ１の論理レベルをチェックすることで、電動機遮断用リレー３２の非動作／動作状態を検出する。
【００３１】
ＣＰＵ部２１は、Ｈ型ブリッジ回路２５を構成する各電界効果トランジスタＱ１〜Ｑ４の異常チェックを終了すると、ＣＰＵ部２１の出力ポートＯ２からＨレベルの信号を出力し、ポート入力Ｉ１の論理レベルに基づいて電動機遮断用リレー３２が非動作状態（Ｌレベル）にあることを確認した後に、出力ポートＯ２にＨレベルの電動機遮断用リレー駆動信号２１ｃを出力する。なお、ＣＰＵ部２１は、電動機遮断用リレー駆動信号２１ｃを出力していない状態で、電動機遮断用リレー３２が動作状態であること検出した場合には、電動機遮断用リレー３２の動作が異常であることを示す異常情報を異常記憶部２８へ書き込む。
【００３２】
電動機遮断用リレー駆動信号２１ｃは、２入力アンド回路Ａ２を介して電動機遮断用リレー駆動回路３４へ供給される。電動機遮断用リレー駆動回路３４は、その入力端子がＨレベルになると電動機遮断用リレー駆動回路３４内の出力トランジスタがオン状態となるよう構成している。したがって、電動機遮断用リレー駆動信号２１ｃに基づいて電動機遮断用リレー３２の励磁巻線３２ａに励磁電流が供給され、その接点３２ｂは常閉側が開状態に、常開側が閉状態に切り替わる。これにより、Ｈ型ブリッジ回路２５を介して電動機１０へ電流を供給できる状態となる。
【００３３】
ＣＰＵ部２１は、出力ポートＯ２から電動機遮断用リレー駆動信号２１ｃを出力したことによって、電動機遮断用リレー３２が動作状態になったことを検出すると、次に述べる操舵力アシスト処理を開始する。なお、ＣＰＵ部２１は、電動機遮断用リレー駆動信号２１ｃを出力したにもかかわらず、電動機遮断用リレー３２が非動作状態であることを検出した場合には、電動機遮断用リレー３２の動作が異常であることを示す異常情報を異常記憶部２８へ書き込む。
【００３４】
ＣＰＵ部２１は、上述した初期状態設定処理ならびに初期の異常検出処理が完了すると、操舵力アシスト処理を開始する。ＣＰＵ部２１は、Ａ／Ｄ変換器２７を介して操舵トルク信号１２ａに対応した操舵トルクデータを取り込むとともに、Ａ／Ｄ変換器２７を介して車速信号４３ａに対応した車速データを取り込む。ＣＰＵ部２１は、ＣＰＵ部２１内に設けた操舵トルク−電動機電流変換テーブルを参照して操舵トルクに対応した目標電動機電流を求めるとともに、目標電動機電流を車速に応じて補正して補正電動機電流を演算する。ＣＰＵ部２１は、Ａ／Ｄ変換器２７を介して電動機電流信号２６ａに対応した電動機電流データを取り込み、補正電動機電流と電動機１０に実際に供給されている電動機電流との偏差を求め、求めた偏差に基づいてＰＷＭ信号のデューティを設定し、偏差に対応したデューティのＰＷＭ信号を生成して、生成したＰＷＭ信号を各出力ポートＯ３〜Ｏ６から出力する。
【００３５】
各出力ポートＯ３〜Ｏ６から出力されたＰＷＭ信号は、各２入力アンド回路Ａ３〜Ａ６を介してゲート駆動回路２４へ供給され、ゲート駆動回路２４から各電界効果トランジスタＱ１〜Ｑ４のゲートへゲート電力が供給される。これにより、Ｈ型ブリッジ回路２５からなるインバータ回路を介して電動機１０へ供給される電流がスイッチング制御され、電動機１０のＰＷＭ運転がなされる。
【００３６】
ＣＰＵ部２１は、入力ポートＩ３がＨレベルに変化したことに基づいてイグニッションスイッチ４２がオフ状態に操作されたことを検出すると、電動機１０に供給する電流を徐々に低減させるフェードアウト処理を行なう。電動機１０から操舵補助トルクを供給している状態で、その操舵補助トルクを急激にゼロに変化させると、操舵感が急激に変化したり、路面からの反力によってステアリングホイール２が回動されたりすることがある。そこで、電動機１０から操舵補助トルクを供給している状態（電動機１０へ電流を供給している状態）でイグニッションスイッチ４２がオフ状態に操作された場合には、電動機１０に供給する電流を徐々に低減させることで、操舵感が急激に変化したりすることを解消するようにしている。
【００３７】
ＣＰＵ部２１は、上述のフェードアウト処理を行なった後に、ＣＰＵ動作監視回路（ＷＤＴ）２２が正常に動作することを確認するためのＣＰＵ動作監視回路の動作テスト処理を行なう。ＣＰＵ部２１（この場合、監視動作テスト手段）は、出力ポートＯ７から所定周期（例えば、１．５ミリ秒）毎に出力していた動作確認信号２１ａの出力を停止する。または、ＣＰＵ部２１は、出力ポートＯ７から出力する動作確認信号２１ａの周期を、許容周期範囲の上限値（例えば、２ミリ秒）よりも長くする。例えば、一連の処理を繰り返すたびに毎回出力していた動作確認信号２１ａを１回おきに出力することで、所定周期の２倍（例えば、３ミリ秒）で動作確認信号２１ａを出力するようにしてもよい。
【００３８】
ＣＰＵ動作監視回路（ＷＤＴ）２２は、先に動作確認信号２１ａが供給された時点から許容周期範囲の上限値（例えば２ミリ秒）を越えても次の動作確認信号２１ａが供給されない場合は、Ｌレベルの動作異常検出信号２２ａを出力する。このＬレベルの動作異常検出信号２２ａによって、異常時出力停止回路２３はＣＰＵ部２１から供給されている各リレー駆動信号２１ａ，２１ｂが各リレー駆動回路３３，３４へ供給されるのを阻止するので、各リレー３１，３２は共に非動作状態となる。電源供給用リレー３１が非動作状態に復帰することによって、制御装置２０に対する電源供給が遮断される。
【００３９】
ＣＰＵ動作監視回路（ＷＤＴ）２２が正常に動作しておらず、動作確認信号２１ａが所定時間以上供給されない状態となっても、動作異常検出信号２２ａが出力されない場合、制御装置２０に対して電源供給が継続される。そこで、ＣＰＵ部２１は、動作確認信号２１ａの出力を停止した時点または正常でない動作確認信号（テスト信号）を出力した時点から予め設定した時間（例えば、数１０ミリ秒〜数１００ミリ秒）を経過しても、電源供給用リレー３１が動作状態にあることを検出した場合には、ＣＰＵ動作監視回路（ＷＤＴ）２２の動作が異常である旨の異常情報を異常記憶部２８へ書き込んだ後に、電動機供給用リレー駆動信号２１ｂの出力を停止させる。これにより、電動機供給用リレー３１が復旧し、制御装置２０に対する電源供給が停止される。
なお、動作確認信号２１ａの出力を停止した時点または正常でない動作確認信号（テスト信号）を出力した時点から予め設定した時間（例えば、数１０ミリ秒〜数１００ミリ秒）ＣＰＵ部２１が動作していることをもって、ＣＰＵ動作監視回路（ＷＤＴ）２２の動作が異常であると判断することもできる。この場合、ＣＰＵ部２１が動作状態検出回路に相当する。
【００４０】
ＣＰＵ動作監視回路（ＷＤＴ）２２は、動作確認信号２１ａの周期が予め設定した許容周期範囲（１〜２ミリ秒）を越えている場合（２ミリ秒を超過）、ならびに、許容周期範囲よりも短い場合（１ミリ秒未満）に動作異常検出信号２２ａを出力する。このため、それぞれの条件でＣＰＵ動作監視回路（ＷＤＴ）２２の動作テストを行なう必要がある。
【００４１】
そこで、ＣＰＵ部２１は、ＣＰＵ動作監視回路の動作テストを行なった際にテスト条件を異常記憶部２８へ書き込んでおき、次回の動作テストに先立って異常記憶部２８に記憶されている前回のテスト条件を読み出し、前回のテスト条件と異なるテスト条件を設定するようにしている。すなわち、動作確認信号２１ａの周期が許容周期範囲よりも長くなった場合の異常検出機能のチェックと、動作確認信号２１ａの周期が許容周期範囲よりも短くなった場合の異常検出機能のチェックとを、電動パワーステアリング装置１が使用されるたびに交互に行なうようにしている。
【００４２】
動作確認信号２１ａの周期が許容周期範囲よりも短くなった場合の異常検出機能をチェックする場合、ＣＰＵ部２１は、１ミリ秒よりも短い周期でテスト用の動作確認信号（テスト信号）を継続して出力させる。そして、ＣＰＵ部２１は、１ミリ秒よりも短い周期の動作確認信号（テスト信号）を出力させた時点から予め設定した時間（ＣＰＵ動作監視回路２２によってＣＰＵの動作異常が検出されるまでの時間とリレーが復旧するまでの遅延時間とを考慮して設定した時間、例えば数１０ミリ秒〜数１００ミリ秒）を経過しても、電源供給用リレー３１が動作状態にあることを検出した場合には、ＣＰＵ動作監視回路（ＷＤＴ）２２の動作が異常である旨の異常情報を異常記憶部２８へ書き込んだ後に、電動機供給用リレー駆動信号２１ｂの出力を停止させる。これにより、電動機供給用リレー３１が復旧し、制御装置２０に対する電源供給が停止される。
【００４３】
なお、本実施の形態では、ＣＰＵ動作監視回路２２へ許容周期範囲外のテスト信号を供給する監視動作テスト手段をＣＰＵ部２１によって構成する例を示したが、例えばＣＰＵ動作監視回路２２内にテスト信号を発生させるテスト信号発生回路を設け、イグニッションスイッチ４２がオン状態からオフ状態になった際にテスト信号発生回路を起動してテスト信号を発生させて、テスト信号をＣＰＵ動作監視回路２２へ供給する構成としてもよい。なお、この場合は、ＣＰＵ部２１側から出力される動作確認信号２１ａがＣＰＵ動作監視回路２２へ供給されるのを阻止する回路構成をとる。
【００４４】
ＣＰＵ部２１は、次に動作状態となったときに異常記憶部２８に格納されている異常情報を読み出すことで、各種の異常内容を図示しない表示装置や警報装置を介して運転者等へ表示させる。また、ＣＰＵ部２１は、異常内容によっては電動パワーステアリング装置１の機能を全て停止させることができる。
【００４５】
以上説明したように図２に示す制御装置２０は、電動パワーステアリング装置１の使用が終了するたびに、ＣＰＵ動作監視回路（ＷＤＴ）２２ならびに異常時出力停止回路２３の動作チェックを行なうことができる。よって、ＣＰＵ動作監視回路（ＷＤＴ）２２ならびに異常時出力停止回路２３の動作異常が検出された場合は、動作異常が発生していることを図示しない表示装置や警報装置を介して運転者等へ表示したり、電動パワーステアリング装置１の運転を停止させることができる。
【００４６】
また、図２に示す制御装置２０は、ＣＰＵ動作監視回路（ＷＤＴ）２２によってＣＰＵ部２１が暴走等したことを検出した場合には、異常検出信号２２ａが異常時出力停止回路２３へ供給され、ＣＰＵ部２１から出力される各種制御信号が各回路部へ供給されるのを阻止するので、ＣＰＵ部２１が暴走等した際に電動機１０の運転等を速やかに停止させることができる。
【００４７】
さらに、ＣＰＵ動作監視回路（ＷＤＴ）２２は、動作確認信号２１ａが周期が許容範囲よりも長くなった場合のみならず周期が許容範囲よりも短くなった場合にも、ＣＰＵ部２１の動作異常を検出する構成としているので、ＣＰＵ部２１の動作が無限ループ等に入って動作確認信号２１ａが供給されなくなる異常の他に、ＣＰＵ部２１が特定の処理を行なわないために一連の処理周期が短くなる異常も検出することができる。
【００４８】
図３はＣＰＵ動作監視回路の一具体例を示すブロック構成図である。ＣＰＵ動作監視回路２２は、計時用のクロックパルスを発生するクロックパルス発生回路５１と、第１のカウンタ回路５２と、第２のカウンタ回路５３と、第１のオア回路（論理和回路）５４と、セット−リセット型のフリップフロップ回路５５、第２のオア回路５６と、Ｌレベルがリセット状態を示すパワーオンリセット信号３０ａを反転してＨレベルがリセット状態を示す信号を発生するインバータ回路５７とからなる。なお、Ｈレベルがリセット状態を示すパワーオンリセット信号が供給される場合には、インバータ回路５７は不要である。
【００４９】
クロックパルス発生回路５１は、水晶発振回路等のマスタクロック発生器と、マスタクロック発生器で発生させたマスタクロックを分周する分周回路等を備え、例えば０．０１ミリ秒周期のクロック５１ａ、ならびに、例えば１０ミリ秒周期のクロック５１ｂを出力する。
【００５０】
第１のカウンタ回路５２は、パワーオンリセット信号３０ａがインバータ回路５７ならびに第２のオア回路５６を介してリセット端子Ｒに供給されてカウンタ値がリセットされた後に、クロック入力端子ＣＫに供給される０．０１ミリ秒周期のクロック５１ａによって歩進され、第２のオア回路５６を介してリセット端子Ｒに供給される動作確認信号２１ａ（図２に示したＣＰＵ部２１から供給される）によってリセットされる。第１のカウンタ回路５２は、カウンタ値が２００を越えた時点でキャリーアウト出力端子ＣＯからＨレベルのオーバーフロー信号５２ａを出力する。したがって、動作確認信号２１ａの周期が２ミリ秒を越えた場合には、カウンタ値が２００を越えてＨレベルのオーバーフロー信号５２ａが出力される。
【００５１】
第２のカウンタ回路５３は、リセット入力端子Ｒに供給される１０ミリ秒周期のクロック５１ｂの立上がりまたは立下りエッジでリセットされ、クロック入力端子ＣＫに供給される動作確認信号２１ａによって歩進される。第２のカウンタ回路５３は、カウンタ値が１０を越えた時点でキャリーアウト出力端子ＣＯからＨレベルのオーバーフロー信号５３ａを出力する。したがって、動作確認信号２１ａの周期が１ミリ秒よりも短い場合には、第２のカウンタ回路５３がリセットされる周期１０ミリ秒内にカウンタ値が１０を越えてＨレベルのオーバーフロー信号５３ａが出力される。
【００５２】
各オーバーフロー信号５２ａ，５３ａは第１のオア回路５４を介してフリップフロップ回路５５のセット入力端子Ｓへ供給される。フリップフロップ回路５５は、インバータ回路５７を介してリセット入力端子Ｒに供給されるパワーオンリセット信号３０ａによって反転出力端子ＮＱがＨレベルに初期設定される。そして、いずれかのカウンタ回路５２，５３からオーバーフロー信号５２ａ，５３ａが、オア回路５４を介してフリップフロップ回路５５のセット入力端子Ｓへ供給されると、反転出力端子ＮＱがＬレベルにセットされ、この反転出力端子ＮＱの出力がＬレベルの動作異常検出信号２２ａとして図２に示した異常時出力停止回路２３へ供給される。
【００５３】
本実施の形態では、イグニッションスイッチ４２がオン状態からオフ状態になった際に、ＣＰＵ動作監視回路２２の動作テストを行なう例を示したが、イグニッションスイッチ４２がオフ状態からオン状態になった際、すなわち、制御装置２０の電源が投入された時点でＣＰＵ動作監視回路の動作テストを行なう構成としてもよい。
【００５４】
図４は電源投入後の初期状態でＣＰＵ部側から供給されるテスト信号に基づいて動作チェックを行なうようにしたＣＰＵ動作監視回路（ＷＤＴ）の一具体例を示すブロック構成図である。図４に示すＣＰＵ動作監視回路（ＷＤＴ）６０は、パワーオンリセット信号３０ａがインバータ回路５７を介して第２のフリップフロップ回路６１ならびに第３のフリップフロップ回路６２のリセット入力端子Ｒへ供給されることによって各フリップフロップ回路６１，６２がリセットされ、各フリップフロップ回路６１，６２の出力ＱがＬレベルとなる。各フリップフロップ回路６１，６２の出力Ｑは３入力アンド回路６３へ供給している。このため、初期状態では、３入力アンド回路６３の出力である動作異常検出信号２２ａはＬレベルとなる。
【００５５】
ＣＰＵ部２１（この場合、監視動作テスト手段）は、リセット処理が終了した後に、例えば０．５ミリ秒周期の不正な動作確認信号（テスト信号）を１１パルス以上連続的に発生させて、図４に示した第２のカウンタ回路５３をオーバーフローさせた後に、動作確認信号の出力を例えば３ミリ秒の間停止させることで図４に示した第１のカウンタ回路５２をオーバーフローさせる。第２のカウンタ回路５３のオーバーフロー信号５３ａによって第３のフリップフロップ回路６２はセットされ、その出力ＱはＨレベルとなる。第１のカウンタ回路５２のオーバーフロー信号５２ａによって第２のフリップフロップ回路６１はセットされ、その出力ＱはＨレベルとなる。
【００５６】
動作チェック回路６４（セルフチェック回路）は、パワーオンリセット信号３０ａが解除された時点から例えば１０ミリ秒周期のクロック信号５１ｂに基づいて経過時間を監視し、予め設定した時間（例えば、０．５秒）以内に第２および第３のフリップフロップ回路６１，６２の出力Ｑが共にＨレベルとなった場合には、各カウンタ回路５２，５３（ＣＰＵ動作監視機能）が正常に動作しているものと判断し、内部リセットパルス信号６４ａを発生する。この内部リセットパルス信号６４ａは２入力オア回路６５を介して第１のフリップフロップ回路５５のリセット入力端子Ｒへ供給される。これにより、内部リセット信号６４ａによって第１のフリップフロップ回路５５がリセットされ、第１のフリップフロップ回路５５の反転出力ＮＱがＨレベルになる。第２および第３のフリップフロップ回路６１，６２の出力Ｑは共にＨレベルとなっているので、３入力アンド回路６３を介して出力される動作異常検出信号２２ａはＨレベルとなる。また、内部リセットパルス信号６４ａは３入力オア回路６６を介して第１のカウンタ回路５２のリセット入力端子Ｒへ供給される。これにより、第１のカウンタ回路５２がリセットされる。
【００５７】
初期チェックが終了した以降に、ＣＰＵ部２１から供給される動作確認信号２１ａの周期が所定の範囲を外れた場合は、第１または第２のカウンタ回路５２，５３からオーバーフロー信号５２ａ，５３ａが出力される。いずれかのオーバーフロー信号５２ａ，５３ａが出力されると、２入力オア回路５４を介して第１のフリップフロップ回路５５がセットされるため、第１のフリップフロップ回路５５の反転出力ＮＱがＬレベルとなる。これにより、３入力アンド回路６３を介してＬレベルの動作異常検出信号２２ａが出力される。
【００５８】
図４に示したＣＰＵ動作監視回路（ＷＤＴ）６０は、初期状態で動作異常検出信号２２ａをＬレベルにし、ＣＰＵ部２１側からテスト信号が供給されそのテスト信号に基づいてＣＰＵ動作監視回路（ＷＤＴ）６０が正常に動作することを確認した以降に、動作異常検出信号２２ａをＨレベルに復旧させる構成である。よって、ＣＰＵ動作監視回路（ＷＤＴ）６０が正常に動作している場合にのみ、ＣＰＵ部２１から出力される制御信号を被制御部へ供給することができる。
【００５９】
動作チェック回路６４は、パワーオンリセット信号３０ａが解除された時点から所定時間内に各フリップフロップ回路６１，６２の出力Ｑが共にＨレベルとなった場合に、各カウンタ回路５２，５３が正常に動作しているものと判断する構成としたが、時間監視を行なわずに、各フリップフロップ回路６１，６２の出力Ｑが共にＨレベルとなった時点で、各カウンタ回路５２，５３が正常に動作しているものと判断するようにしてもよい。
【００６０】
ＣＰＵ部２１は、前述の２種類のテスト信号を供給した後に、例えば電源供給用リレー駆動信号２１ｂを出力しても、電源供給用リレー３１が動作状態にならない場合は、ＣＰＵ動作監視回路２２が異常であると判断することができる。
【００６１】
図５は他の制御装置のブロック構成図である。図５に示す制御装置７０は、セルフチェック機能を備えたＣＰＵ動作監視回路（ＷＤＴ）８０を備える。セルフチェック機能を備えたＣＰＵ動作監視回路（ＷＤＴ）８０は、パワーオンリセット信号３０ａが供給されると、ＣＰＵリセット信号８０ａをリセット状態に保持したままセルフチェックを行ない、内部回路が正常に動作したことを確認した後に、ＣＰＵリセット信号８０ａをリセット状態から非リセット状態へ復旧させる。ＣＰＵ部２１は、ＣＰＵ動作監視回路（ＷＤＴ）８０のセルフチェックが完了した時点から動作を開始することになる。すなわち、ＣＰＵ動作監視回路（ＷＤＴ）８０が正常に動作している場合にのみＣＰＵ部２１が動作できる。
【００６２】
図５に示す制御装置７０は、ゲート駆動回路２４の入力信号（２入力アンド回路Ａ３の出力信号）をＣＰＵ部２１の入力ポートＩ５へ供給するとともに、ゲート駆動回路２４の出力信号（電界効果トランジスタＱ１のゲート信号）をゲート駆動状態検出回路７１を介してＣＰＵ部２１の入力ポートＩ４へ供給するようにしている。このような構成をとることにより、ＣＰＵ部２１は出力ポートＯ３の論理レベルと各入力ポートＩ４，Ｉ５の論理レベルとに基づいて、異常時出力停止回路２３ならびにゲート駆動回路２４がそれぞれ正常に動作しているかを確認することができる。なお、図５では、４系統のＰＷＭ信号（出力ポートＯ３〜Ｏ６の出力信号）のうち特定の１系統についてのみ各回路部２３，２４の動作状態を検出する構成を示したが、４系統の全てのついて各回路部２３，２４の動作状態を検出する構成としてもよい。さらに、マルチプレクサ（入力信号選択切換回路）等を用いて、動作状態を検出する箇所を選択的に切り替えるようにしてもよい。マルチプレクサ（入力信号選択切換回路）等を用いることで、１つの入力ポートで複数箇所の動作状態を選択的に検出することができる。また、動作状態検出回路を共通に使用することができる。
【００６３】
ＣＰＵ部２１は、出力ポートＯ３からＨレベルの信号を出力している状態で、ＣＰＵ動作監視回路（ＷＤＴ）８０に対して正常でない周期の動作確認信号２１ａを供給し、その結果ＣＰＵ動作監視回路（ＷＤＴ）８０からＬレベルの動作異常検出信号２２ａが出力され、このＬレベルの動作異常検出信号２２ａによって異常時出力停止回路２３内の２入力アンド回路Ａ３の出力がＬレベルに変化することに基づいて、ＣＰＵ動作監視回路（ＷＤＴ）８０が正常に動作していることを確認することができる。
【００６４】
図５に示す制御装置７０は、電源供給用リレー７２に２組の常開接点７２ｂ，７２ｃを備えたものを用いて、一方の接点７２ｂによってバッテリ電源４０の供給／遮断の切り替えを行なうとともに、他方の接点７２ｃによって電動機１０の接続／非接続の切り替えを行なうようにしている。励磁巻線７２ａに励磁電流が供給されると各接点が共に閉状態となり、一方の接点７２ｂを介してＨ型ブリッジ回路２５等へバッテリ電源４０が供給されるとともに、他方の接点７２ｃを介して電動機１０へ電流が供給できる状態となる。
【００６５】
電動パワーステアリング装置１が動作していない状態で、ステアリング操作がなされこのステアリング操作によって電動機１０が回動されると、電動機１０が発電機として作用し、電動機１０の巻線に誘導起電圧が生ずる。他方の接点７２ｃは、誘導起電圧がＨ型ブリッジ回路２５側へ供給されるのを阻止するために設けている。なお、誘導起電圧がＨ型ブリッジ回路２５側へ供給さることを許容できる場合には、電動機１０を切り離すための接点７２ｃを設けないでよい。
【００６６】
図６はセルフチェック機能を備えたＣＰＵ動作監視回路の一具体例を示すブロック構成図である。図６に示すＣＰＵ動作監視回路８０は、図４に示したＣＰＵ動作監視回路６０に対して、セルフチェック回路８１と、入力信号切替回路８２と、ＣＰＵリセット信号発生用のフリップフロップ回路８３とを追加してなる。
【００６７】
ＣＰＵリセット信号発生用のフリップフロップ回路８３は、インバータ回路５７を介して供給されるパワーオンリセット信号３０ａによってリセットされる。これにより、ＣＰＵリセット信号発生用のフリップフロップ回路８３の出力端子ＱからＬレベルのＣＰＵリセット信号８０ａが出力される。
【００６８】
セルフチェック回路８１は、インバータ回路５７を介してパワーオンリセット信号３０ａが供給されると、例えばＨレベルの入力信号切替信号を出力して入力信号切替回路８２をテスト入力側（図示点線側）へ切り替える。そして、セルフチェック回路８１は、テスト信号６４ｂとして、周期０．０１ミリ秒のクロック信号５１ａを例えば１１パルス出力して、第２のカウンタ回路５３をオーバーフローさせる。ついで、セルフチェック回路８１は、２ミリ秒以上に亘ってＬレベルを保持する信号をテスト信号６４ｂとして出力して、第１のカウンタ回路５２をオーバーフローさせる。セルフチェック回路８１は、第２および第３のフリップフロップ回路６１，６２の出力Ｑが共にＨレベルであることに基づいて、各カウンタ回路５２，５３（ＣＰＵ動作監視機能）が正常に動作しているものと判断し、内部リセットパルス信号６４ａを発生する。また、セルフチェック回路８１は、例えばＬレベルの入力信号切替信号を出力して入力信号切替回路８２を動作確認信号２１ａを入力できる状態（図示実線側）へ切り替える。
【００６９】
内部リセットパルス信号６４ａによって、ＣＰＵリセット信号発生用のフリップフロップ回路８３はセットされる。これにより、ＣＰＵリセット信号発生用のフリップフロップ回路８３の出力端子ＱはＨレベルとなる。これにより、ＣＰＵリセット信号８０ａがＨレベルに復帰し、ＣＰＵ部２１のリセット状態を解除させる。なお、ＣＰＵリセット信号発生用のフリップフロップ回路８３の出力Ｑに基づいて入力信号切替回路８２の入力切り替えを行なう構成としてもよい。
【００７０】
【発明の効果】
以上説明したようにこの発明に係る電子制御装置は、ＣＰＵ動作監視回路によってＣＰＵ部の動作異常が検出されると、動作異常検出信号が異常時出力停止回路へ供給され、ＣＰＵ部から出力される制御信号が被制御部へ供給されるのを阻止する構成としたので、ＣＰＵ部の動作が異常になった際に正常でない制御信号が被制御部へ供給されるのを防止できる。さらに、ＣＰＵ部は、ＣＰＵ動作監視回路へテスト信号を供給し、異常時出力停止回路の出力側の状態または被制御部の動作状態を監視することで、ＣＰＵ動作監視回路が正常に動作しているか否かをチェックすることができる。
【００７１】
また、この発明に係る電子制御装置は、ＣＰＵ動作監視回路にセルフチェック機能を設け、セルフチェックによってＣＰＵ動作監視機能が正常に動作することが確認された後に、ＣＰＵ部を動作可能状態に制御し、または、ＣＰＵ部から出力される制御信号が被制御部へ供給されるの許可する構成としたので、ＣＰＵ動作監視回路が正常に動作している場合にのみＣＰＵ部の制御動作が可能となる。
【００７２】
さらに、この発明に係る電子制御装置は、ＣＰＵ動作監視回路へテスト信号を供給してＣＰＵ動作監視回路が正常に動作することが確認された場合に、ＣＰＵ部から出力される制御信号が被制御部へ供給されるの許可する構成としたので、ＣＰＵ動作監視回路が正常に動作している場合にのみＣＰＵ部の制御動作が可能となる。
【図面の簡単な説明】
【図１】電動パワーステアリング装置の一例を示す模式構造図
【図２】電動パワーステアリング装置の制御装置のブロック構成
【図３】ＣＰＵ動作監視回路の一具体例を示すブロック構成図
【図４】電源投入後の初期状態でＣＰＵ部側から供給されるテスト信号に基づいて動作チェックを行なうようにしたＣＰＵ動作監視回路の一具体例を示すブロック構成図
【図５】電動パワーステアリング装置の制御装置の他の構成例を示すブロック構成
【図６】セルフチェック機能を備えたＣＰＵ動作監視回路の一具体例を示すブロック構成図
【符号の説明】
１…電動パワーステアリング装置、２０，７０…制御装置、２１…ＣＰＵ部、２２，６０，８０…ＣＰＵ動作監視回路（ＷＤＴ）、２３…異常時出力停止回路、３５…イグニッションスイッチ操作状態検出回路、３６…電源供給用リレー動作状態検出回路、３７…電動機遮断用リレー動作状態検出回路、６４…動作チェック回路、８１…セルフチェック回路。
【発明の属する技術分野】
この発明は、マイクロコンピュータシステム（以下、ＣＰＵと記す）の暴走を検出するＣＰＵ動作監視回路（以下、ウォッチドックタイマと記すことがある）を備えた電子制御装置に係り、詳しくはウォッチドックタイマの動作を確認できるようにした電子制御装置に関するものである。
【０００２】
【従来の技術】
ＣＰＵから所定周期のパルス信号を発生させ、このパルス信号の周期をウォッチドックタイマで監視し、所定周期を越えてもパルス信号が発生されない場合はＣＰＵの動作が異常であると判断する技術は、特開昭５７−５０００４号公報，特開昭６１−２３２０２号公報，特開昭６２−７０９４８号公報，特開平２−４０７３５号公報等で知られている。
【０００３】
ウォッチドックタイマによってＣＰＵの動作異常（暴走）が検出された場合、ＣＰＵをリセットすることが一般に行なわれている。また、ＣＰＵの動作異常が連続的に発生した場合には、ＣＰＵをリセット状態に保持することでＣＰＵの動作を停止させる技術が、前述の特開昭６１−２３２０２号公報に記載されている。
【０００４】
【発明が解決しようとする課題】
しかしながら従来の電子制御装置等では、ウォッチドックタイマが正常に動作しているか否かをチェックする手段を備えていない。このためウォッチドックタイマが故障した状態で、ＣＰＵが暴走等した場合にはそれを検出することができない課題がある。
【０００５】
この発明はこのような課題を解決するためなされたもので、ウォッチドックタイマの動作を確認できるようにした電子制御装置、ならびに、ウォッチドックタイマが正常に動作できない場合にはＣＰＵの動作を制限できるようにした電子制御装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
前記課題を解決するためこの発明に係る電子制御装置は、正常動作状態にあるときは所定周期で動作確認信号を出力するＣＰＵ部と、動作確認信号の周期が予め設定した許容周期範囲外であるときに動作異常検出信号を発生するＣＰＵ動作監視回路とを備えた電子制御装置において、動作異常検出信号に基づいてＣＰＵ部から供給されている電源供給用リレー駆動信号が電源供給用リレー駆動回路へ供給されるのを阻止する異常時出力停止回路と、ＣＰＵ動作監視回路へ許容周期範囲外のテスト信号を供給する監視動作テスト手段と、電源供給用リレーの動作状態を検出する電源供給用リレー動作状態検出回路を備え、ＣＰＵ部はテスト信号の供給に伴う電源供給用リレーの動作状態の変化に基づいてＣＰＵ動作監視回路の動作をチェックすることを特徴とする。
【０００７】
この発明に係る電子制御装置は、ＣＰＵ動作監視回路によってＣＰＵ部の動作異常が検出されると、動作異常検出信号が異常時出力停止回路へ供給され、ＣＰＵ部から出力される制御信号が被制御部へ供給されるのを阻止する。よって、ＣＰＵ動作監視回路へテスト信号を供給し、異常時出力停止回路の出力側の状態または被制御部の動作状態を監視することで、ＣＰＵ動作監視回路が正常に動作しているか否かをチェックすることができる。
【０００８】
【発明の実施の形態】
以下この発明の実施の形態を添付図面に基づいて説明する。なお、本実施の形態では、電子制御装置の具体例として電動パワーステアリング装置について説明する。図１は電動パワーステアリング装置の一例を示す模式構造図である。電動パワーステアリング装置１は、ステアリング系に電動機１０を備え、電動機１０から供給する動力を制御装置２０を用いて制御することによって、運転者の操舵力を軽減している。
【０００９】
ステアリングホイール（操向ハンドル）２に一体的に設けられたステアリング軸３は、自在継ぎ手４ａ，４ｂを有する連結軸４を介してラック＆ピニオン機構５のピニオン６へ連結される。ラック軸７はピニオン６と噛合するラック歯７ａを備える。ラック＆ピニオン機構５は、ピニオン６の回動をラック軸７の軸方向への往復運動へ変換する。ラック軸７の両端にタイロッド８を介して転動輪としての左右の前輪９が連結される。ステアリングホイール２を操舵すると、ラック＆ピニオン機構５ならびにタイロッド８を介して前輪（操向車輪）９が揺動される。これにより車両の向きを変えることができる。
【００１０】
操舵力を軽減するために、操舵補助トルク（アシストトルク）を供給する電動機１０をラック軸７と同軸的に配置し、ラック軸７にほぼ平行に設けられたボールねじ機構１１を介して電動機１０の回動出力を推力に変換して、ラック軸７に作用させている。電動機１０のロータには、駆動側ヘリカルギア１０ａが一体的に設けられている。ボールねじ機構１１のねじ軸１１ａの軸端に一体的に設けられたヘリカルギア１１ｂと駆動側ヘリカルギア１０ａとを噛合させている。ボールねじ機構１１のナット１１ｃはラック軸７に連結されている。
【００１１】
ステアリングボックス（図示しない）に設けられた操舵トルク検出器（操舵トルクセンサ）１２によってピニオン６に作用する手動操舵トルクを検出し、検出した操舵トルクに応じた操舵トルク信号１２ａを制御装置２０へ供給している。 制御装置２０は、操舵トルク信号１２ａを主信号として電動機１０の運転を行なって、電動機１０の出力パワー（操舵補助トルク）を制御する。
【００１２】
図２は制御装置のブロック構成図である。制御装置２０は、ＣＰＵ部２１と、ＣＰＵ動作監視回路（ＷＤＴ：ウォッチドックタイマ）２２と、異常時出力停止回路２３と、ゲート駆動回路２４と、Ｈ型ブリッジ回路２５と、電流検出器２６と、Ａ／Ｄ変換器２７と、異常記憶部２８と、定電圧回路（ＲＥＧ）２９と、パワーオンリセット回路（ＰＯＲ）３０と、電源供給用リレー３１と、電動機遮断用リレー３２と、各リレー駆動回路３３，３４と、各動作状態検出回路３５，３６，３７と、各電源供給用ダイオード３８，３９とからなる。符号４０はバッテリ電源、符号４１はヒューズ、符号４２はイグニッションスイッチ、符号４３は車速検出器、符号１２は操舵トルク検出器である。
【００１３】
ＣＰＵ部２１は、ＣＰＵ，ＲＯＭ，ＲＡＭ，入出力ポート，システムコントローラ等からなるマイクロコンピュータシステムを１チップに集積した１チップマイクロコンピュータを用いて構成している。ＣＰＵ部２１は、ＲＯＭに格納された制御プログラムに基づいて電動機１０を運転するための各種処理を繰り返し実行するとともに、ＣＰＵ部２１が正常に動作していることを示す動作確認信号（パルス信号）２１ａを所定周期毎に出力ポートＯ７から出力する。例えば、ＣＰＵ部２１は、入力処理，演算処理，出力処理等の一連の処理を行なった後に動作確認信号の出力処理を行なうことを繰り返すことで、ＣＰＵ部２１が正常に動作している場合には所定の周期で動作確認信号２１ａを出力するよう構成している。本実施の形態では、ＣＰＵ部２１が正常に動作している場合には、例えば１．５ミリ秒周期で動作確認信号２１ａが出力される。
【００１４】
ＣＰＵ動作監視回路（ＷＤＴ）２２は、ＣＰＵ部２１の出力ポートＯ７から供給される動作確認信号２１ａの周期を監視し、動作確認信号２１ａの周期が予め設定した許容周期範囲を外れている場合は、ＣＰＵ部２１の動作が異常であると判断して動作異常検出信号２２ａを出力する。本実施の形態では、ＣＰＵ動作監視回路（ＷＤＴ）２２は、動作確認信号２１ａの周期が、例えば２ミリ秒を越えた場合、ならびに、動作確認信号２１ａの周期が、例えば１ミリ秒未満となった場合に、ＣＰＵ部２１の動作が異常であると判断して、Ｌレベルの動作異常検出信号２２ａを出力する。
なお、以降の説明において、検出信号２２ａがＨレベルの時でも便宜上動作異常検出信号と表現する場合があるが、正確には検出信号２２ａがＬレベルの時が動作異常検出信号である。
【００１５】
異常時出力停止回路２３は、ＣＰＵ動作監視回路（ＷＤＴ）２２によってＣＰＵ部２１の動作異常が検出された際に、その異常検出出力である動作異常検出信号２２ａに基づいてＣＰＵ部２１から出力される各種の制御信号が各制御対象へ供給されるのを阻止する。ＣＰＵ暴走時には正常でない（所望しない）制御信号が出力されることがあるが、異常時出力停止回路２３を設けることで正常でない制御信号が各制御対象へ供給されるのを防止することができる。本実施の形態では、ＣＰＵ部２１の各出力ポートＯ１〜Ｏ６から出力される各制御信号に対応して２入力アンド回路（論理積回路）Ａ１〜Ａ６をそれぞれ設け、各２入力アンド回路Ａ１〜Ａ６の一方の入力端子に各制御信号をそれぞれ供給するとともに、各２入力アンド回路Ａ１〜Ａ６の他方の入力端子に動作異常検出信号２２ａを供給することで、ＣＰＵ部２１が正常動作状態にあるときはＣＰＵ部２１の各出力ポートＯ１〜Ｏ６から出力される各制御信号が後段の各回路部へ供給され、ＣＰＵ部２１の動作異常が検出された際には各アンド回路Ａ１〜Ａ６の出力がＬレベルになるようにして、各制御信号が後段の各回路部へ供給されないようにしている。なお、異常時出力停止回路２３は、３ステートバッファ回路を用いて、ＣＰＵ部２１の動作異常が検出された際には３ステートバッファ回路の出力側を高インピーダンス状態にする構成としてもよい。
【００１６】
ゲート駆動回路２４は、ＣＰＵ部２１の各出力ポートＯ３〜Ｏ６から出力され、各アンド回路Ａ３〜Ａ６を介して供給されるＰＷＭ信号に基づいて、Ｈ型ブリッジ回路２５を構成する電力用の各電界効果トランジスタ（ＦＥＴ）Ｑ１〜Ｑ４のそれぞれのゲートへゲート電力を供給する。
【００１７】
電流検出器２６は、Ｈ型ブリッジ回路２５を介して電動機１０へ供給される電流を検出し、検出した電流に応じた電圧信号（電動機電流信号）２６ａを出力する。電流検出器２６は、電流検出用の抵抗と、電流検出用の抵抗の両端に発生した電圧を増幅する直流増幅器とで構成している。検出した電流に応じた電圧信号２６ａはＡ／Ｄ変換器２７へ供給される。なお、電流検出器２６は、ホール素子を備えた電流センサを利用して構成してもよい。
【００１８】
Ａ／Ｄ変換器２７は、マルチプレクス入力型のものを用いている。Ａ／Ｄ変換器２７の各入力端子には、車速検出器４３から出力される車速に応じた電圧信号（車速信号）４３ａ、操舵トルク検出器１２から出力される操舵トルクならびに操舵方向に応じた電圧信号（操舵トルク信号）１２ａ、および、電流検出器２６から出力される電動機電流に応じた電圧信号（電動機電流信号）がそれぞれ供給される。ＣＰＵ部２１は、Ａ／Ｄ変換器２７に対してＡ／Ｄ変換対象入力を指定する情報を、ＣＰＵ部２１のバス入出力端子群ＢＩＯに接続されたバス（アドレスバス，データバス，コントロールバス）ＢＵＳを介して供給することで、指定した変換対象入力のＡ／Ｄ変換を行なわせ、そのＡ／Ｄ変換結果をバスＢＵＳを介して取り込む。
【００１９】
異常記憶部２８は、例えばＥＥＰＲＯＭやフラッシュメモリ等の不揮発性メモリで構成している。ＣＰＵ部２１は、制御装置２０に異常等が発生した場合、その異常内容等を示す情報をバスＢＵＳを介して異常記憶部２８へ格納する。また、ＣＰＵ部２１は、異常記憶部２８に格納されている異常情報等をバスＢＵＳを介して読み出し、読み出した異常情報等に基づいて制御内容を変更したり、また、読み出した異常情報等を図示しないシリアル通信ポートを介して他の装置へ伝送できるようにしている。
【００２０】
定電圧回路（ＲＥＧ）２９は、各電源供給用ダイオード３８，３９を介してバッテリ電源４０から供給される直流電源に基づいて、安定化された回路用電源ＶＣＣ（例えば５ボルト）を出力する。回路用電源ＶＣＣは、ＣＰＵ部２１，ＣＰＵ動作監視回路２２，異常時出力停止回路２３，電流検出器２６，Ａ／Ｄ変換器２７，異常記憶部２８，パワーオンリセット回路３０等の各回路部へ供給される。
【００２１】
パワーオンリセット回路（ＰＯＲ）３０は、回路用電源ＶＣＣが供給された時点から所定時間の間に亘ってパワーオンリセット信号３０ａを出力する。パワーオンリセット信号３０ａは、ＣＰＵ部２１のリセット入力端子ＲＳへ供給される。パワーオンリセット信号３０ａによってＣＰＵ部２１のリセット（初期化）がなされる。
【００２２】
イグニッションスイッチ４２がオン状態に操作されると、バッテリ電源４０からヒューズ４１，イグニッションスイッチ４２，一方の電源供給用ダイオード３８を介して定電圧回路（ＲＥＧ）２９へバッテリ電源４０が供給され、定電圧回路（ＲＥＧ）２９から回路用電源ＶＣＣが出力される。パワーオンリセット信号３０ａによってＣＰＵ部２１のリセットがなされた後に、ＣＰＵ部２１の制御動作が開始される。ＣＰＵ部２１は、以下に述べる初期状態設定処理ならびに初期の異常検出処理を最初に行なう。
【００２３】
イグニッションスイッチ４２がオン状態に操作されると、イグニッションスイッチ操作状態検出回路３５の入力端子にバッテリ電源４０が供給される。イグニッションスイッチ操作状態検出回路３５は、入力端子に所定電圧以上の電圧が供給されると出力端子にＬレベルの信号を出力し、入力端子に所定電圧以上の電圧が供給されていない場合は出力端子にＨレベル（ＶＣＣ）の信号を出力する。イグニッションスイッチ操作状態検出回路３５の出力は、ＣＰＵ部２１の入力ポートＩ３に供給される。これにより、ＣＰＵ部２１のポート入力Ｉ３は、イグニッションスイッチ４２がオンのときはＬレベルになり、イグニッションスイッチ４２がオフのときはＨレベルとなる。ＣＰＵ部２１は、ポート入力Ｉ３の論理レベルをチェックすることで、イグニッションスイッチ４２の操作状態（オンまたはオフ）を検出する。
【００２４】
ＣＰＵ部２１は、イグニッションスイッチ４２がオン状態であることを検出すると、出力ポートＯ１からＨレベルの電源供給用リレー駆動信号２１ｂを出力する。電源供給用リレー駆動信号２１ｂは、２入力アンド回路Ａ１を介して電源供給用リレー駆動回路３３へ供給される。電源供給用リレー駆動回路３３は、その入力端子がＨレベルになると電源供給用リレー駆動回路３３内の出力トランジスタがオン状態となるよう構成している。したがって、電源供給用リレー駆動信号２１ｂに基づいて電源供給用リレー３１の励磁巻線３１ａに励磁電流が供給され、電源供給用リレー３１の接点３１ｂがオン状態となる。
【００２５】
電源供給用リレー３１の接点３１ｂがオン状態になると、バッテリ電源４０がゲート駆動回路２４，Ｈ型ブリッジ回路２５へ供給されるとともに、他方の電源供給用ダイオード３９を介して定電圧回路２９へ供給される。他方の電源供給用ダイオード３９を介して定電圧回路２９へバッテリ電源４０を供給する構成にすることで、イグニッションスイッチ４２がオフ状態に操作されても、電源供給用リレー３１の接点３１ｂがオン状態に駆動されている間は、定電圧回路２９を介して各回路部へ回路用電源ＶＣＣを供給して、各回路部が動作できるようにしている。
【００２６】
また、バッテリ電源４０は電源供給用リレー３１の接点３１ｂを介して電源供給用リレー動作状態検出回路３６の入力端子へ供給される。電源供給用リレー動作状態検出回路３６は、入力端子に所定電圧以上の電圧が供給されると出力端子にＬレベルの信号を出力し、入力端子に所定電圧以上の電圧が供給されていない場合は出力端子にＨレベル（ＶＣＣ）の信号を出力する。電源供給用リレー動作状態検出回路３６の出力は、ＣＰＵ部２１の入力ポートＩ２へ供給される。これにより、ＣＰＵ部２１のポート入力Ｉ２は、電源供給用リレー３１が動作状態にあるときにはＬレベルになり、電源供給用リレー３１が非動作状態にあるときにはＨレベルとなる。ＣＰＵ部２１は、ポート入力Ｉ２の論理レベルをチェックすることで、電源供給用リレー３１の動作／非動作状態を検出する。ＣＰＵ部２１は、出力ポートＯ１からＨレベルの電源供給用リレー駆動信号２１ｂを出力しているにもかかわらず、電源供給用リレー３１が動作状態にあることを検出できない場合には、電源供給用リレー３１の駆動に異常があることを示す異常情報を異常記憶部２８に記憶させる。
【００２７】
ＣＰＵ部２１は、電源供給用リレー３１が動作状態であることを検出すると、出力ポートＯ３を所定時間に亘ってＨレベルにする。このＨレベルの出力は２入力アンド回路Ａ３を介してゲート駆動回路２４へ供給され、ゲート駆動回路２４から上側アームを構成する一方の電界効果トランジスタＱ１のゲートにゲート電力が供給される。ＣＰＵ部２１は、出力ポートＯ３からＨレベルの信号を出力している状態で、Ａ／Ｄ変換器２７を介して電流検出器２６の検出電流値を読み込む。ＣＰＵ部２１は、読み込んだ電流値がゼロでない場合（または所定値を越えている場合）は、下側アームを構成する一方の電界効果トランジスタＱ３に短絡障害等が生じているものと判断し、電界効果トランジスタＱ３が故障である旨の情報を異常記憶部２８へ書き込む。
【００２８】
次に、ＣＰＵ部２１は、出力ポートＯ４からＨレベルの信号を出力することで、上側アームを構成する他方の電界効果トランジスタＱ２のゲートにゲート電力を供給させ、その状態で電流検出器２６の検出電流値を読み込むことで、下側アームを構成する他方の電界効果トランジスタＱ４に短絡障害が生じていないか否かをチェックする。また、ＣＰＵ部２１は、出力ポートＯ５からＨレベルの信号を出力することで、下側アームを構成する一方の電界効果トランジスタＱ３のゲートにゲート電力を供給させ、その状態で電流検出器２６の検出電流値を読み込むことで、上側アームを構成する一方の電界効果トランジスタＱ１に短絡障害が生じていないか否かをチェックする。さらに、ＣＰＵ部２１は、出力ポートＯ６からＨレベルの信号を出力することで、下側アームを構成する他方の電界効果トランジスタＱ４のゲートにゲート電力を供給させ、その状態で電流検出器２６の検出電流値を読み込むことで、上側アームを構成する他方の電界効果トランジスタＱ２に短絡障害が生じていないか否かをチェックする。
【００２９】
ＣＰＵ部２１の出力ポートＯ３からＨレベルの信号を出力することで、上側アームを構成する一方の電界効果トランジスタＱ１のゲートにゲート電力を供給している状態では、電界効果トランジスタＱ１がオン状態に制御される。この状態では、電源供給用リレー３１の接点３１ｂを介して供給されているバッテリ電源４０が、電界効果トランジスタＱ１ならびに電動機遮断用リレー３２の接点３２ｂの常閉側を介して電動機遮断用リレー動作状態検出回路３７の入力端子へ供給される。電動機遮断用リレー３２が動作状態になると、接点３２の常閉側は開放状態（オフ状態）となるため、電動機遮断用リレー動作状態検出回路３７の入力端子にバッテリ電源４０からの電圧が供給されない。
【００３０】
電動機遮断用リレー動作状態検出回路３７は、入力端子に所定電圧以上の電圧が供給されると出力端子にＬレベルの信号を出力し、入力端子に所定電圧以上の電圧が供給されていない場合は出力端子にＨレベル（ＶＣＣ）の信号を出力する。電動機遮断用リレー動作状態検出回路３７の出力は、ＣＰＵ部２１の入力ポートＩ１へ供給される。これにより、ＣＰＵ部２１のポート入力Ｉ１は、電動機遮断用リレー３２が非動作状態にあるときにはＬレベルになり、電動機遮断用リレー３２が動作状態にあるときにはＨレベルとなる。ＣＰＵ部２１は、ポート入力Ｉ１の論理レベルをチェックすることで、電動機遮断用リレー３２の非動作／動作状態を検出する。
【００３１】
ＣＰＵ部２１は、Ｈ型ブリッジ回路２５を構成する各電界効果トランジスタＱ１〜Ｑ４の異常チェックを終了すると、ＣＰＵ部２１の出力ポートＯ２からＨレベルの信号を出力し、ポート入力Ｉ１の論理レベルに基づいて電動機遮断用リレー３２が非動作状態（Ｌレベル）にあることを確認した後に、出力ポートＯ２にＨレベルの電動機遮断用リレー駆動信号２１ｃを出力する。なお、ＣＰＵ部２１は、電動機遮断用リレー駆動信号２１ｃを出力していない状態で、電動機遮断用リレー３２が動作状態であること検出した場合には、電動機遮断用リレー３２の動作が異常であることを示す異常情報を異常記憶部２８へ書き込む。
【００３２】
電動機遮断用リレー駆動信号２１ｃは、２入力アンド回路Ａ２を介して電動機遮断用リレー駆動回路３４へ供給される。電動機遮断用リレー駆動回路３４は、その入力端子がＨレベルになると電動機遮断用リレー駆動回路３４内の出力トランジスタがオン状態となるよう構成している。したがって、電動機遮断用リレー駆動信号２１ｃに基づいて電動機遮断用リレー３２の励磁巻線３２ａに励磁電流が供給され、その接点３２ｂは常閉側が開状態に、常開側が閉状態に切り替わる。これにより、Ｈ型ブリッジ回路２５を介して電動機１０へ電流を供給できる状態となる。
【００３３】
ＣＰＵ部２１は、出力ポートＯ２から電動機遮断用リレー駆動信号２１ｃを出力したことによって、電動機遮断用リレー３２が動作状態になったことを検出すると、次に述べる操舵力アシスト処理を開始する。なお、ＣＰＵ部２１は、電動機遮断用リレー駆動信号２１ｃを出力したにもかかわらず、電動機遮断用リレー３２が非動作状態であることを検出した場合には、電動機遮断用リレー３２の動作が異常であることを示す異常情報を異常記憶部２８へ書き込む。
【００３４】
ＣＰＵ部２１は、上述した初期状態設定処理ならびに初期の異常検出処理が完了すると、操舵力アシスト処理を開始する。ＣＰＵ部２１は、Ａ／Ｄ変換器２７を介して操舵トルク信号１２ａに対応した操舵トルクデータを取り込むとともに、Ａ／Ｄ変換器２７を介して車速信号４３ａに対応した車速データを取り込む。ＣＰＵ部２１は、ＣＰＵ部２１内に設けた操舵トルク−電動機電流変換テーブルを参照して操舵トルクに対応した目標電動機電流を求めるとともに、目標電動機電流を車速に応じて補正して補正電動機電流を演算する。ＣＰＵ部２１は、Ａ／Ｄ変換器２７を介して電動機電流信号２６ａに対応した電動機電流データを取り込み、補正電動機電流と電動機１０に実際に供給されている電動機電流との偏差を求め、求めた偏差に基づいてＰＷＭ信号のデューティを設定し、偏差に対応したデューティのＰＷＭ信号を生成して、生成したＰＷＭ信号を各出力ポートＯ３〜Ｏ６から出力する。
【００３５】
各出力ポートＯ３〜Ｏ６から出力されたＰＷＭ信号は、各２入力アンド回路Ａ３〜Ａ６を介してゲート駆動回路２４へ供給され、ゲート駆動回路２４から各電界効果トランジスタＱ１〜Ｑ４のゲートへゲート電力が供給される。これにより、Ｈ型ブリッジ回路２５からなるインバータ回路を介して電動機１０へ供給される電流がスイッチング制御され、電動機１０のＰＷＭ運転がなされる。
【００３６】
ＣＰＵ部２１は、入力ポートＩ３がＨレベルに変化したことに基づいてイグニッションスイッチ４２がオフ状態に操作されたことを検出すると、電動機１０に供給する電流を徐々に低減させるフェードアウト処理を行なう。電動機１０から操舵補助トルクを供給している状態で、その操舵補助トルクを急激にゼロに変化させると、操舵感が急激に変化したり、路面からの反力によってステアリングホイール２が回動されたりすることがある。そこで、電動機１０から操舵補助トルクを供給している状態（電動機１０へ電流を供給している状態）でイグニッションスイッチ４２がオフ状態に操作された場合には、電動機１０に供給する電流を徐々に低減させることで、操舵感が急激に変化したりすることを解消するようにしている。
【００３７】
ＣＰＵ部２１は、上述のフェードアウト処理を行なった後に、ＣＰＵ動作監視回路（ＷＤＴ）２２が正常に動作することを確認するためのＣＰＵ動作監視回路の動作テスト処理を行なう。ＣＰＵ部２１（この場合、監視動作テスト手段）は、出力ポートＯ７から所定周期（例えば、１．５ミリ秒）毎に出力していた動作確認信号２１ａの出力を停止する。または、ＣＰＵ部２１は、出力ポートＯ７から出力する動作確認信号２１ａの周期を、許容周期範囲の上限値（例えば、２ミリ秒）よりも長くする。例えば、一連の処理を繰り返すたびに毎回出力していた動作確認信号２１ａを１回おきに出力することで、所定周期の２倍（例えば、３ミリ秒）で動作確認信号２１ａを出力するようにしてもよい。
【００３８】
ＣＰＵ動作監視回路（ＷＤＴ）２２は、先に動作確認信号２１ａが供給された時点から許容周期範囲の上限値（例えば２ミリ秒）を越えても次の動作確認信号２１ａが供給されない場合は、Ｌレベルの動作異常検出信号２２ａを出力する。このＬレベルの動作異常検出信号２２ａによって、異常時出力停止回路２３はＣＰＵ部２１から供給されている各リレー駆動信号２１ａ，２１ｂが各リレー駆動回路３３，３４へ供給されるのを阻止するので、各リレー３１，３２は共に非動作状態となる。電源供給用リレー３１が非動作状態に復帰することによって、制御装置２０に対する電源供給が遮断される。
【００３９】
ＣＰＵ動作監視回路（ＷＤＴ）２２が正常に動作しておらず、動作確認信号２１ａが所定時間以上供給されない状態となっても、動作異常検出信号２２ａが出力されない場合、制御装置２０に対して電源供給が継続される。そこで、ＣＰＵ部２１は、動作確認信号２１ａの出力を停止した時点または正常でない動作確認信号（テスト信号）を出力した時点から予め設定した時間（例えば、数１０ミリ秒〜数１００ミリ秒）を経過しても、電源供給用リレー３１が動作状態にあることを検出した場合には、ＣＰＵ動作監視回路（ＷＤＴ）２２の動作が異常である旨の異常情報を異常記憶部２８へ書き込んだ後に、電動機供給用リレー駆動信号２１ｂの出力を停止させる。これにより、電動機供給用リレー３１が復旧し、制御装置２０に対する電源供給が停止される。
なお、動作確認信号２１ａの出力を停止した時点または正常でない動作確認信号（テスト信号）を出力した時点から予め設定した時間（例えば、数１０ミリ秒〜数１００ミリ秒）ＣＰＵ部２１が動作していることをもって、ＣＰＵ動作監視回路（ＷＤＴ）２２の動作が異常であると判断することもできる。この場合、ＣＰＵ部２１が動作状態検出回路に相当する。
【００４０】
ＣＰＵ動作監視回路（ＷＤＴ）２２は、動作確認信号２１ａの周期が予め設定した許容周期範囲（１〜２ミリ秒）を越えている場合（２ミリ秒を超過）、ならびに、許容周期範囲よりも短い場合（１ミリ秒未満）に動作異常検出信号２２ａを出力する。このため、それぞれの条件でＣＰＵ動作監視回路（ＷＤＴ）２２の動作テストを行なう必要がある。
【００４１】
そこで、ＣＰＵ部２１は、ＣＰＵ動作監視回路の動作テストを行なった際にテスト条件を異常記憶部２８へ書き込んでおき、次回の動作テストに先立って異常記憶部２８に記憶されている前回のテスト条件を読み出し、前回のテスト条件と異なるテスト条件を設定するようにしている。すなわち、動作確認信号２１ａの周期が許容周期範囲よりも長くなった場合の異常検出機能のチェックと、動作確認信号２１ａの周期が許容周期範囲よりも短くなった場合の異常検出機能のチェックとを、電動パワーステアリング装置１が使用されるたびに交互に行なうようにしている。
【００４２】
動作確認信号２１ａの周期が許容周期範囲よりも短くなった場合の異常検出機能をチェックする場合、ＣＰＵ部２１は、１ミリ秒よりも短い周期でテスト用の動作確認信号（テスト信号）を継続して出力させる。そして、ＣＰＵ部２１は、１ミリ秒よりも短い周期の動作確認信号（テスト信号）を出力させた時点から予め設定した時間（ＣＰＵ動作監視回路２２によってＣＰＵの動作異常が検出されるまでの時間とリレーが復旧するまでの遅延時間とを考慮して設定した時間、例えば数１０ミリ秒〜数１００ミリ秒）を経過しても、電源供給用リレー３１が動作状態にあることを検出した場合には、ＣＰＵ動作監視回路（ＷＤＴ）２２の動作が異常である旨の異常情報を異常記憶部２８へ書き込んだ後に、電動機供給用リレー駆動信号２１ｂの出力を停止させる。これにより、電動機供給用リレー３１が復旧し、制御装置２０に対する電源供給が停止される。
【００４３】
なお、本実施の形態では、ＣＰＵ動作監視回路２２へ許容周期範囲外のテスト信号を供給する監視動作テスト手段をＣＰＵ部２１によって構成する例を示したが、例えばＣＰＵ動作監視回路２２内にテスト信号を発生させるテスト信号発生回路を設け、イグニッションスイッチ４２がオン状態からオフ状態になった際にテスト信号発生回路を起動してテスト信号を発生させて、テスト信号をＣＰＵ動作監視回路２２へ供給する構成としてもよい。なお、この場合は、ＣＰＵ部２１側から出力される動作確認信号２１ａがＣＰＵ動作監視回路２２へ供給されるのを阻止する回路構成をとる。
【００４４】
ＣＰＵ部２１は、次に動作状態となったときに異常記憶部２８に格納されている異常情報を読み出すことで、各種の異常内容を図示しない表示装置や警報装置を介して運転者等へ表示させる。また、ＣＰＵ部２１は、異常内容によっては電動パワーステアリング装置１の機能を全て停止させることができる。
【００４５】
以上説明したように図２に示す制御装置２０は、電動パワーステアリング装置１の使用が終了するたびに、ＣＰＵ動作監視回路（ＷＤＴ）２２ならびに異常時出力停止回路２３の動作チェックを行なうことができる。よって、ＣＰＵ動作監視回路（ＷＤＴ）２２ならびに異常時出力停止回路２３の動作異常が検出された場合は、動作異常が発生していることを図示しない表示装置や警報装置を介して運転者等へ表示したり、電動パワーステアリング装置１の運転を停止させることができる。
【００４６】
また、図２に示す制御装置２０は、ＣＰＵ動作監視回路（ＷＤＴ）２２によってＣＰＵ部２１が暴走等したことを検出した場合には、異常検出信号２２ａが異常時出力停止回路２３へ供給され、ＣＰＵ部２１から出力される各種制御信号が各回路部へ供給されるのを阻止するので、ＣＰＵ部２１が暴走等した際に電動機１０の運転等を速やかに停止させることができる。
【００４７】
さらに、ＣＰＵ動作監視回路（ＷＤＴ）２２は、動作確認信号２１ａが周期が許容範囲よりも長くなった場合のみならず周期が許容範囲よりも短くなった場合にも、ＣＰＵ部２１の動作異常を検出する構成としているので、ＣＰＵ部２１の動作が無限ループ等に入って動作確認信号２１ａが供給されなくなる異常の他に、ＣＰＵ部２１が特定の処理を行なわないために一連の処理周期が短くなる異常も検出することができる。
【００４８】
図３はＣＰＵ動作監視回路の一具体例を示すブロック構成図である。ＣＰＵ動作監視回路２２は、計時用のクロックパルスを発生するクロックパルス発生回路５１と、第１のカウンタ回路５２と、第２のカウンタ回路５３と、第１のオア回路（論理和回路）５４と、セット−リセット型のフリップフロップ回路５５、第２のオア回路５６と、Ｌレベルがリセット状態を示すパワーオンリセット信号３０ａを反転してＨレベルがリセット状態を示す信号を発生するインバータ回路５７とからなる。なお、Ｈレベルがリセット状態を示すパワーオンリセット信号が供給される場合には、インバータ回路５７は不要である。
【００４９】
クロックパルス発生回路５１は、水晶発振回路等のマスタクロック発生器と、マスタクロック発生器で発生させたマスタクロックを分周する分周回路等を備え、例えば０．０１ミリ秒周期のクロック５１ａ、ならびに、例えば１０ミリ秒周期のクロック５１ｂを出力する。
【００５０】
第１のカウンタ回路５２は、パワーオンリセット信号３０ａがインバータ回路５７ならびに第２のオア回路５６を介してリセット端子Ｒに供給されてカウンタ値がリセットされた後に、クロック入力端子ＣＫに供給される０．０１ミリ秒周期のクロック５１ａによって歩進され、第２のオア回路５６を介してリセット端子Ｒに供給される動作確認信号２１ａ（図２に示したＣＰＵ部２１から供給される）によってリセットされる。第１のカウンタ回路５２は、カウンタ値が２００を越えた時点でキャリーアウト出力端子ＣＯからＨレベルのオーバーフロー信号５２ａを出力する。したがって、動作確認信号２１ａの周期が２ミリ秒を越えた場合には、カウンタ値が２００を越えてＨレベルのオーバーフロー信号５２ａが出力される。
【００５１】
第２のカウンタ回路５３は、リセット入力端子Ｒに供給される１０ミリ秒周期のクロック５１ｂの立上がりまたは立下りエッジでリセットされ、クロック入力端子ＣＫに供給される動作確認信号２１ａによって歩進される。第２のカウンタ回路５３は、カウンタ値が１０を越えた時点でキャリーアウト出力端子ＣＯからＨレベルのオーバーフロー信号５３ａを出力する。したがって、動作確認信号２１ａの周期が１ミリ秒よりも短い場合には、第２のカウンタ回路５３がリセットされる周期１０ミリ秒内にカウンタ値が１０を越えてＨレベルのオーバーフロー信号５３ａが出力される。
【００５２】
各オーバーフロー信号５２ａ，５３ａは第１のオア回路５４を介してフリップフロップ回路５５のセット入力端子Ｓへ供給される。フリップフロップ回路５５は、インバータ回路５７を介してリセット入力端子Ｒに供給されるパワーオンリセット信号３０ａによって反転出力端子ＮＱがＨレベルに初期設定される。そして、いずれかのカウンタ回路５２，５３からオーバーフロー信号５２ａ，５３ａが、オア回路５４を介してフリップフロップ回路５５のセット入力端子Ｓへ供給されると、反転出力端子ＮＱがＬレベルにセットされ、この反転出力端子ＮＱの出力がＬレベルの動作異常検出信号２２ａとして図２に示した異常時出力停止回路２３へ供給される。
【００５３】
本実施の形態では、イグニッションスイッチ４２がオン状態からオフ状態になった際に、ＣＰＵ動作監視回路２２の動作テストを行なう例を示したが、イグニッションスイッチ４２がオフ状態からオン状態になった際、すなわち、制御装置２０の電源が投入された時点でＣＰＵ動作監視回路の動作テストを行なう構成としてもよい。
【００５４】
図４は電源投入後の初期状態でＣＰＵ部側から供給されるテスト信号に基づいて動作チェックを行なうようにしたＣＰＵ動作監視回路（ＷＤＴ）の一具体例を示すブロック構成図である。図４に示すＣＰＵ動作監視回路（ＷＤＴ）６０は、パワーオンリセット信号３０ａがインバータ回路５７を介して第２のフリップフロップ回路６１ならびに第３のフリップフロップ回路６２のリセット入力端子Ｒへ供給されることによって各フリップフロップ回路６１，６２がリセットされ、各フリップフロップ回路６１，６２の出力ＱがＬレベルとなる。各フリップフロップ回路６１，６２の出力Ｑは３入力アンド回路６３へ供給している。このため、初期状態では、３入力アンド回路６３の出力である動作異常検出信号２２ａはＬレベルとなる。
【００５５】
ＣＰＵ部２１（この場合、監視動作テスト手段）は、リセット処理が終了した後に、例えば０．５ミリ秒周期の不正な動作確認信号（テスト信号）を１１パルス以上連続的に発生させて、図４に示した第２のカウンタ回路５３をオーバーフローさせた後に、動作確認信号の出力を例えば３ミリ秒の間停止させることで図４に示した第１のカウンタ回路５２をオーバーフローさせる。第２のカウンタ回路５３のオーバーフロー信号５３ａによって第３のフリップフロップ回路６２はセットされ、その出力ＱはＨレベルとなる。第１のカウンタ回路５２のオーバーフロー信号５２ａによって第２のフリップフロップ回路６１はセットされ、その出力ＱはＨレベルとなる。
【００５６】
動作チェック回路６４（セルフチェック回路）は、パワーオンリセット信号３０ａが解除された時点から例えば１０ミリ秒周期のクロック信号５１ｂに基づいて経過時間を監視し、予め設定した時間（例えば、０．５秒）以内に第２および第３のフリップフロップ回路６１，６２の出力Ｑが共にＨレベルとなった場合には、各カウンタ回路５２，５３（ＣＰＵ動作監視機能）が正常に動作しているものと判断し、内部リセットパルス信号６４ａを発生する。この内部リセットパルス信号６４ａは２入力オア回路６５を介して第１のフリップフロップ回路５５のリセット入力端子Ｒへ供給される。これにより、内部リセット信号６４ａによって第１のフリップフロップ回路５５がリセットされ、第１のフリップフロップ回路５５の反転出力ＮＱがＨレベルになる。第２および第３のフリップフロップ回路６１，６２の出力Ｑは共にＨレベルとなっているので、３入力アンド回路６３を介して出力される動作異常検出信号２２ａはＨレベルとなる。また、内部リセットパルス信号６４ａは３入力オア回路６６を介して第１のカウンタ回路５２のリセット入力端子Ｒへ供給される。これにより、第１のカウンタ回路５２がリセットされる。
【００５７】
初期チェックが終了した以降に、ＣＰＵ部２１から供給される動作確認信号２１ａの周期が所定の範囲を外れた場合は、第１または第２のカウンタ回路５２，５３からオーバーフロー信号５２ａ，５３ａが出力される。いずれかのオーバーフロー信号５２ａ，５３ａが出力されると、２入力オア回路５４を介して第１のフリップフロップ回路５５がセットされるため、第１のフリップフロップ回路５５の反転出力ＮＱがＬレベルとなる。これにより、３入力アンド回路６３を介してＬレベルの動作異常検出信号２２ａが出力される。
【００５８】
図４に示したＣＰＵ動作監視回路（ＷＤＴ）６０は、初期状態で動作異常検出信号２２ａをＬレベルにし、ＣＰＵ部２１側からテスト信号が供給されそのテスト信号に基づいてＣＰＵ動作監視回路（ＷＤＴ）６０が正常に動作することを確認した以降に、動作異常検出信号２２ａをＨレベルに復旧させる構成である。よって、ＣＰＵ動作監視回路（ＷＤＴ）６０が正常に動作している場合にのみ、ＣＰＵ部２１から出力される制御信号を被制御部へ供給することができる。
【００５９】
動作チェック回路６４は、パワーオンリセット信号３０ａが解除された時点から所定時間内に各フリップフロップ回路６１，６２の出力Ｑが共にＨレベルとなった場合に、各カウンタ回路５２，５３が正常に動作しているものと判断する構成としたが、時間監視を行なわずに、各フリップフロップ回路６１，６２の出力Ｑが共にＨレベルとなった時点で、各カウンタ回路５２，５３が正常に動作しているものと判断するようにしてもよい。
【００６０】
ＣＰＵ部２１は、前述の２種類のテスト信号を供給した後に、例えば電源供給用リレー駆動信号２１ｂを出力しても、電源供給用リレー３１が動作状態にならない場合は、ＣＰＵ動作監視回路２２が異常であると判断することができる。
【００６１】
図５は他の制御装置のブロック構成図である。図５に示す制御装置７０は、セルフチェック機能を備えたＣＰＵ動作監視回路（ＷＤＴ）８０を備える。セルフチェック機能を備えたＣＰＵ動作監視回路（ＷＤＴ）８０は、パワーオンリセット信号３０ａが供給されると、ＣＰＵリセット信号８０ａをリセット状態に保持したままセルフチェックを行ない、内部回路が正常に動作したことを確認した後に、ＣＰＵリセット信号８０ａをリセット状態から非リセット状態へ復旧させる。ＣＰＵ部２１は、ＣＰＵ動作監視回路（ＷＤＴ）８０のセルフチェックが完了した時点から動作を開始することになる。すなわち、ＣＰＵ動作監視回路（ＷＤＴ）８０が正常に動作している場合にのみＣＰＵ部２１が動作できる。
【００６２】
図５に示す制御装置７０は、ゲート駆動回路２４の入力信号（２入力アンド回路Ａ３の出力信号）をＣＰＵ部２１の入力ポートＩ５へ供給するとともに、ゲート駆動回路２４の出力信号（電界効果トランジスタＱ１のゲート信号）をゲート駆動状態検出回路７１を介してＣＰＵ部２１の入力ポートＩ４へ供給するようにしている。このような構成をとることにより、ＣＰＵ部２１は出力ポートＯ３の論理レベルと各入力ポートＩ４，Ｉ５の論理レベルとに基づいて、異常時出力停止回路２３ならびにゲート駆動回路２４がそれぞれ正常に動作しているかを確認することができる。なお、図５では、４系統のＰＷＭ信号（出力ポートＯ３〜Ｏ６の出力信号）のうち特定の１系統についてのみ各回路部２３，２４の動作状態を検出する構成を示したが、４系統の全てのついて各回路部２３，２４の動作状態を検出する構成としてもよい。さらに、マルチプレクサ（入力信号選択切換回路）等を用いて、動作状態を検出する箇所を選択的に切り替えるようにしてもよい。マルチプレクサ（入力信号選択切換回路）等を用いることで、１つの入力ポートで複数箇所の動作状態を選択的に検出することができる。また、動作状態検出回路を共通に使用することができる。
【００６３】
ＣＰＵ部２１は、出力ポートＯ３からＨレベルの信号を出力している状態で、ＣＰＵ動作監視回路（ＷＤＴ）８０に対して正常でない周期の動作確認信号２１ａを供給し、その結果ＣＰＵ動作監視回路（ＷＤＴ）８０からＬレベルの動作異常検出信号２２ａが出力され、このＬレベルの動作異常検出信号２２ａによって異常時出力停止回路２３内の２入力アンド回路Ａ３の出力がＬレベルに変化することに基づいて、ＣＰＵ動作監視回路（ＷＤＴ）８０が正常に動作していることを確認することができる。
【００６４】
図５に示す制御装置７０は、電源供給用リレー７２に２組の常開接点７２ｂ，７２ｃを備えたものを用いて、一方の接点７２ｂによってバッテリ電源４０の供給／遮断の切り替えを行なうとともに、他方の接点７２ｃによって電動機１０の接続／非接続の切り替えを行なうようにしている。励磁巻線７２ａに励磁電流が供給されると各接点が共に閉状態となり、一方の接点７２ｂを介してＨ型ブリッジ回路２５等へバッテリ電源４０が供給されるとともに、他方の接点７２ｃを介して電動機１０へ電流が供給できる状態となる。
【００６５】
電動パワーステアリング装置１が動作していない状態で、ステアリング操作がなされこのステアリング操作によって電動機１０が回動されると、電動機１０が発電機として作用し、電動機１０の巻線に誘導起電圧が生ずる。他方の接点７２ｃは、誘導起電圧がＨ型ブリッジ回路２５側へ供給されるのを阻止するために設けている。なお、誘導起電圧がＨ型ブリッジ回路２５側へ供給さることを許容できる場合には、電動機１０を切り離すための接点７２ｃを設けないでよい。
【００６６】
図６はセルフチェック機能を備えたＣＰＵ動作監視回路の一具体例を示すブロック構成図である。図６に示すＣＰＵ動作監視回路８０は、図４に示したＣＰＵ動作監視回路６０に対して、セルフチェック回路８１と、入力信号切替回路８２と、ＣＰＵリセット信号発生用のフリップフロップ回路８３とを追加してなる。
【００６７】
ＣＰＵリセット信号発生用のフリップフロップ回路８３は、インバータ回路５７を介して供給されるパワーオンリセット信号３０ａによってリセットされる。これにより、ＣＰＵリセット信号発生用のフリップフロップ回路８３の出力端子ＱからＬレベルのＣＰＵリセット信号８０ａが出力される。
【００６８】
セルフチェック回路８１は、インバータ回路５７を介してパワーオンリセット信号３０ａが供給されると、例えばＨレベルの入力信号切替信号を出力して入力信号切替回路８２をテスト入力側（図示点線側）へ切り替える。そして、セルフチェック回路８１は、テスト信号６４ｂとして、周期０．０１ミリ秒のクロック信号５１ａを例えば１１パルス出力して、第２のカウンタ回路５３をオーバーフローさせる。ついで、セルフチェック回路８１は、２ミリ秒以上に亘ってＬレベルを保持する信号をテスト信号６４ｂとして出力して、第１のカウンタ回路５２をオーバーフローさせる。セルフチェック回路８１は、第２および第３のフリップフロップ回路６１，６２の出力Ｑが共にＨレベルであることに基づいて、各カウンタ回路５２，５３（ＣＰＵ動作監視機能）が正常に動作しているものと判断し、内部リセットパルス信号６４ａを発生する。また、セルフチェック回路８１は、例えばＬレベルの入力信号切替信号を出力して入力信号切替回路８２を動作確認信号２１ａを入力できる状態（図示実線側）へ切り替える。
【００６９】
内部リセットパルス信号６４ａによって、ＣＰＵリセット信号発生用のフリップフロップ回路８３はセットされる。これにより、ＣＰＵリセット信号発生用のフリップフロップ回路８３の出力端子ＱはＨレベルとなる。これにより、ＣＰＵリセット信号８０ａがＨレベルに復帰し、ＣＰＵ部２１のリセット状態を解除させる。なお、ＣＰＵリセット信号発生用のフリップフロップ回路８３の出力Ｑに基づいて入力信号切替回路８２の入力切り替えを行なう構成としてもよい。
【００７０】
【発明の効果】
以上説明したようにこの発明に係る電子制御装置は、ＣＰＵ動作監視回路によってＣＰＵ部の動作異常が検出されると、動作異常検出信号が異常時出力停止回路へ供給され、ＣＰＵ部から出力される制御信号が被制御部へ供給されるのを阻止する構成としたので、ＣＰＵ部の動作が異常になった際に正常でない制御信号が被制御部へ供給されるのを防止できる。さらに、ＣＰＵ部は、ＣＰＵ動作監視回路へテスト信号を供給し、異常時出力停止回路の出力側の状態または被制御部の動作状態を監視することで、ＣＰＵ動作監視回路が正常に動作しているか否かをチェックすることができる。
【００７１】
また、この発明に係る電子制御装置は、ＣＰＵ動作監視回路にセルフチェック機能を設け、セルフチェックによってＣＰＵ動作監視機能が正常に動作することが確認された後に、ＣＰＵ部を動作可能状態に制御し、または、ＣＰＵ部から出力される制御信号が被制御部へ供給されるの許可する構成としたので、ＣＰＵ動作監視回路が正常に動作している場合にのみＣＰＵ部の制御動作が可能となる。
【００７２】
さらに、この発明に係る電子制御装置は、ＣＰＵ動作監視回路へテスト信号を供給してＣＰＵ動作監視回路が正常に動作することが確認された場合に、ＣＰＵ部から出力される制御信号が被制御部へ供給されるの許可する構成としたので、ＣＰＵ動作監視回路が正常に動作している場合にのみＣＰＵ部の制御動作が可能となる。
【図面の簡単な説明】
【図１】電動パワーステアリング装置の一例を示す模式構造図
【図２】電動パワーステアリング装置の制御装置のブロック構成
【図３】ＣＰＵ動作監視回路の一具体例を示すブロック構成図
【図４】電源投入後の初期状態でＣＰＵ部側から供給されるテスト信号に基づいて動作チェックを行なうようにしたＣＰＵ動作監視回路の一具体例を示すブロック構成図
【図５】電動パワーステアリング装置の制御装置の他の構成例を示すブロック構成
【図６】セルフチェック機能を備えたＣＰＵ動作監視回路の一具体例を示すブロック構成図
【符号の説明】
１…電動パワーステアリング装置、２０，７０…制御装置、２１…ＣＰＵ部、２２，６０，８０…ＣＰＵ動作監視回路（ＷＤＴ）、２３…異常時出力停止回路、３５…イグニッションスイッチ操作状態検出回路、３６…電源供給用リレー動作状態検出回路、３７…電動機遮断用リレー動作状態検出回路、６４…動作チェック回路、８１…セルフチェック回路。
Claims (1)
- 正常動作状態にあるときは所定周期で動作確認信号を出力するＣＰＵ部と、動作確認信号の周期が予め設定した許容周期範囲外であるときに動作異常検出信号を発生するＣＰＵ動作監視回路とを備えた電子制御装置において、
動作異常検出信号に基づいて前記ＣＰＵ部から供給されている電源供給用リレー駆動信号が電源供給用リレー駆動回路へ供給されるのを阻止する異常時出力停止回路と、
前記ＣＰＵ動作監視回路へ許容周期範囲外のテスト信号を供給する監視動作テスト手段と、
電源供給用リレーの動作状態を検出する電源供給用リレー動作状態検出回路を備え、
前記ＣＰＵ部はテスト信号の供給に伴なって前記電源供給用リレーの動作状態が変化するか否かに基づいて前記ＣＰＵ動作監視回路の動作ならびに異常時出力停止回路の動作をチェックすることを特徴とする電子制御装置。
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