JP2009062009A - 電動パワーステアリング装置の制御装置 - Google Patents

Abstract

【課題】電動パワーステアリング装置の制御装置において、操舵補助を担うＣＰＵが正常である限り操舵補助の継続を可能とすること。
【解決手段】操舵補助に関する制御を行うメインＣＰＵ１０１ａと、メインＣＰＵ１０１ａの監視を行うサブＣＰＵ１０１ｂと、メインＣＰＵ１０１ａの出力およびサブＣＰＵ１０１ｂの出力に基づき車両の操舵を許可するアシスト許可／禁止回路１５０と、サブＣＰＵ１０１ｂの異常発生時に、サブＣＰＵ１０１ｂの出力を無効化する出力無効化回路１６０と、を備える。
【選択図】 図２

Description

本発明は、操舵トルクに基づいて演算した操舵補助指令に基づき操舵補助用の電動モータを駆動制御する電動パワーステアリング装置の制御装置に関するものである。

乗用車やトラック等の車両の操舵力を軽減するため、操舵補助モータによって操舵を補助する、いわゆる電動パワーステアリング（ＥＰＳ：Electric Power Steering）装置がある。この電動パワーステアリング装置では、操舵補助モータの駆動力を、減速機を介してギアまたはベルト等の伝送機構により、ステアリングシャフトまたはラック軸に補助力を付与するようになっている。

電動パワーステアリング装置は、車両操舵という重要な役割を担うため、自動車を構成する各部装置の中でも安全性、信頼性への配慮が特に必要とされる。このため、従来より、制御装置の機能を統括するプロセッサ（ＣＰＵ）を２重化するなどの対策がなされている。

例えば、下記特許文献１に示される電動パワーステアリング装置では、操舵補助に関する制御を行う第１のＣＰＵと、第１のＣＰＵを監視する第２のＣＰＵとが備えられ、第２のＣＰＵの異常が検出された場合には、操舵補助を禁止するような構成となっている。すなわち、この文献に開示される安全設計手法では、第１のＣＰＵを監視する第２のＣＰＵに異常が発生した場合には、操舵補助を禁止する制御構成となっている。

また、下記特許文献２に示される制御装置では、同等の機能性能を有する２つのＣＰＵ（第１、第２のＣＰＵ）が備えられ、何れかのＣＰＵに異常が発生しても、制御の連続性を失うことなく制御動作を継続することができる制御構成となっている。

特開平０５−０９７０４２号公報 特開平１１−０５３２０７号公報

しかしながら、上記特許文献１に示されるＥＰＳ装置では、操舵補助を行っている第１のＣＰＵが正常であっても操舵補助制御を継続することができないという問題点があった。

一方、上記特許文献２に示される制御装置では、特許文献１のように、操舵補助を担うＣＰＵが正常であっても操舵補助制御を継続することができないといった問題点は生じない。しかしながら、特許文献２に示される制御装置では、同等の機能性能を有する２つのＣＰＵ、すなわち高価かつ高機能な２つのＣＰＵが必須となるため、製造部品が高価になるという問題点があった。

また、特許文献２に示される制御装置では、「制御の連続性を失うことなく制御動作を継続する」という機能を実現するため、正常なＣＰＵは、異常が生じたＣＰＵを２つのラインを介してリセットするとともに、異常が生じたＣＰＵに対して、前記２つのラインとは異なる他の２つのラインを使用して正常動作復帰のための設定値を送信するなどの処理を行う必要があり、構成や制御処理が複雑化し、製造費用が高価になるという問題点があった。

本発明は、上記に鑑みてなされたものであって、操舵補助を担うＣＰＵが正常である限り操舵補助を継続することができ、制御処理の複雑性やコストの増加を抑制することができる電動パワーステアリング装置の制御装置を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、車両のステアリング系に発生する操舵トルクに基づいて演算した操舵補助指令に基づき操舵補助用の電動モータを駆動制御することにより、前記車両の操舵を補助する電動パワーステアリング装置の制御装置において、操舵補助に関する制御を行う第１のＣＰＵと、前記第１のＣＰＵの監視を行う第２のＣＰＵと、前記第１のＣＰＵの出力および前記第２のＣＰＵの出力に基づき前記車両の操舵を許可する操舵補助許可手段と、前記第２のＣＰＵの異常発生時に、該第２のＣＰＵの出力を無効化する出力無効化手段と、を備えたことを特徴とする。

また、本発明の好ましい態様によれば、前記出力無効化手段は、第２のＣＰＵのパワー系制御出力を無効化することが望ましい。

また、本発明の好ましい態様によれば、前記出力無効化手段は、第２のＣＰＵの信号系制御出力を無効化することが望ましい。

また、本発明の好ましい態様によれば、前記第２のＣＰＵにおけるパワー系制御出力の無効化および信号系制御出力の無効化は、前記第２のＣＰＵをリセット状態に設定するリセット信号によって制御されることが望ましい。

また、本発明の好ましい態様によれば、前記出力無効化手段は、前記第２のＣＰＵの状態を監視し、該第２のＣＰＵが異常状態であると判定したときに該第２のＣＰＵにリセット信号を出力する監視手段を備えることが望ましい。

また、本発明の好ましい態様によれば、前記出力無効化手段は、前記監視手段が出力するリセット信号をモニタするとともに、該リセット信号の出力回数をカウントするカウンタをさらに備え、前記カウンタは、前記リセット信号の出力回数が所定値を超えた場合に、前記第２のＣＰＵをリセット状態に設定する信号ラインに固定レベルの電圧を付与して、前記第２のＣＰＵを常時リセット状態に制御することが望ましい。

また、本発明の好ましい態様によれば、前記第１のＣＰＵは、前記監視手段が出力するリセット信号をモニタし、該リセット信号のモニタ結果に基づいて前記第２のＣＰＵをリセット状態に設定するための制御信号を生成して出力することが望ましい。

本発明にかかる電動パワーステアリング装置の制御装置によれば、メインＣＰＵの監視を行うサブＣＰＵが正常ではない場合に、サブＣＰＵの出力を無効化してメインＣＰＵの出力を有効とする制御を行うようにしているので、メインＣＰＵが正常である限り操舵補助を継続することが可能となる。

また、本発明にかかる電動パワーステアリング装置の制御装置によれば、部品点数を少なくし、論理積回路やトランジスタ等の安価な部品を用いて簡易に構成するとともに、サブＣＰＵとして簡易なものを用いるようにしているので、コストの増加を抑制した制御装置を構成することができる。

また、本発明にかかる電動パワーステアリング装置の制御装置によれば、メインＣＰＵとサブＣＰＵとの間で正常動作復帰のための設定値を送信するなどの処理を行う必要がないので、制御処理を複雑化することなく制御装置を構成することができる。

以下に、本発明の好適な実施の形態および実施例にかかる電動パワーステアリング装置の制御装置につき図面を参照しつつ詳細に説明する。なお、以下の実施の形態および実施例により本発明が限定されるものではない。また、下記実施の形態および実施例における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。

＜実施の形態＞
図１は、電動パワーステアリング装置の一般的な構成を示す図である。図１において、操向ハンドル１のコラム軸２は、減速ギア３、ユニバーサルジョイント４ａおよび４ｂ、ピニオンラック機構５を経て操向車輪のタイロッド６に連結されている。コラム軸２には、操向ハンドル１の操舵トルクＴを検出するトルクセンサ１０が設けられており、操向ハンドル１の操舵力を補助する操舵補助モータ２０が、減速ギア３を介してコラム軸２に連結されている。ここで、操舵補助モータ２０は、例えば、ブラシレスモータやブラシモータである。電動パワーステアリング装置を制御するコントロールユニット３０には、バッテリ１４から内蔵の電源リレー１３を経て電力が供給され、イグニションキー１１からイグニション信号が供給される。また、コントロールユニット３０は、トルクセンサ１０で検出された操舵トルクＴと車速センサ１２で検出された車速Ｖとに基づいて、操舵補助モータ２０の電流指令値を演算し、操舵補助モータ２０の電流検出値と電流指令値とに基づいて、操舵補助モータ２０の電流検出値が電流指令値に追従するように操舵補助モータ２０を駆動制御する。

（コントロールユニット）
図２は、本発明の好適な実施の形態にかかるコントロールユニット（制御装置）３０の構成を示す図である。本実施の形態にかかるコントロールユニット３０は、図２に示すように、ＭＣＵ（マイクロコントロールユニット）１００、プリドライバ回路１１０、モータ駆動回路（インバータ）１２０、電流検出回路１３０、位置検出回路１４０、アシスト許可／禁止回路１５０、および出力無効化回路１６０を備えている。

（コントロールユニット−ＭＣＵ）
ＭＣＵ１００は、メインＣＰＵ１０１ａ、サブＣＰＵ１０１ｂ、ＲＯＭ１０２、ＲＡＭ１０３、ＥＥＰＲＯＭ（不揮発性メモリ）１０４、Ａ／Ｄ変換器１０５、インターフェース１０６、およびバス１０７を備えて構成される。なお、以下、メインＣＰＵ１０１ａおよびサブＣＰＵ１０１ｂの両者を総称して説明する場合には、ＣＰＵ１０１と表記する。

（コントロールユニット−ＭＣＵ−ＣＰＵ）
第１のＣＰＵであるメインＣＰＵ１０１ａは、電動パワーステアリング装置の制御を主として行うＣＰＵであり、ＲＯＭ１０２に格納された各種プログラムを実行することで動作する。一方、第２のＣＰＵであるサブＣＰＵ１０１ｂは、メインＣＰＵ１０１ａの監視を主として行うＣＰＵであり、ＣＰＵ１０１ａと同様にＲＯＭ１０２に格納された各種プログラムを実行することで動作する。なお、図２では、メインＣＰＵ１０１ａおよびサブＣＰＵ１０１ｂのそれぞれを搭載した２つのＣＰＵパッケージを具備する構成について示しているが、１つのＣＰＵパッケージ内に２つのＣＰＵコアが搭載されたマルチコアプロセッサを具備するような構成であってもよい。

（コントロールユニット−ＭＣＵ−ＲＯＭ）
ＲＯＭ１０２は、ＣＰＵ１０１が実行する各種プログラムを格納する。具体的に、ＲＯＭ１０２には、操舵補助モータ２０を制御するモータ制御処理（アシスト処理）を実行するためのモータ制御プログラム、ＥＥＰＲＯＭ１０４に格納された制御データのエラー検出・エラー訂正（誤り検出・誤り訂正）を行うエラー診断処理を実行するためのエラー診断プログラム等が格納されている。

（コントロールユニット−ＭＣＵ−ＲＡＭ）
ＲＡＭ１０３は、ＣＰＵ１０１がプログラムを実行する場合にその作業領域として使用され、処理過程で必要とするデータや処理結果等が記憶される構成部である。

（コントロールユニット−ＭＣＵ−ＥＥＰＲＯＭ）
ＥＥＰＲＯＭ１０４は、電源遮断後においても記憶内容を保持可能な不揮発性メモリであり、電動パワーステアリング装置の制御等においてＣＰＵ１０１が使用する制御データやＥＥＰＲＯＭ１０４に格納される制御データのエラー発生回数等が格納される。なお、ここでは、不揮発性メモリとして、ＥＥＰＲＯＭを使用することとしたが、本発明はこれに限られるものではなく、ＦＬＡＳＨ−ＲＯＭ、ＳＤＲＡＭ等の他の不揮発性メモリを使用することにしてもよい。

（コントロールユニット−ＭＣＵ−Ａ／Ｄ変換器）
Ａ／Ｄ変換器１０５は、トルクセンサ１０からの操舵トルクＴ、電流検出回路１３０からの操舵補助モータ２０の電流検出値Ｉｍ、および位置検出回路１４０からのモータ回転角信号θ等を入力し、デジタル信号に変換する。インターフェース１０６は、車速センサ１２からの車速Ｖ（車速パルス）を、例えばＣＡＮ（Controller Area Network）通信を利用して受け取るための構成部である。

上記構成において、ＣＰＵ１０１が、ＲＯＭ１０２に格納されたエラー診断プログラムを実行することにより、エラー検出手段、エラー訂正手段、および不揮発性メモリ故障判定手段として機能する。

（コントロールユニット−プリドライバ回路）
プリドライバ回路１１０は、ＭＣＵ１００から入力されるＵＶＷ各相のＰＷＭ制御信号を、各相正負の通電信号（Ｕp，Ｕn、Ｖp、Ｖn、Ｗp，Ｗn）に変換して、モータ駆動回路１２０に出力する。

（コントロールユニット−モータ駆動回路）
モータ駆動回路１２０は、一対のＦＥＴスイッチング素子からなるブリッジ回路をＵ相用，Ｖ相用，Ｗ相用として３相分備えており、各ＦＥＴスイッチング素子には還流ダイオードが並列接続されている。このブリッジ回路には、バッテリ１４から電源リレー１３を介して直流電圧が印加される。各ＦＥＴスイッチング素子の制御端子（ゲート端子）には、プリドライバ回路１１０から通電信号が入力される。モータ駆動回路１２０に印加される直流電圧は、モータ駆動回路１２０内のＦＥＴスイッチング素子のスイッチング動作によって３相の交流電圧に変換され、それにより操舵補助モータ２０が駆動される。このブリッジ回路には、シャント抵抗２５，２６が接続されている。また、このシャント抵抗２５，２６に電流検出回路１３０が接続され、これによって、操舵補助モータ２０の電流検出値Ｉｍを検出するようになっている。

（コントロールユニット−位置検出回路）
位置検出回路１４０は、位置センサ２１に励磁電流を与えるとともに、位置センサ２１からの出力信号をモータ回転角信号θとして、Ａ／Ｄ変換器１０５に出力する。

（コントロールユニット−アシスト許可／禁止回路）
アシスト許可／禁止回路１５０は、ＭＣＵ１００の出力に基づき操舵補助を許可または禁止する信号（ＰＴ１〜ＰＴ３）を生成し、それぞれ電源リレー１３、モータリレー１８、およびプリドライバ回路１１０に出力する。具体的に、操舵補助を許可する場合には、電源リレー１３およびモータリレー１８をオン（閉）とする制御信号が出力され、かつ、プリドライバ回路１１０の動作を有効とする制御信号が出力される。一方、操舵補助を禁止する場合には、少なくとも電源リレー１３またはモータリレー１８をオフ（開）とし、あるいはプリドライバ回路１１０の動作を無効とする制御信号が出力される。このように構成されたアシスト許可／禁止回路１５０および電源リレー１３およびモータリレー１８は、操舵補助許可手段（あるいは操舵補助禁止手段）として機能する。

（コントロールユニット−出力無効化回路）
出力無効化回路１６０は、電源電圧の状態を監視し、その監視結果に基づきメインＣＰＵ１０１ａおよびサブＣＰＵ１０１ｂをそれぞれリセットするための制御信号を生成する。また、出力無効化回路１６０は、サブＣＰＵ１０１ｂの状態を監視し、その監視結果に基づきサブＣＰＵ１０１ｂの出力値が不定とならないようにサブＣＰＵ１０１ｂの状態を制御する。

（コントロールユニットの動作）
つぎに、本実施の形態にかかるコントロールユニット（制御装置）の動作について図３を参照して説明する。ここで、図３は、メインＣＰＵ１０１ａおよびサブＣＰＵ１０１ｂの各状態に応ずる制御処理の選択フローを示すフローチャートである。

図３において、まず、メインＣＰＵ１０１ａの状態が正常であるか否かの判定処理が実行される（ステップＳ１１）。メインＣＰＵ１０１ａの状態が正常である場合（ステップＳ１１，Ｙｅｓ）、さらにサブＣＰＵ１０１ｂの状態が正常であるか否かの判定処理が実行される（ステップＳ１２）。ここで、サブＣＰＵ１０１ｂの状態が正常である場合（ステップＳ１２，Ｙｅｓ）、通常の制御処理が実行される（ステップＳ１３）。一方、サブＣＰＵ１０１ｂの状態が異常である場合（ステップＳ１２，Ｎｏ）、サブＣＰＵ１０１ｂの出力を無効化することによる延命アシスト処理が実行される（ステップＳ１４）。すなわち、ステップＳ１４の処理では、サブＣＰＵ１０１ｂの状態が異常であっても、メインＣＰＵ１０１ａの状態が正常である限り、メインＣＰＵ１０１ａによるアシスト処理が許可される。

また、メインＣＰＵ１０１ａの状態が異常である場合（ステップＳ１１，Ｎｏ）、さらにサブＣＰＵ１０１ｂの状態が正常であるか否かの判定処理が実行される（ステップＳ１５）。ここで、サブＣＰＵ１０１ｂの状態が正常である場合（ステップＳ１５，Ｙｅｓ）、サブＣＰＵ１０１ｂの制御によるアシスト禁止処理が実行される（ステップＳ１６）。すなわち、ステップＳ１６の処理では、サブＣＰＵ１０１ｂの制御によって、異常と判定されたメインＣＰＵ１０１ａによるアシスト制御が禁止される。一方、サブＣＰＵ１０１ｂの状態が異常である場合（ステップＳ１５，Ｎｏ）、メインＣＰＵ１０１ａおよびサブＣＰＵ１０１ｂの両者が正常ではないため、所定のフェールセーフ処理が実行される（ステップＳ１７）。

＜実施例＞
つぎに、上記ステップＳ１４およびステップＳ１６の各処理を実現するための実施例を開示する。なお、上記ステップＳ１３，Ｓ１７の各処理については公知の技術を用いるため、ここでの説明は省略する。

（実施例１）
図４は、本発明の制御装置にかかる実施例１の回路構成を示す図であり、図３のステップＳ１４，Ｓ１６の各処理を実現するための一実施例を示す概略回路図である。

（出力無効化回路）
図４において、出力無効化回路１６０は、電源監視ＩＣ１７１、カウンタ１７２、トランジスタ１７３およびバッファ回路１７４を備えている。電源監視ＩＣ１７１は、電源電圧の状態およびサブＣＰＵ１０１ｂの状態を監視する機能を少なくとも有するＩＣである。

（出力無効化回路−電源監視ＩＣ）
電源監視ＩＣ１７１は、少なくとも２つの出力端を具備しており、その出力端の一方は信号ライン１７５によってメインＣＰＵ１０１ａと接続され、他方は信号ライン１７６によってサブＣＰＵ１０１ｂと接続されている。なお、信号ライン１７６の状態をメインＣＰＵ１０１ａがモニタできるように、信号ライン１７６上の一端とメインＣＰＵ１０１ａとの間にバッファ回路１７４が挿入されている。

また、電源監視ＩＣ１７１は、少なくとも１つの入力端を具備しており、当該入力端はサブＣＰＵ１０１ｂと接続されるとともに、当該入力端にはサブＣＰＵ１０１ｂの状態を示す信号（Ｐ−ＲＵＮ＿Ｓ）が入力される。

なお、上記の構成において、電源監視ＩＣ１７１の出力端の一方からは、信号ライン１７５を通じてメインＣＰＵ１０１ａをリセット状態にする制御信号（／ＲＥＳ＿２：“／”は負論理の信号であることを示す記号、以下同じ）が出力され、電源監視ＩＣ１７１の出力端の他方からは、信号ライン１７６を通じてサブＣＰＵ１０１ｂをリセット状態にする制御信号（／ＲＥＳ＿１）が出力される。また、信号ライン１７６に出力された制御信号（／ＲＥＳ＿１）は、バッファ回路１７４を介しメインＣＰＵ１０１ａにてモニタ可能となるように構成されている。

（出力無効化回路−カウンタ）
カウンタ１７２は、２つの端子を具備しており、一端がトランジスタ１７３のコレクタに接続され、他端はトランジスタ１７３のベースに接続されている。カウンタ１７２の当該一端は、信号ライン１７６上の一端とも接続されており、電源監視ＩＣ１７１からサブＣＰＵ１０１ｂに出力されるリセット信号をモニタできるように構成されている。

（ＭＣＵ−ＣＰＵ）
ＭＣＵ１００において、メインＣＰＵ１０１ａおよびサブＣＰＵ１０１ｂには、前述のような信号が入出力される他、サブＣＰＵ１０１ｂには、メインＣＰＵ１０１ａの状態を示す信号（Ｐ−ＲＵＮ＿Ｍ）が入力される。

また、メインＣＰＵ１０１ａには、少なくとも３つの出力端が具備されており、これらの出力端からはアシスト許可／禁止回路１５０の動作を規制する制御信号（パワー系制御出力Ｓａ１〜Ｓａ３）が出力される。一方、サブＣＰＵ１０１ｂには、少なくとも４つの出力端が具備されており、これらの出力端のうち３つの出力端からはアシスト許可／禁止回路１５０の動作を規制する制御信号（パワー系制御出力Ｓｂ１〜Ｓｂ３）が出力され、残りの１つの出力端からは、他の回路（例えば信号モニタ系の回路、ＭＣＵ制御系の回路等）にて使用される制御信号（信号系制御出力Ｓｂ４）が出力される。

（アシスト許可／禁止回路）
アシスト許可／禁止回路１５０は、３つの論理積（ＡＮＤ）回路１５１〜１５３と、例えば５Ｖの電源ラインに接続されるプルアップ抵抗Ｒ１〜Ｒ３等を備えている。ＡＮＤ回路１５１〜１５３における各入力端のうちの一端には、メインＣＰＵ１０１ａからの制御信号（パワー系制御出力Ｓａ１〜Ｓａ３）が入力され、他端には、サブＣＰＵ１０１ａからの制御信号（パワー系制御出力Ｓｂ１〜Ｓｂ３）が入力される。また、ＡＮＤ回路１５１〜１５３の他端側の各入力ラインには、プルアップ抵抗Ｒ１〜Ｒ３を介して５Ｖの電源電圧が付与される。

上記のように構成されたアシスト許可／禁止回路１５０では、ＡＮＤ回路１５１の出力は電源リレー１３を制御するための制御信号（ＰＴ１）となり、ＡＮＤ回路１５２の出力はモータリレー１８を制御するための制御信号（ＰＴ２）となり、ＡＮＤ回路１５３の出力はプリドライバ回路１１０を動作させるための制御信号（ＰＴ３）となる。

（回路構成に関する補足事項）
まず、出力無効化回路１６０の構成では、サブＣＰＵ１０１ｂをリセット状態にする制御信号（／ＲＥＳ＿１）をメインＣＰＵ１０１ａがモニタするための構成としてバッファ回路１７４を設けるようにしているが、メインＣＰＵ１０１ａとしてモニタラインの状態変化による影響の小さいものを用いるようにすれば、この種のバッファ回路１７４を設けなくてもよい。

また、図４では、電源監視ＩＣ１７１にはサブＣＰＵ１０１ｂの状態を示す信号（Ｐ−ＲＵＮ＿Ｓ）のみが入力されるように構成されているが、電源監視ＩＣ１７１が２入力の監視に対応できる仕様であれば、メインＣＰＵ１０１ａの状態を示す信号（Ｐ−ＲＵＮ＿Ｍ）を電源監視ＩＣ１７１に入力するようにしてもよい。

（実施例１の回路の動作）
つぎに、図４に示す実施例１の回路の動作について説明する。なお、以下の説明において、ＡＮＤ回路等の論理回路の動作については、物理的な信号レベルに基づいた動作説明とする。例えば、ＡＮＤ回路においては、２つの入力端の双方に、物理的な“Ｈレベル”の信号が入力された場合にのみ、“Ｈレベル”の信号を出力するものとして説明する。

（動作−延命アシスト処理）
まず、延命アシスト処理（図３のステップＳ１４に対応）にかかる動作について説明する。延命アシスト処理は、メインＣＰＵ１０１ａが正常状態であり、サブＣＰＵ１０１ｂが異常状態のときに実行される。ところで、一般的なＣＰＵ素子の特性として、ＣＰＵのリセット端子にリセット信号が入力された場合、ＣＰＵの出力端子はいわゆるハイ・インピーダンス（以下「Ｈｉｇｈ−Ｚ」と表記）の状態となる。図４に示す構成の場合、信号ライン１７６にリセット信号が出力された場合、サブＣＰＵ１０１ｂにおける各出力端は“Ｈｉｇｈ−Ｚ”の状態となるため、ＡＮＤ回路１５１〜１５３の他端側における各入力端は、プルアップ抵抗Ｒ１〜Ｒ３の作用により、“Ｈレベル”に固定される。したがって、ＡＮＤ回路１５１〜１５３の出力は、メインＣＰＵ１０１ａから出力されるパワー系制御出力Ｓａ１〜Ｓａ３によって決定される。すなわち、アシスト許可／禁止回路１５０の出力は、サブＣＰＵ１０１ｂの制御出力には依存せず、メインＣＰＵ１０１ａの制御出力のみによって規制される。

なお、サブＣＰＵ１０１ｂを常時リセット状態に保持するためには、サブＣＰＵ１０１ｂのリセット端子にリセット信号を供給し続ける必要がある。そこで、本実施例では、カウンタ１７２およびトランジスタ１７３を用いて、サブＣＰＵ１０１ｂを常時リセット状態に保持するようにしている。

具体的に、カウンタ１７２は、信号ライン１７６の電圧レベルをモニタすることにより、信号ライン１７６に出力されたリセット信号の出力回数をカウントする。カウンタ１７２は、リセット信号のカウンタ値が所定値を超えた場合、トランジスタ１７３のベースにオン信号を出力して信号ライン１７６を“Ｌレベル”に固定する。信号ライン１７６を“Ｌレベル”に固定することにより、サブＣＰＵ１０１ｂは、リセット状態が保持されることになり、アシスト許可／禁止回路１５０の出力をメインＣＰＵ１０１ａの制御出力のみによって制御することが可能となる。

（動作−アシスト禁止処理）
つぎに、アシスト禁止処理（図３のステップＳ１６に対応）にかかる動作について説明する。アシスト禁止処理は、メインＣＰＵ１０１ａが正常状態ではなく、サブＣＰＵ１０１ｂが正常状態のときに実行される。図４に示す構成の場合、サブＣＰＵ１０１ｂは、メインＣＰＵ１０１ａの状態を示す信号（Ｐ−ＲＵＮ＿Ｍ）に基づきメインＣＰＵ１０１ａが正常であるか否かを判定する。メインＣＰＵ１０１ａが正常ではない場合、メインＣＰＵ１０１ａの出力は不定となる。そこで、本実施例では、サブＣＰＵ１０１ｂによって、アシスト許可／禁止回路１５０の動作を常時禁止とする制御信号を出力するようにしている。具体的に、サブＣＰＵ１０１ｂは、パワー系制御出力Ｓｂ１〜Ｓｂ３を“Ｌレベル”に設定して出力する。この制御により、ＡＮＤ回路１５１〜１５３の他端側における各入力端は“Ｌレベル”に設定されるため、アシスト許可／禁止回路１５０の各出力はメインＣＰＵ１０１ａの出力に依らず“Ｌレベル”が出力されることとなり、アシストが禁止される。

このように、実施例１の回路では、電源監視ＩＣ１７１が、サブＣＰＵ１０１ｂの異常を認識した場合にサブＣＰＵ１０１ｂをリセット状態に制御してサブＣＰＵ１０１ｂの出力を無効化することができるので、操舵補助を担うメインＣＰＵ１０１ａが正常である限り操舵補助を継続することが可能となる。

また、この実施例１の回路では、電源監視ＩＣ１７１の出力をモニタ可能に構成されたカウンタ１７２が、サブＣＰＵ１０１ｂに出力されるリセット信号の回数をカウントし、そのカウント値が所定の閾値を超えた場合に、サブＣＰＵ１０１ｂをリセット状態に設定する信号ラインを制御してサブＣＰＵ１０１ｂを常時リセット状態に設定することができるので、電源監視ＩＣ１７１からリセット信号を継続して出力することなく、サブＣＰＵ１０１ｂの出力を無効化することが可能となる。

（実施例２）
図５は、本発明の制御装置にかかる実施例２の回路構成を示す図であり、図３のステップＳ１４，Ｓ１６の各処理を実現するための図４とは異なる実施例を示す概略回路図である。実施例１の回路では、サブＣＰＵ１０１ｂの状態をリセット状態に保持する構成として、カウンタ１７２の出力（カウント値）を用いるのに対し、実施例２の回路では、電源監視ＩＣ１７１およびメインＣＰＵ１０１ａの両者の出力を用いるようにしている。このため、本実施例にかかる出力無効化回路１６０ａでは、カウンタ１７２に代えて、論理積（ＡＮＤ）回路１８１、トランジスタ１８２およびプルアップ抵抗Ｒ４を用いた構成としている。なお、ＭＣＵ１００、アシスト許可／禁止回路１５０、および出力無効化回路１６０ａにおける上記以外の構成については、図４に示した実施例１の構成と同一または同等であり、これらの共通の構成部には、同一の符号を付して示している。

（出力無効化回路）
つぎに、図５の出力無効化回路１６０ａにおける図４とは異なる構成について説明する。図５において、トランジスタ１８２では、エミッタがプルアップ抵抗Ｒ４を介して５Ｖの電源電圧に接続され、ベースは信号ライン１７６に接続され、コレクタはＡＮＤ回路１８１を構成する２つの入力端のうちの一端側の入力端に接続される。また、ＡＮＤ回路１８１の他端側の入力端は、メインＣＰＵ１０１ａの出力端と接続され、ＡＮＤ回路１８１の出力端はトランジスタ１７３のベースに接続されている。この構成により、ＡＮＤ回路１８１の他端側の入力端には、メインＣＰＵ１０１ａからの制御信号（信号系制御出力Ｓａ４）が入力される。

（実施例２の回路の動作）
つぎに、図５に示す実施例２の回路の動作について説明する。なお、アシスト禁止処理については実施例１の動作と同一または同等であるため、ここでは、延命アシスト処理の動作についてのみ説明する。

（動作−延命アシスト処理）
実施例２にかかる延命アシスト処理は、メインＣＰＵ１０１ａが正常状態であり、サブＣＰＵ１０１ｂが異常状態のときに実行され、実施例１と同様に、サブＣＰＵ１０１ｂが常時リセット状態となるように制御する。

具体的に、サブＣＰＵ１０１ｂが異常状態のとき、信号ライン１７６には電源監視ＩＣ１７１から制御信号（／ＲＥＳ＿１）が出力され、サブＣＰＵ１０１ｂはリセット状態とされるので、サブＣＰＵ１０１ｂの出力は無効化される。この制御により、実施例１と同様に、アシスト許可／禁止回路１５０の出力をメインＣＰＵ１０１ａの制御出力のみによって制御することが可能となる。

ところで、上記実施例１では、カウンタ１７２およびトランジスタ１７３を用いて、サブＣＰＵ１０１ｂを常時リセット状態に保持するようにしていた。一方、この実施例では、メインＣＰＵ１０１ａ、ＡＮＤ回路１８１、トランジスタ１７３，１８２、プルアップ抵抗Ｒ４等によりサブＣＰＵ１０１ｂを常時リセット状態に制御するようにしている。

具体的に、メインＣＰＵ１０１ａは、信号ライン１７６の電圧レベルをバッファ回路１７４を介してモニタすることにより、サブＣＰＵ１０１ｂがリセット状態にあると判定する。このとき、メインＣＰＵ１０１ａからは、“Ｈレベル”に設定された信号系制御出力Ｓａ４が出力されるので、ＡＮＤ回路１８１の他端側の入力端には“Ｈレベル”の信号が入力される。一方、電源監視ＩＣ１７１からの制御信号（／ＲＥＳ＿１）の出力が停止すると、トランジスタ１８２はオフに制御されるので、ＡＮＤ回路１８１の一端側の入力端には“Ｈレベル”の電位が付与される。その結果、ＡＮＤ回路１８１の出力は“Ｈレベル”となり、トランジスタ１７３がオンとなって、信号ライン１７６がＬレベル（ＧＮＤ）に固定されるので、サブＣＰＵ１０１ｂは常時リセット状態に制御される。

上記の制御において、信号ライン１７６をＬレベル（ＧＮＤ）に固定する制御はメインＣＰＵ１０１ａの制御信号のみによって制御されるが、メインＣＰＵ１０１ａがサブＣＰＵ１０１ｂの異常状態を判定するのは、電源監視ＩＣ１７１からの制御信号（／ＲＥＳ＿１）を監視することによって行われる。この意味で、サブＣＰＵ１０１ｂを常時リセット状態に制御してサブＣＰＵ１０１ｂの出力を無効化する制御は、電源監視ＩＣ１７１とメインＣＰＵ１０１ａの双方によって実行されることになる。

なお、上記の実施例にかかる説明では、メインＣＰＵ１０１ａは、信号ライン１７６の電圧レベルに基づいてサブＣＰＵ１０１ｂがリセット状態にあると判定したときに、“Ｈレベル”に設定された信号系制御出力Ｓａ４を出力するとして説明したが、実施例１のときと同様に、信号ライン１７６に出力されたリセット信号の出力回数をメインＣＰＵ１０１ａがカウントし、そのカウント値に基づいて信号系制御出力Ｓａ４を出力するようにしてもよい。このような制御を行うことにより、実施例１と同様な作用効果が得られる。

このように、実施例２の回路では、電源監視ＩＣ１７１とメインＣＰＵ１０１ａの双方が、サブＣＰＵ１０１ｂの異常を認識した場合にサブＣＰＵ１０１ｂをリセット状態に制御してサブＣＰＵ１０１ｂの出力を無効化することができるので、操舵補助を担うメインＣＰＵ１０１ａが正常である限り操舵補助を継続することが可能となる。

以上説明したように、本実施の形態にかかる制御装置によれば、操舵補助に関する制御を行うメインＣＰＵの制御出力とメインＣＰＵの監視を行うサブＣＰＵの制御出力とに基づいて電動パワーステアリング装置に対する操舵補助の許可または禁止を決定するアシスト許可／禁止回路を設けるとともに、メインＣＰＵの監視を行うサブＣＰＵが正常ではない場合に、アシスト許可／禁止回路に対するサブＣＰＵの出力を無効化する出力無効化回路をＭＣＵの回路を設けるようにしたので、メインＣＰＵが正常である限り操舵補助を継続することが可能となる。

また、本実施の形態にかかる制御装置によれば、論理積回路やトランジスタ等により部品点数を少なくして簡易に構成するとともに、サブＣＰＵとして簡易なものを用いるようにしているので、コストの増加を抑制した制御装置を構成することができる。

また、本実施の形態にかかる制御装置によれば、メインＣＰＵとサブＣＰＵとの間で正常動作復帰のための設定値を送信するなどの処理を行う必要がないので、制御処理を複雑化することなく制御装置を構成することができる。

以上のように、本発明にかかる電動パワーステアリング装置の制御装置は、操舵補助を担うＣＰＵが正常である限り操舵補助の継続を可能とする発明として有用である。

電動パワーステアリング装置の一般的な構成を示す図である。 本発明の好適な実施の形態にかかるコントロールユニット（制御装置）の構成を示す図である。 メインＣＰＵ１０１ａおよびサブＣＰＵ１０１ｂの各状態に応ずる制御処理の選択フローを示すフローチャートである。 本発明の制御装置にかかる実施例１の回路構成を示す図である。 本発明の制御装置にかかる実施例２の回路構成を示す図である。

符号の説明

１ 操向ハンドル
２ コラム軸
３ 減速ギア
４ａ，４ｂ ユニバーサルジョイント
５ ピニオンラック機構
６ タイロッド
１０ トルクセンサ
１１ イグニションキー
１２ 車速センサ
１３ 電源リレー
１４ バッテリ
１８ モータリレー
２０ 操舵補助モータ
２１ 位置センサ
２５，２６ シャント抵抗
３０ コントロールユニット
１００ ＭＣＵ
１０１ ＣＰＵ
１０１ａ メインＣＰＵ
１０１ｂ サブＣＰＵ
１０２ ＲＯＭ
１０３ ＲＡＭ
１０４ ＥＥＰＲＯＭ（不揮発性メモリ）
１０５ Ａ／Ｄ変換器
１０６ インターフェース
１０７ バス
１１０ プリドライバ回路
１２０ モータ駆動回路
１３０ 電流検出回路
１４０ 位置検出回路
１５０ アシスト許可／禁止回路
１５１，１５２，１５３，１８１ ＡＮＤ回路
１６０，１６０ａ 出力無効化回路
１７１ 電源監視ＩＣ
１７２ カウンタ
１７３，１８２ トランジスタ
１７４ バッファ回路
１７５，１７６ 信号ライン

Claims (7)

1. 車両のステアリング系に発生する操舵トルクに基づいて演算した操舵補助指令に基づき操舵補助用の電動モータを駆動制御することにより、前記車両の操舵を補助する電動パワーステアリング装置の制御装置において、
   操舵補助に関する制御を行う第１のＣＰＵと、
   前記第１のＣＰＵの監視を行う第２のＣＰＵと、
   前記第１のＣＰＵの出力および前記第２のＣＰＵの出力に基づき前記車両の操舵を許可する操舵補助許可手段と、
   前記第２のＣＰＵの異常発生時に、該第２のＣＰＵの出力を無効化する出力無効化手段と、
   を備えたことを特徴とする電動パワーステアリング装置の制御装置。
2. 前記出力無効化手段は、第２のＣＰＵのパワー系制御出力を無効化することを特徴とする請求項１に記載の電動パワーステアリング装置の制御装置。
3. 前記出力無効化手段は、第２のＣＰＵの信号系制御出力を無効化することを特徴とする請求項１に記載の電動パワーステアリング装置の制御装置。
4. 前記第２のＣＰＵにおけるパワー系制御出力の無効化および信号系制御出力の無効化は、前記第２のＣＰＵをリセット状態に設定するリセット信号によって制御されることを特徴とする請求項２または３に記載の電動パワーステアリング装置の制御装置。
5. 前記出力無効化手段は、前記第２のＣＰＵの状態を監視し、該第２のＣＰＵが異常状態であると判定したときに該第２のＣＰＵにリセット信号を出力する監視手段を備えたことを特徴とする請求項４に記載の電動パワーステアリング装置の制御装置。
6. 前記出力無効化手段は、前記監視手段が出力するリセット信号をモニタするとともに、該リセット信号の出力回数をカウントするカウンタをさらに備え、
   前記カウンタは、前記リセット信号の出力回数が所定値を超えた場合に、前記第２のＣＰＵをリセット状態に設定する信号ラインに固定レベルの電圧を付与して、前記第２のＣＰＵを常時リセット状態に制御することを特徴とする請求項５に記載の電動パワーステアリング装置の制御装置。
7. 前記第１のＣＰＵは、前記監視手段が出力するリセット信号をモニタし、該リセット信号のモニタ結果に基づいて前記第２のＣＰＵをリセット状態に設定するための制御信号を生成して出力することを特徴とする請求項５に記載の電動パワーステアリング装置の制御装置。

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