JP3559661B2 - 画像形成装置及び制御装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、画像の形成を行う複写機等の画像形成装置及び制御装置に関する。
【０００２】
【従来の技術】
従来、画像形成装置の各部を駆動するためのデータまたは状態検知されたデータは、装置全体を制御する制御ＣＰＵのアドレス空間の一部に配置されたレジスタに格納され、このレジスタは、クラッチ等の負荷を駆動するためのトランジスタや、用紙の有無の検出等を行うセンサ入力信号に直接接続されていた。
【０００３】
すなわち、装置全体を制御するＣＰＵは、入力レジスタ（前記レジスタの入力専用のレジスタ）のデータをリードすることにより状態検知手段の検出状態を検知し、出力レジスタ（前記レジスタの出力専用のレジスタ）にデータをライトすることにより各部の駆動を制御していた。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、装置全体を制御するＣＰＵの近くに入力レジスタ、出力レジスタおよび駆動用のトランジスタを配置することが必要であり、制御基板のスペースが大きくなる要因の１つであった。
【０００５】
また、制御基板からは負荷を駆動するためのクラッチや用紙の有無等を検出するセンサの数に比例した制御信号線が出力または入力されるため、制御基板の周辺には多数の信号線が実装され、実装スペースの有効利用や組立性での弊害が大きくなってきている。これは、装置が大きくなり複雑になるにつれて、制御基板から負荷またはセンサまでの信号線の長さが長くなり、また本数も多くなり、より大きな課題となってきている。
【０００６】
さらに、制御基板は、装置の持つクラッチ等の負荷やセンサの個数に応じて最適に設計されるため、装置の構成が変更になる毎に制御基板を作り直す必要があった。
【０００７】
これらの課題を解決するためには、１つの制御ＣＰＵで行っていた処理を機能ごとに複数の制御ＣＰＵに分割し、制御基板を物理的に分割する手法が提案され実施されてきた。しかし、この手法ではＣＰＵを分割したことによる通信プロトコルのオーバーヘッドや追加するＣＰＵやＲＯＭ、ＲＡＭのコストアップという別の弊害があった。さらに、この方法では制御基板を汎用性の高い基板に仕立てることは困難であった。
【０００８】
本発明は上記従来の問題点に鑑み、基板の実装スペースに余裕を持たせることができ、制御基板から入力ユニットまたは出力ユニットまでの信号線の数を飛躍的に減少させ、制御基板は非常に汎用性の高いものにでき、且つ制御指令ＣＰＵの処理負荷を軽減させることができる画像形成装置及び制御装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、第１の発明である画像形成装置は、装置の各部の状態を検出する状態検出手段と、装置の各部の駆動を行う駆動手段と、前記状態検出手段により検出した入力データを格納する入力データ格納手段をもつ入力ユニットと、前記駆動手段を駆動するための出力データを格納する出力データ格納手段をもつ出力ユニットと、前記入力データ格納手段及び前記出力データ格納手段に接続され前記状態検出手段により検出した状態または所定の規則に従い前記駆動手段の制御を含む装置全体の画像形成動作を制御する制御指令手段とを備えた画像形成装置において、前記制御指令手段と前記入力ユニットまたは前記出力ユニットの複数ユニット間でデータを送受信するネットワーク手段と、前記入力ユニットから前記ネットワーク手段を介して受信した複数回分の受信データを格納する受信データバッファと、前記受信データバッファ中のデータを比較する比較手段と、前記比較手段の比較結果を前記制御指令手段に通知する通知手段とを有するものである。
【００１０】
第２の発明である画像形成装置では、上記第１の発明において、前記通知手段は、前記比較手段が前記受信データバッファ中のデータの変化を検出したときのみ、前記制御指令手段へ割り込み信号を発生するようにしたものである。
【００１１】
第３の発明である画像形成装置は、装置の各部の状態を検出する状態検出手段と、装置の各部の駆動を行う駆動手段と、前記状態検出手段により検出した入力データを格納する入力データ格納手段をもつ入力ユニットと、前記駆動手段を駆動するための出力データを格納する出力データ格納手段をもつ出力ユニットと、前記入力データ格納手段及び前記出力データ格納手段に接続され前記状態検出手段により検出した状態または所定の規則に従い前記駆動手段の制御を含む装置全体の画像形成動作を制御する制御指令手段と、前記制御指令手段と前記入力ユニットまたは前記出力ユニットの複数ユニット間でデータを送受信するネットワーク手段と、前記ネットワーク手段にデータを送受信するタイミングを制御するタイミング制御手段とを備えた画像形成装置であって、前記タイミング制御手段は、複数のタイミング制御モードを有し、前記制御指定手段の指令により前記タイミング制御モードを選択可能に構成したものである。
【００１２】
第４の発明である画像形成装置では、上記第３の発明において、前記タイミング制御手段の複数のタイミング制御モードは、前記制御指令手段が生成するタイミングに応じてデータの送受信を行う第１のタイミングモードと、前記制御指令手段が生成するタイミングとは無関係にデータの送受信を行う第２のタイミングモードとを有するものである。
【００１３】
第５の発明である画像形成装置では、上記第４の発明において、前記第２のタイミングモードは、予め定められた時間間隔でデータの送受信を行うモードとしたものである。
【００１４】
第６の発明である制御装置では、高精度な駆動タイミングを要しない負荷を駆動する第１の駆動手段と、高精度な駆動タイミングを要する負荷を駆動する第２の駆動手段と、前記第１及び第２の駆動手段を制御する第１の制御手段と、前記第１及び第２の駆動手段と前記第１の制御手段との間の通信を制御する第２の制御手段とを備え、前記第２の制御手段は、前記第１の制御手段によって生成されたタイミング信号とは独立して前記第１の駆動手段との通信を行うと共に、前記第１の制御手段によって形成されたタイミング信号に応じて前記第２の駆動手段との通信を行うようにしたものである。
【００１５】
第７の発明である制御装置では、上記第６の発明において、前記第２の制御手段は、予め決定された時間に前記第１の駆動手段との通信を行うようにしたものである。
【００１６】
第８の発明である制御装置では、上記第６の発明において、前記第２の制御手段は、駆動情報を前記第１及び第２の駆動手段に送るようにしたものである。
【００１７】
第９の発明である制御装置では、上記第６の発明において、前記第１の駆動手段は、シート上に画像を形成する画像形成装置の両面トレイに設けられた規制板を移動するためのモータを駆動するようにしたものである。
【００１８】
第１０の発明である制御装置では、上記第６の発明において、前記第２の駆動手段は、原稿を読み取るスキャナを移動するためのモータを駆動するようにしたものである。
第１１の発明である制御装置では、上記第６の発明において、前記第２の制御手段は、シリアル通信を行うようにしたものである。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
【００２０】
図１は、本発明の実施形態に係る画像形成装置の特徴部分を示すブロック図であり、図２は本実施形態における画像形成装置の一例を示す断面図である。また、図３は本実施形態における画像形成装置の操作部を示す図であり、図４は、本実施形態における画像形成装置の構成を示すブロック図である。
【００２１】
まず、図２において、２００は複写装置本体、２８０は循環式自動原稿送り装置（ＲＤＦ）である。２０１は原稿載置台としてのプラテンガラスで、２０２はスキャナで、原稿照明ランプ２０３、走査ミラー２０４等で構成される。
【００２２】
不図示のモータによりスキャナが所定方向に往復走査されて原稿の反射光を走査ミラー２０４〜２０６を介してレンズ２０８を透過してＣＣＤセンサ２０９に結像する。２０７はレーザ、ポリゴンスキャナ等で構成された露光制御部で、イメージセンサ部２０９で電気信号に変換され、後述する所定の画像処理が行われた画像信号に基づいて変調されたレーザ光２２９を感光体ドラム２１０に照射する。
【００２３】
感光体ドラム２１０の周りには、１次帯電器２１２、現像器２２１、転写帯電器２１８、クリーニング装置２１６、前露光ランプ２１４が装備されている。画像形成部２２６において、感光体ドラム２１０は不図示のモータにより図に示す矢印の方向に回転しており、１次帯電器２１２により所望の電位に帯電された後、露光制御部２２０からのレーザ光２２９が照射され、静電潜像が形成される。感光体ドラム２１０上に形成された静電潜像は、現像器２２１により現像されて、トナー像として可視化される。
【００２４】
一方、上段カセット２３１あるいは下段カセット２３２からピックアップローラ２３３、２３４により給紙された転写紙は、給紙ローラ２３５、２３６により本体に送られ、レジストローラ２３７により転写ベルトに給送され、可視化されたトナー像が転写帯電器２１８により転写紙に転写される。転写後の感光体ドラムは、クリーナー装置２１６により残留トナーが清掃され、前露光ランプ２１４により残留電荷が消去される。
【００２５】
転写後の転写紙は、転写ベルト２３０から分離され、定着前帯電器２３９、２４０によりトナー画像が再帯電され、定着器２４１に送られ加圧、加熱により定着され、排出ローラ２４２により本体２００の外に排出される。本体２００には、例えば４０００枚の転写紙を収納し得るデッキ２５０が装備されている。デッキ２５０のリフタ２５１は、給紙ローラ２５２に転写紙が常に当接するように転写紙の量に応じて上昇する。
【００２６】
また、２００枚の転写紙を収容し得る、マルチ手差し２５３が装備されている。さらに、図２において、２５４は排紙フラッパであり、両面記録側ないし多重記録側と排紙側の経路を切り替える。排紙ローラ２４２から送り出された転写紙は、この排紙フラッパ２５４により両面記録側ないし多重記録側に切り替えられる。
【００２７】
また、２５８は下搬送バスであり、排紙ローラ２４２から送り出された転写紙を反転パス２５５を介し、転写紙を裏返して再給紙トレイ２５６に導く。この時、不図示であるが、再給紙トレイ２５６には積載された用紙を揃える為に、用紙搬送方向と垂直方向に用紙の位置を規制する２つの規制板があり、この規制板は用紙積載時には用紙が再給紙トレイ２５６に搬送されることを妨げない位置に退避し、用紙が再給紙トレイ２５６に積載された後、次の用紙が再給紙トレイ２５６へ搬送されるまでの間に、２つの規制板は用紙の端部を押さえる様に移動して用紙を揃える。その後、次の用紙の再給紙トレイ２５６への搬送に備え、妨げない位置に退避する。
【００２８】
２５７は両面記録と多重記録の経路を切り替える多重フラッパであり、これを左方向に倒すことにより、転写紙を反転パス２５５に介さず、直接下搬送パス２５８に導く。２５９は経路２６０を通じて転写紙を感光体ドラム２２６側に給紙する給紙ローラである。２６１は排紙フラッパ２５４の近傍に配置されて、この排紙フラッパ２５４により排出側に切り替えられた転写紙を機外に排出する排出ローラである。
【００２９】
両面記録（両面複写）や多重記録（多重複写）時には、排紙フフッパ２５４を上方に上げて、複写済みの転写紙を搬送パス２５５、２５８を介して再給紙トレイ２５６に格納する。このとき、両面記録時には、多重フラッパ２５７を右方向へ倒し、また多重記録時には、多重フラッパ２５７を左方向へ倒す。再給紙トレイ２５６に格納されている転写紙が、下から１枚ずつ給紙ローラ２５９により経路２６０を介して本体のレジストローラ２３７に導かれる。
【００３０】
本体から転写紙を反転して排出する時には、排紙フラッパ２５４を上方へ上げ、フラッパ２５７を右方向へ倒し、複写済みの転写紙を搬送パス２５５側へ搬送し、転写紙の後端が第１の送りローラ２６２を通過した後に、反転ローラ２６３によって第２の送りローラ側へ搬送し、排出ローラ２６１によって、転写紙を裏返して機外へ排出される。
【００３１】
図３は、本発明の画像形成装置の操作部を示したものである。
【００３２】
図３において３５１はテンキーであり、画像形成枚数の設定やモード設定の数値入力に使用する。３５２はクリアー／ストップキーであり、設定された画像形成枚数や画像形成動作の停止を行うために使用する。３５３はリセットキーであり、設定された画像形成枚数や動作モードや選択給紙段等のモードを規定値に戻すためのものである。３５４はスタートキーであり、このスタートキー３５４の押下により画像形成動作を開始する。
【００３３】
３６９は液晶等で構成される表示パネルであり、詳細なモード設定を容易にするべく、設定モードに応じて表示内容が変わる。本実施形態では、カーソルキー３６６〜３６８で表示パネル３６９のカーソルを移させ、ＯＫキー３６４によって設定を決定させる。この設定方法はタッチパネルで構成することも可能である。
【００３４】
３７１は紙種設定キーであり、標準より厚い記録材へ画像形成を行うとき設定する。紙種設定キー３７１によって厚紙モードが設定されると、ＬＥＤ３７０が点灯するように制御される。本実施形態では、厚紙モードの設定のみ可能であるが、必要に応じて、ＯＨＰやその他のの特殊紙用のモードの設定が可能となるように機能を拡張することもできる。
【００３５】
３７５は両面モード設定キーであり、例えば、片面原稿から片面出力を行う「片−片モード」、片面原稿から両面出力を行う「片−両モード」、両面原稿から両面出力を行う「両−両モード」、両面原稿から２枚の片面出力を行う「両−片モード」の４種類の両面モードの設定が可能である。ＬＥＤ３７２〜３７４は、設定された両面モードに応じて点灯し、「片−片モード」ではＬＥＤ３７２〜３７４は全て消灯、「片−両モード」ではＬＥＤ３７２のみ点灯し、「両−両モード」ではＬＥＤ３７３のみ点灯し、「両−片モード」ではＬＥＤ３７４のみが点るように制御される。
【００３６】
図４は、本発明に係る画像形成装置のブロック図である。
【００３７】
図４において、画像読み取り部４０１は、ＣＣＤセンサ２０９、アナログ信号処理部４０２等により構成され、レンズ２０８を介しＣＣＤセンサ２０９に結像された原稿画像は、ＣＣＤセンサ２０９により、アナログ電気信号に変換される。変換された画像情報は、アナログ信号処理部に入力され、サンプル＆ホールド、ダークレベルの補正等が行われた後に、アナログ・デジタル変換（Ａ／Ｄ変換）される。
【００３８】
デジタル化された信号は、シェーディング補正（原稿を読み取るセンサのばらつき、および原稿照明用ランプの配光特性の補正）、変倍処理後、電子ソータ部４０３に入力される。外部Ｉ／Ｆ処理部４０９は、外部のコンピュータから入力された画像情報を展開し、画像データとして電子ソータ部４０３に入力される。電子ソータ部４０３では、ｙ補正等の出力系で必要な補正処理や、スムージング処理、エッジ強調、その他の処理、加工等が行われ、プリンタ部４０４に出力される。
【００３９】
プリンタ部４０４は、図２の断面構成図により説明した、レーザ等から成る露光制御部２２０、画像形成部２２６、転写紙の搬送制御部等により構成され、入力された画像信号により転写紙上に画像を記録する。また、ＣＰＵ回路部４０５は、ＣＰＵ４０６、ＲＯＭ４０７、ＲＡＭ４０８等により構成され、画像読み取り部４０１、電子ソータ部４０３、プリンタ部４０４等を制御し、本装置のシーケンスを統括的に制御する。
【００４０】
次に、上記構成の画像形成装置にシリアルＩ／Ｏコントローラ（ＳＩＯＣ）を搭載して本発明の画像形成装置を構成する場合について説明する。
【００４１】
シリアルＩ／Ｏコントローラ（ＳＩＯＣ）は、ＣＰＵ、ＲＯＭ、ＲＡＭ、割り込みコントローラ、バスインターフェース、シリアルチャネルインターフェース、ステッピングモータコントローラを１チップに集積した高機能通信制御チップであり、図１は、このＳＩＯＣを図２の画像形成装置に搭載した状態を示し、主にＳＩＯＣのユニットを表わしている。
【００４２】
図１において、５２０は図４でのＣＰＵ回路部４０５を含むメイン制御回路部である。メイン制御回路部５２０内にはＳＩＯＣ５２１が実装されている。ＳＩＯＣ５２１は、メイン制御回路部５２０に実装されているＣＰＵ４０６とＢＵＳインターフェイスで接続され、ＣＰＵ４０６に入力負荷の状態通知や、ＣＰＵ４０６の指示により出力負荷を駆動する。
【００４３】
ＳＩＯＣ５２１からは、前述の様にシリアルラインを通して５０１〜５０９のシリアルノードユニットに接続している。５０１はカセット２３１から用紙を給紙制御するための制御ユニットである。５０１には出力シリアルノード５１０と入力シリアルノード５１１を含んでおり、出力シリアルノード５１０には、給紙ローラ２３５の駆動クラッチ、ピックアップローラ２３３の駆動ソレノイド、カセット２３１の用紙リフター（不図示）駆動クラッチ、および給紙ローフ直後の搬送パス部駆動クラッチが接続されている。
【００４４】
また、入力シリアルノード５１１には、カセット２３１内の紙有り検知センサー、カセット２３１の用紙リフトを制御するための用紙上面検知センサー、給紙ローラ後にあり搬送部パス部紙検知センサが接続されている。５０２、５０３は５０１と同じユニットであり、それぞれカセット２３２、デッキからの給紙制御をするユニットである。５０１〜５０３はモジュール化され、給紙段毎に１つ接続される。
【００４５】
５０４は両面トレイ２５６の用紙の横方向を規制する規制板駆動ユニットである。５０４には出力シリアルノード５１２と入力シリアルノード５１３を含んでいる。５１３には規制板を駆動する４相２励磁駆動のステッピングモータが接続されている。入力シリアルノード５１３には規制板の位置を判断するためのセンサーが接続されている。
【００４６】
この規制板の位置検知センサーと規制板との関係を図５を用いて説明する。
【００４７】
図５に示す様にステッピングモータ６０１により駆動ベルト６０５を介して、規制板６０２は図内の矢印方向に移動する。図５の６０２の位置は最大用紙幅の場合を示し、６０２’は最小用紙幅の場合を示している。規制板には位置検知用のフラグ６０３が取り付けられている。位置検知センサー６０４は両面トレイ２５６に固定されており、規制板６０２が、画像形成装置が搬送できる最大用紙サイズよりも開いた位置に配置されている。ステッピングモータ６０１への駆動はＳＩＯＣのステッピングモータ制御モードの内部タイマーによる自動相パターン切換モードで、ストローブ信号を使用せずに駆動される。
【００４８】
規制板６０２は画像形成開始時に初期化動作を行う。初期化動作は、まずセンサーがＯＮした位置でＳＩＯＣ５２１からＣＰＵ４０６にセンサーの受信データ変化発生割り込みが発生する様に設定し、規制板６０２を開く方向に連続モードで駆動する。センサーがＯＮした位置を、ＣＰＵ４０６はＳＩＯＣ５２１からの割り込みで判断し、ＣＰＵ４０６はＳＩＯＣ５２１のステッピングモータの動作モードで述べた非常停止のホスト信号定速ステップとホスト信号用減速ステップ設定レジスターを設定し、非常停止のホスト信号をセットする。この時、停止位置はセンサーＯＮの位置から１０パルス分移動させて停止する様にセットする。尚、上記二つのレジスターはステッピングモータ駆動開始前に設定しておいてもよい。
【００４９】
その後、センサーがＯＦＦした位置でＳＩＯＣ５２１からＣＰＵ４０６にセンサーの受信データ変化発生割り込みが発生する様の設定し、移動方向を反転する。センサーがＯＦＦした位置を、ＣＰＵ４０６はＳＩＯＣ５２１からの割り込みで判断し、ＣＰＵ４０６は前述したＳＩＯＣ５２１のステッピングモータの動作モードで述べた非常停止のホスト信号定速ステップとホスト信号用減速ステップ設定レジスターを、積載する用紙の横幅の位置から１０ｍｍ手前の位置まで移動させる値に設定し、非常停止のホスト信号をセットする。
【００５０】
用紙積載時は、前述のＳＩＯＣステッピングモータ制御モードで内部タイマーによる自動相パターン切換モードで定速設定モードを用いて、紙が両面トレイ２５６に入った時に一度用紙の横幅の位置に規制板６０２を閉じてから用紙横幅＋１０ｍｍの位置に再度開く。
【００５１】
図１に示す５０５はレジストローラ駆動ドライバーユニットである。５０５には出力シリアルノード５１４と入力シリアルノード５１６を含んでおり、出力シリアルノード５１４にはレジストローラ２３７の駆動クラッチが接続されている。また、入力シリアルノード５１５には、レジストローラのタイミングをとるためのレジストローラ前センサーが接続されている。５０６は定着駆動ユニットである。５０６には出力シリアルノード５１６と入力シリアルノード５１７を含んでおり、出力シリアルノード５１４には定着ローラ駆動クラッチ、定着ローラの汚れ除去用のウェイブ巻き取り駆動ソレノイドが接続され、入力シリアルノード５１５には、定着入り口センサーと定着出口センサーが接続されている。
【００５２】
この２つのセンサーにより定着部のＪＡＭ検知を行ったり、定着以外でＪＡＭが発生した場合の定着ローラ駆動停止のタイミングを判断する。５０７は反転排紙駆動ユニットである。５０７には出力シリアルノード５１８と入力シリアルノード５１９を含んでおり、出力シリアルノード５１８には、パス切換のフラッパー２５４、２５７の駆動ソレノイドと、反転ローラ２６２、２６３の駆動方向切換ＣＬがそれぞれ接続され、入力シリアルノード５１９には、定着外排紙ローラ２４２とフラッパ２５４の間にある、内排紙センサーと外排紙ローラの外側にある外排紙センサーと反転排紙時の反転タイミングを検知する反転センサーが接続されている。各々のクラッチ、ソレノイドは、センサーの検知タイミングにより制御される。
【００５３】
５０８，５０９は光学ユニットの走査駆動制御のためのユニットである。５０８は光学スキャナー２０２の位置を検知するための入力シリアルノードであり、光学スキャナー２０２のホームポジションを検知するホームポジションセンサー、画像露光開始位置を検知する画先センサー、シェーディング可能位置に光学スキャナーがあるか否かを判断するための、シェーディング位置検知センサーが接続されている。
【００５４】
５０９は、光学スキャナー２０２を走査駆動するためのステッピングモータである。５０９は５相のステッピングモータであり、ＳＩＯＣ５２１のステッピングモータ駆動パターン出力を５相２−３励磁出力で駆動する。又、ＳＩＯＣ５２１のステッピングタイミングモードは外部トリガモードに設定され、ＣＰＵ４０６からのトリガパルスに同期して相パターンを切り替える。ＣＰＵ４０６は画先センサーの検知でセンサー受信データ変化発生割り込みを発生するようにＳＩＯＣ５２１を設定することで、画先の位置で割り込みを受信して、トリガパルスの周期と数を制御する。
【００５５】
５０１から５０８までのユニットにある入力シリアルノードのセンサー入力値は、ＳＩＯＣ５２１で２度読みされ続けて同じ値になった値をＣＰＵ４０６に通知している。又、入力センサーにおいて、通常、ＳＩＯＣ５２１はセンサーを常に所定時間毎にサーチしてセンサー値を読み込みＣＰＵ４０６からの割り込み発生パターンの一致を判断しているが、ＣＰＵ４０６からの読み込み要求によりセンサーの値を読み出してＣＰＵ４０６へ通知する。上記搬送パス部のセンサーには、所定時間毎のサーチ以外に、ＣＰＵ４０６からの要求によっても読み出しが行われる。
【００５６】
以下、シリアルＩ／Ｏコントローラ（ＳＩＯＣ）５２１の詳細な説明を行う。高機能通信制御チップであるＳＩＯＣは、図６に示すように、内部のデバイスを制御するメイン制御部７０１と、ホストとの接続の為のホストインターフェース部７０２と、通信制御を実行するシリアルＩ／Ｏ制御部７０３と、ステッピングモータの制御を司るステッピングモータ制御部７０４とで構成されている。さらに、シリアルＩ／Ｏ制御部７０３を介して、センサなどを接続するセンサロジックＩＣが実装された入力シリアルノード７１１〜７１３や、電磁クラッチ、ステッピングモータなどを接続するプリドライバＩＣが実装された出力シリアルノード７１４〜７１６に接続されている。
【００５７】
以下、ＳＩＯＣの構成について順を追って説明する。
【００５８】
メイン制御部７０１は、内部制御を実行するために、ＣＰＵ７０１ａ、ＲＯＭ７０１ｂ、ＲＡＭ７０１ｃ、タイマ（ＴＩＭＥＲ）７０１ｄ、及び割り込みコントローラ７０１ｅで構成されており、後述する他の制御部の内部制御とホストインーターフェース部７０２を介してのホスト側８０１との制御を行っている。
【００５９】
ホストインーターフェース部７０２は、他の制御部とホスト側８０１とのインターフェースをとるため、いわゆるアドレスバス、データバス、及びそれに伴う制御線の制御を行うバスインターフェース７０２ａなどより構成され、アドレス幅は１０ビット、データバス幅は８／１６ビットの切り替え可能、またコントローラ内部リソースとホスト側８０１とが同一アドレスをアクセスした場合の競合調停機能などを有している。
【００６０】
次に、シリアルＩ／Ｏ制御部７０３について説明する。
【００６１】
シリアルＩ／Ｏ制御部７０３は、各チャネル同じ構成をとる１０チャネルのシリアルチャネル（ＳＩＯ）７０３ａ、ボーレートジェネレータ７０３ｂ、およびホスト８０１とのコミュニケーションを仲介する制御レジスタ群７０３ｃで構成されている。シリアルチャネル７０３ａは、クロック（ＳＣＫ）とデータ（ＳＤＴ）の２線式の構成になっていて半二重通信を行う。データは８ビット単位で送受信しており、ボーレートは最大１Ｍｂｐｓである。
【００６２】
ノード間隔は最大１ｍまでで、かつ、シリアルＩ／Ｏコントローラ（ＳＩＯＣ）５２１から最終端のノード間での距離は最大２ｍである。１チャネルに対しては最大３つのアドレスを接続可能であり、１つのアドレスに対して接続可能なノードは８ビットまでである。各チャネルは送信バッファ、受信バッファ、６つの制御レジスタ（シリアルモードレジスタ（ＳＣｎＭＯＤ）、シリアルコマンドレジスタ（ＳＣｎＣＭＤ）、シリアル割り込みマスクレジスタ（ＳＣｎＩＮＴ）、シリアルステータスレジスタ（ＳＣｎＳＲ）、シリアル接続チェック結果レジスタ、ボーレートコントロールレジスタ）と、３つの送信データレジスタと、３つの受信データレジスタとを有し、送信データレジスタ及び受信データレジスタは、接続するノードのアドレスに１対１に対応する。また、全体として１６ビットのシリアル割り込み発生チャネルレジスタを有する（各レジスタについての詳細は後述する）。
【００６３】
シリアルＩ／Ｏ制御部７０３の通信フォーマットは、次のようになる。通信モードは、すべて、図７のフォーマットを基本にしている。ただし、フォーマットによってビットの意味が多少異なる場合もある。また、リセットモードと接続チェックモードでは、図７のフレームが２回連続し、１フレームは１７クロックで８ビットのデータを転送する。
【００６４】
図７中のＳＴは、スタートコンデイションビットフレームの開始を知らせるビットであり、「０」でフレームの開始を知らせる。Ｒ／Ｗは、通信方向ビットであり、次のＡ０，Ａ１，Ａ２と併せて通信モードを指定する。ノーマルモードでは、通信が受信と送信のどちらなのかを知らせるビットであり、「０」で送信、「１」で受信である。Ａ０，Ａ１，Ａ２は、アドレスビット（３ｂｉｔ）であり、上記のＲ／Ｗと併せて通信モードを指定する。指定は、図８に示すようになる。
【００６５】
さらに、図７中のｂ０〜ｂ７はデータビット（８ｂｉｔ）であり、通信データで、接続されているノードのビット数に関わらず８ビットである。送信の時はコントローラから一番遠いノードのデータから順に出力され、受信の時はコントローラから一番近いノードのデータから順に入力される。リセットモードと接続チェックモードの時は「ＦＦ」である。ＰＡは、パリティビットであり、ノーマルモードの時に、通信データが正しいかをチェックするためのビットであり、偶数パリティである。ノード側でパリティを計算するのは、同一アドレス中の一番端のノードだけで、送信ではコントローラからノードへ、受信ではノードからコントローラへ送られる。リセットモード及び接続チェックモードでは「１」である。
【００６６】
ＡＣＫは、アクノリッジビットであり、送信モードの時に、受け取ったデータがパリティエラーが発生したかどうかをノードがシリアルコントローラに知らせるためのビットである。パリティエラーを検出するのは、上のパリティビットの時と同様に、同一アドレス中の一番端のノードだけで、同一アドレスの他のノードにもアクノリッジを伝える必要がある。これは最後のストップビットで知らせる。受信モード、リセットモード及び接続チェックモードでは「１」である。「０」はパリティエラー無しで「１」はパリティエラー有りである。
【００６７】
ＣＦＡは、データ衝突回避ビットに回避するためのダミービットである。また、ＳＰは、ストップビットフレームの終了を知らせるビットであり、送信モードでパリティエラーが発生したかどうかも知らせる。「０」は送信フレームでパリティエラーが発生であり、「１」はフレーム正常終了である。
【００６８】
通信モードは、送信モード、受信モード、接続チェックモード、及びリセットモードの４つのモードを有する。以下、各モード（Ａ）〜（Ｄ）について説明する。
【００６９】
（Ａ）送信モード
送信するには、まずシリアルコマンドレジスタ（ＳＣｎＣＭＤ）の送信許可ビット（ＴＸＥ）を「１」にセットする。この状態でシリアル送信データレジスタ（ＳＣｎＴＤＴ）にデータを書き込むと送信を開始する。送信許可ビット（ＴＸＥ）は、１度「１」にセットすると、「０」にクリアするまで「１」のままなので、１度「１」にセットした後は、シリアル送信データレジスタ（ＳＣｎＴＤＴ）にデータを書き込むだけで送信する。ただし、まだ前のデータの送信中で、送信バッファにデータが残っている場合は、前の送信が終了するまで待つ。
【００７０】
ダブルバッファ構成になっているので、シリアル送信データレジスタ（ＳＣｎＴＤＴ）から送信バッファにデータが転送されると、送信割り込みが発生する。このときシリアルステータスレジスタ（ＳＣｎＳＲ）の送信エンプティビットが「１」にセットされ、リードすると「０」にクリアされる。送信割り込みは、シリアル割り込みマスクレジスタ（ＳＣｎＩＮＴ）の送信割り込み許可ビット（ＩＮＴＴＸ）を「０」にする事でマスクすることが可能である。
【００７１】
ノードでは、送信データからパリティ（偶数パリティ）を計算して、コントローラから受け取ったパリティビットと同じ値ならばＡＣＫビットで「０」をコントローラに返し、パリティが一致しなかった場合には、ＡＣＫビットで「１」を返す。コントローラはこのＡＣＫビットにより、パリティエラーの発生を判断する。
【００７２】
パリティエラーが未発生ならばストップビットに「１」を送信し、エラー発生時はストップビットに「０」を送信する。パリティエラーが発生したときは、シリアルモードレジスタ（ＳＣｎＭＯＤ）のリトライ制御ビット（ＲＳＴＲＴ）が「０」の時はフレームの終了時にエラー割り込みを発生させ、ステータスレジスタのパリティエラービット（ＰＥＲＲ）を「１」にセットし、リトライ制御ビット（ＲＳＴＲＴ）が「１」の時は再度送信を行う。２度目の送信でもパリティエラーが発生したときは、フレームの終了時にエラー割り込みを出して、ステータスレジスタのパリティエラービットを「１」にセットする。
【００７３】
（Ｂ）受信モード
受信には、１回だけ受信するシングルモードと、連続して受信するリピートモードとがある。どちらの場合も、シリアルモードレジスタのアドレス制御ビット（ＡＤ２／１／０）で受信するアドレスを指定してから、シリアルコマンドレジスタ（ＳＣｎＣＭＤ）の受信許可ビット（ＲＸＥ）を「１」にセットすることで、受信を開始する。
【００７４】
シングルモードでは、この受信許可ビット（ＲＸＥ）は、受信が終了した時点で「０」にクリアされ、リピートモードでは、「０」を書き込むまで「１」のままである。このビットに「０」を書き込んだ後、実行中の受信が終了した時点で通信が終了する。
【００７５】
シングル／リピートモードの切り替えは、シリアルモードレジスタの受信リピート制御ビット（ＲＰＴ）で制御する。このビットが「０」でシングル、「１」でリピートとなる。１アドレス分の受信が終了すると、受信割り込みが発生して、ステータスレジスタのビット１の受信終了ビットが「１」にセットされ、ステータスレジスタはリードすると「０」にクリアされる。受信割り込みは、シリアル割り込みマスクレジスタ（ＳＣｎＩＮＴ）の受信割り込み許可ビット（ＩＮＴＲＸ）を「０」にする事でマスクされる。
【００７６】
コントローラは、受信したデータからパリティ（偶数パリティ）を計算し、これを受け取ったパリティの値と比較する。値が同じならば受信データをシリアル受信データレジスタｍ−１（ＳＣｎＴＤＴｍ−１）に書き込み、受信割り込みを発生する。また、シリアルステータスレジスタ（ＳＣｎＳＲ）の受信終了ビットが「１」にセットされる。パリティの値が異なった場合は、シリアルモードレジスタ（ＳＣｎＭＯＤ）のリトライ制御ビット（ＲＳＴＲＴ）の設定により動作が異なり、リトライ制御ビットが「０」の時は、パリティエラービット「１」にセットし、かつ、エラー割り込みを発生する。
【００７７】
これに対して、エラー時のリトライ制御ビットが「１」に時は再度受信する。２度目の受信で、パリティが一致したら、受信データをシリアル受信データレジスタｍ−１（ＳＣｎＴＤＴｍ−１）に書き込み、受信割り込みを発生する。また受信レディビットが「１」にセットされる。２度目の受信でもパリティが一致しなかった場合は、パリティエラービットを「１」にセットし、かつエラー割り込みを発生する。このとき受信終了ビットが「１」にセットされる。
【００７８】
（Ｃ）接続チェックモード
接続チェックモードはシリアル通信線が正しく接続されているかを調べるためのモードである。実行するには、まずシリアル割り込みレジスタでアドレスを指定して、次にシリアルコマンドレジスタ（ＳＣｎＣＭＤ）の接続チェックビットを「１」にセットする。この接続チェックビットのセットにより、接続チェックシーケンスを実行する。接続チェックシーケンスが終了すると、ステータスレジスタの接続終了ビットが「１」にセットされ、接続チェック終了割り込みが発生する。また接続結果をステータスレジスタの接続チェック結果ビットに示す。異常なアドレスとビット情報は、シリアル接続チェック、結果レジスタに示される。通信は、シリアルな為、コントローラに近い方から順番にチェックしていき、最初に異常があった時点でステータスレジスタの接続チェック結果ビットに「１」をセットしてシーケンスを終了する。このシーケンス中は、各ノードの通信ラッチは、センサやドライバと切り離され、送信データをそのまま受信するいわゆるループチェックが行われる。
【００７９】
（Ｄ）リセットモード
リセットモードは、ノードの通信ラッチと通信カウンタをリセットするモードである。シリアルコマンドレジスタ（ＳＣｎＣＭＤ）のリセットビット（ＲＳＴ）をセットする事でリセットコードが送信される。リセットモードは２フレームで行われ、同じフレームを２回繰り返す。これは、このモードが特殊なため、本モードへの誤突入を防止するためである。
【００８０】
続いて、２値比較、ダミーカウント、ボーレート、エラー、及び割り込みについて説明する。
【００８１】
（Ｅ）２値比較
２値比較とは、連続して２回同じ値がくるまで受信を繰り返し、２回同じ値であった時点で受信データをレジスタに書き込み、受信終了を発生するモードである。このモードにするには、シリアルモードレジスタの２値比較制御ビットを「１」にセットする。このモードを使うことで、ホスト側で２値比較を行う必要がなくなり、ホストＣＰＵの負荷軽減を実現できる。
【００８２】
（Ｆ）データ変化検知制御
データ変化検知制御とは、受信してレジスタに書き込もうとするデータと、受信データレジスタに書き込まれているデータ（前回のデータ）とを比較して、データに変化があった場合に割り込みを発生するモードである。また、ステータスレジスタの該当アドレスのビットが「１」にセットされる。この割り込みは、シリアル割り込みマスクレジスタ（ＳＣｎＩＮＴ）の受信データ変化割り込み許可ビットを「０」にする事でマスク可能である。この機能を使用することにより、ホスト側で変化を常時監視する必要がなくなり、ホストＣＰＵの負荷軽減を実現できる。
【００８３】
（Ｇ）ダミーカウント
センサロジック、及びドライバロジックは通信カウンタを内蔵しており、ノイズによりこのカウンタがずれてしまった場合には、強制的にクロックを入力してカウンタをオーバーフローさせる必要があるためにこのダミーカウントがある。使用方法は、パリティエラーが発生したときにシリアルモードレジスタ（ＳＣｎＭＯＤ）のダミーカウント制御ビットを「１」にセットすることで、次の通信の際にフレームの前に１７クロックのダミークロックを発生する。
【００８４】
（Ｈ）ボーレート
ボーレートジェネレータコントローラレジスタを設定する事で最大１Ｍｂｐｓのボーレートを実現できる。
【００８５】
（Ｉ）エラー
送信時は，センサロジック、及びドライバロジックがパリティをチェックして結果をコントローラに知らせる。受信時はコントローラがパリティをチェックする。パリティエラー発生時には、フレームの終了時にパリティエラー割り込みを発生して、ステータスレジスタのパリティエラービットを「１」にする。この割り込みはシリアル割り込みマスクレジスタ（ＳＣｎＩＮＴ）のパリティエラー割り込み許可ビット（ＩＮＴＰＥＲ）を「０」にする事でマスク可能である。またシリアルモードレジスタ（ＳＣｎＭＯＤ）のエラー時のリトライ制御ビットを「１」にセットしてあると、パリティエラーが発生したときに自動的に再通信を行う。このときは２度目でもパリティエラーが発生したときにはじめて、パリティエラー割り込みを発生して、ステータスレジスタのパリティエラービットを「１」にセットする。
【００８６】
（Ｊ）割り込み
各チャネル毎に送信エンプティ割り込み、受信終了割り込み、接続チェック終了割り込み、パリティエラー発生割り込み、及び受信データ変化発生割り込みの５つの割り込み要因があり、各割り込みが発生すると各チャネルのステータスレジスタの該当ビットが「１」にセットされる。ステータスレジスタ、及び割り込み発生チャネルレジスタをリードすると「０」にクリアされる。ホストに対する割り込みは１本なので、割り込み発生チャネルレジスタ、及びステータスレジスタを呼んでチャネルと要因を判別する。各割り込み要因で、ホストへの割り込みを発生させるかどうかはシリアル割り込みマスクレジスタ（ＳＣｎＩＮＴ）でマスク可能である。
【００８７】
以下に割り込みを発生タイミングを示す。（ａ）送信エンプティ割り込みは、送信データレジスタから送信バッファにデータを取り込んだ時、（ｂ）受信終了割り込みは、受信フレーム終了時、（ｃ）接続チェック終了割り込みは、接続チェック終了時（ｃ）パリティエラー割り込みは、送信フレーム及び受信フレーム終了時、（ｄ）受信データ変化発生割り込みは受信フレーム終了時である。
【００８８】
以下、制御レジスタ群７０３ｃの機能及び設定を詳細に説明する。
【００８９】
制御レジスタ群としては、シリアルモードレジスタ（ＳＣｎＭＯＤ）、シリアルコマンドレジスタ（ＳＣｎＣＭＤ）、シリアル割り込みマスクレジスタ（ＳＣｎｌＮＴ）、シリアルステータスレジスタ（ＳＣｎＳＲ）、ボーレートジェネレータコントロールレジスタ（ＢＲｎＣＲ）、シリアル接続チェック結果レジスタ、シリアル割り込み発生レジスタ（ＳＣＩＮＴＣＨ０／１）、及びシリアル送受信データレジスタ（ＳＣｎＴＤＴ、ＳＣｎＲＤＴ）が挙げられる。
【００９０】
（Ａ）シリアルモードレジスタ（ＳＣｎＭＯＤ）
このレジスタを通して以下のような設定が行える。
【００９１】
（ａ）受信リピート制御ビット（ＲＰＴ）は、受信をリピートするかどうかを指定する。リピートを解除するにはこのどットを「０」に設定するか、受信許可ビットを「０」にする。
【００９２】
（ｂ）２度読み確定ビット（ＣＭＰ）は、受信モードの時、連続して同じ値を受信するまで、受信を繰り返すかどうかを指定が行え、「０」の時に２度読み確定禁止、「１」の時に２度読み確定許可となる。
【００９３】
（ｃ）受信データ変化検知制御ビット（ＣＨＧ）は、前回の受信データと比較して、データに変化があったかどうかを調べる。変化があった場合にはステータスレジスタに「１」がセットされ、割り込みが許可になっていれば割り込みが発生する。
【００９４】
（ｄ）ダミーカウント制御ビット（ＤＭＣＮＴＥ）は、通信フレーム中に、ダミーカウントを入れるかどうかの指定が行え、「０」の時にダミーカウント禁止、「１」の時にダミーカウント許可となる。ダミーカウント挿入により、後述するシリアルＩ／Ｏノードに内蔵されている通信カウンタのずれを補正する事が可能となる。
【００９５】
（ｅ）エラー時のリトライ制御ビット（ＲＳＴＲＴ）は、パリティエラー発生時の通信の再実行の指定が行え、「０」の時にリトライ禁止、「１」の時にリトライ許可となる。リトライを許可する事でパリティエラー発生時に１回だけ通信の再実行を自動的に行う事ができる。再実行後、再度パリティエラーが発生した場合には、後述するパリティエラービットをセットし、後述するエラー割り込みを発生して通信を終了する。
【００９６】
（ｆ）アドレス制御ビット（ＡＤ２／ＡＤ１／ＡＤ０）は、各アドレスに対して受信するかどうかを指定する。リピートモードが指定されているときは「１」にセットされているアドレスを順に繰り返して受信する。送信時は、どのシリアル送信データレジスタ（ＳＣｎＴＤＴ）に書き込まれたかによってアドレスが決定する為、このビットの設定は関係しない。
【００９７】
（Ｂ）シリアルコマンドレジスタ（ＳＣｎＣＭＤ）
このレジスタを通して以下の制御が可能である。
【００９８】
（ａ）送信許可ビット（ＴＸＥ）は、送信の許可／禁止を制御する。このビットを「１」にセットすると、「０」にするまで「１」のままで、このビットが「１」の時はシリアル送信データレジスタにデータを書き込むと送信を開始する。このビットを「１」にセットする前にシリアル送信データレジスタにデータを書き込んだ場合は、このビットを「１」にセットした時点で送信を開始する。送信は、受信より優先され、従ってリピート受信中にシリアル送信データレジスタにデータが書き込まれた場合には、実行中の受信が終了したら送信を開始する。送信が終了したらリピート受信を再開する。
【００９９】
（ｂ）受信許可ビット（ＲＸＥ）は、受信の許可／禁止を制御する。このビットを「１」にセットすると受信アドレス指定ビットで指定されたアドレスの受信を開始する。シングルの時は受信が終了すると「０」にクリアされる。リピートの時は、「０」にクリアされずに、受信アドレス指定ビットで指定されたアドレスを順に受信し続ける。このときはこのビットに「０」を書き込めば終了する。
（ｃ）リセットビット（ＲＳＴ）は、ノードをリセットする事が可能になる。
このビットを「１」にセットするとノードをリセットするためのフレームを通信します。リセットフレームの通信が終了すると、「０」にクリアされる。
【０１００】
（ｄ）接続チェックビット（ＣＨＫ）は、通信ラインの接続をチェックするためのビットです。このビットを「１」にセットするとノードを接続チェックモードにする為のフレームを通信し、フレームの通信が終わると、「０」にクリアされる。接続チェックモードでは、一度、ノードは入力素子、及び出力素子から切り離される。
【０１０１】
（Ｃ）シリアル割り込みマスクレジスタ（ＳＣｎｌＮＴ）
このレジスタを通して以下のような状態監視が可能になる。
【０１０２】
（ａ）接続アドレス指定ビット（ＣＮＣＴ１／ＣＮＣＴ０）は、チャンネルに接続してあるアドレスを指定する。接続チェックルーチンでは、ここで指定された情報を基に接続状態を調べる。「００」はアドレス０のみ、「０１」はアドレス０とアドレス１、「１０」はアドレス０，アドレス１，アドレス２、「１１」はなし、を表わす。
【０１０３】
（ｂ）受信データ変化割り込み許可ビット（ＩＮＴＵＭ）は、受信データ変化検知を行っているときに、受信データに変化があった場合の割り込みを許可するかどうかを指定する。「０」で禁止、「１」で許可。
【０１０４】
（ｃ）パリティエラー割り込み許可ビットは、パリティエラーが発生した場合の割り込み通知を許可するかどうかを指定する。「０」で禁止、「１」で許可。
（ｄ）接続チェック終了割り込み許可ビット（ＩＮＴＣＨＫ）は、接続チェックが終了したときの割り込み通知を許可するかどうかを指定する。「０」で禁止、「１」で許可。
【０１０５】
（ｅ）受信終了割り込み許可ビット（ＩＮＴＲＸ）は、受信が終了した時の割り込み通知を許可するかどうかを指定する。「０」で禁止、「１」で許可。
【０１０６】
（ｆ）送信終了割り込み許可ビット（ＩＮＴＴＸ）は、送信が終了した時の割り込み通知を許可するかどうかを指定する。「０」で禁止、「１」で許可。
【０１０７】
（Ｄ）シリアルステータスレジスタ（ＳＣｎＳＲ）
このレジスタを通して以下のような状態監視が可能になる。
【０１０８】
（ａ）接続チェック結果ビット（ＣＨＫＲＬＴ）は、接続チェックテストの結果を知らせる。「０」で異常なし、「１」で異常有り。
【０１０９】
（ｂ）データ変化発生ビット（ＵＭＡ２／ＵＭＡ１／ＵＭＡ０）は、データ変化検知制御ビットが「１」のときに、各アドレスで受信データが前回受信したデータと異なることを知らせるビット。「０」で変化あり、「１」で変化なし。
【０１１０】
（ｃ）パリティエラービット（ＰＥＲＲ）は、通信でパリティエラーが発生した事が判別でき、送信時はノードがパリティをチェックしてコントローラにアクノリッジ信号を送り、受信時はコントローラがパリティをチェックする。「０」でパリティエラーなし、「１」でパリティエラー有りになる。
【０１１１】
（ｄ）接続チェック終了ビット（ＣＨＫＥＮＤ）は、接続チェックルーチンが終了したことを知らせるビット。「１」で接続チェック終了。
【０１１２】
（ｅ）受信終了ビット（ＲｘＥＮＤ）は、受信が終了したことを知らせるビットであり、「１」で受信終了。
【０１１３】
（ｆ）送信終了ビット（ＴｘＥＮＤ）は、送信が終了したことを知らせるビットであり、「１」で送信終了。
【０１１４】
（Ｅ）ボーレートジェネレータコントロールレジスタ（ＢＲｎＣＲ）
このレジスタにより、以下の事が設定できる。
【０１１５】
（ａ）入力クロック選択ビット（ＢＲｎＣＫ１／０）は、ボーレートジェネレータで使用するクロックを指定でき、「００」で源クロックの１／４クロック、「０１」で１／１６クロック、「１０」で１／６４クロックになる。
【０１１６】
（ｂ）分周値設定ビット（ＢＲｎＳ３／２／１／０）は、ボーレートジェネレータで使用する分周値を指定する。「００００」で１６分周、「０００１」で１分周、「００１０」で２分周、というように差分１で、最後「１１１１」で１５分周となる。
【０１１７】
（Ｆ）シリアル接続チェック結果レジスタ
このレジスタで以下のことが認識できる。
【０１１８】
（ａ）接続エラーアドレス（ＣＨＫＡ１／０）は、接続チェックにより通信線に異常が認められた箇所のアドレスを示す。「００」はアドレス０、「０１」はアドレス１、「１０」はアドレス２を表わす。
【０１１９】
（ｂ）接続エラービット位置（ＣＨＫＢ２／１／０）は、接続チェックにより通信線に異常が認められた箇所のビット位置を示す。「０００」はビット０、「００１」はビット１、「０１０」はビット２、「０１１」はビット３、「１００」は：ビット４、「１０１」はビット５、「１１０」はビット６、「１１１」はビット７を表わす。
【０１２０】
（Ｇ）シリアル割り込み発生レジスタ（ＳＣＩＮＴＣＨ０／１）
このレジスタで、どのチャンネル割り込みが発生したかを認識できる。このレジスタのビットはリードすると「０」にクリアされる。
【０１２１】
（Ｈ）シリアル送受信データレジスタ（ＳＣｎＴＤＴ、ＳＣｎＲＤＴ）
シリアル送信データレジスタ、シリアル受信データレジスタは接続するノードのアドレスに１対１に対応している。ＳＣｎＴＤＴ０、ＳＣｎＲＤＴ０はアドレス０に、ＳＣｎＴＤＴ１，ＳＣｎＲＤＴ１はアドレス１に、ＳＣｎＴＤＴ２，ＳＣｎＲＤＴ２はアドレス２にそれぞれ対応している。
【０１２２】
以下に、ステッピングモータ制御部７０４について説明する。
【０１２３】
ステッピングモータ制御部７０４に、ステッピングモータの動作ステップ数を設定することにより、加速／定速／減速をすべて自動で行える。その他、センサ入力による停止や、割り込み信号の出力などの機能を装備しており、割り込み信号などのハードラインの入出力とステッピングモータの動作モードなどを制御する為に必要な各種レジスタ群で構成されている。すなわち、図６に示すように、ＳＭＣ７０４ａと制御ロジック７０４ｂと制御レジスタ群７０４ｃで構成されている。また、この制御部７０４により生成されたパターンデータをシリアルＩ／Ｏ制御部７０３を介して、シリアルチャネルより出力する事が可能である。以下、詳細に説明する。
【０１２４】
主な特徴は次に列挙する通りである。（ａ）４相１励磁〜５相２−３励磁までの相励磁設定可能、（ｂ）加速／定速／減速のステップ数を設定する事でフルオート動作可能、（ｃ）内部タイマ／外部入力（倍速設定可）によるトリガ信号選択可能。（ｄ）相データの回転方向設定可能、（ｅ）オールＯＦＦ出力設定可能、（ｆ）センサ入力による停止後の動作設定が可能、（ｇ）トリガカウンタの読み出しが可能、（ｈ）ステッピングモータコントローラ動作中のステータスが確認可能、（ｉ）加速、定速、減速の各終了時、及びカウントタイマ一致時の割り込み出力機能、（ｊ）加速、減速用トリガタイマレジスタをそれぞれ８段ずつ用意してあり、コンベア信号出力で、随時書き換え可能である。
【０１２５】
ステッピングモータ制御部の概念的なブロックは、図９に示すようになっている。また、基本動作設定として、コントロールレジスタ１（ＣＴＲ１）のビット０〜３によって、相励磁パターンの設定が可能であり、詳細は図１０に示す通りである。また、４相データの場合、パターンテーブル内において、相データを設定する位置をＭＳＢ（上位）側／ＬＳＢ（下位）側のどちらかに設定する必要がある。
【０１２６】
さらに、パターン切り替え制御として、コントロールレジスタ１（ＣＴＲ１）のビット４／５の設定により、内部１６ビットタイマによるトリガと外部トリガの選択ができる。詳細は図１１に示す通りである。自動切換えは１６ビットタイマを使用し、トリガを発生させ、外部の相パターンラッチ回路用のストローブ信号の出力も制御できる。
【０１２７】
また、相データ回転方向制御として、コントロールレジスタ１（ＣＴＲ１）のビット６の設定により、設定した相パターンの切替方向を正転／反転の切替が可能である。動作中の反転の場合、相データはその位置から反転を開始する。
【０１２８】
オールＯＦＦの機能として、出力コントロールレジスタ１（ＣＴＲＩ）のビット７に設定により、相データの無励磁状態の設定が可能である。その後、相励磁パターンは、初期状態（パターンテーブルのステップ１）からの動作になる。
【０１２９】
トリガ倍速モードの機能として、コントロールレジスタ２（ＣＴＲ２）のビット３の設定により、外部トリガの両エッジを使用した倍速カウントを行う事が可能である。ただし、内部タイマトリガ使用時は、立ち上がりエッジに固定の為、無効である。
【０１３０】
相データ設定の機能として、最大５相２−３励磁のパターンデータが設定可能な１０ステップ（１０バイト）のパターンテーブル（図１２参照）で設定可能である。シリアル上での相データの転送方向は、ＭＳＢ（ビット７）から転送し、正転方向時はステップの低い方から高い方へ、反転方向時はステップの高い方から低い方へ相が進む。相励磁パターン設定可能な励磁パターンは、前述のとおり、４相１励磁、４相２励磁、４相１−２励磁、５相１励磁、５相２励磁、５相１−２励磁、及び５相２−３励磁の７通りである。
【０１３１】
ステッピングモータコントローラ動作開始、及びステータス確認の機能として、コントロールレジスタ２（ＣＴＲ２）のビット１を設定する事でステッピングモータコントローラの動作の制御が可能である。この設定は、トリガを内部タイマ使用の場合は、タイマのスタート／ストップ、外部トリガを使用の場合は、トリ力入力の許可／禁止を設定する事を意味し、このビットを読み出す事で動作中のステータスを確認する事が可能である。読み出し時、「０」でステッピングモータコントローラ非動作中、「１」でステッピングモータコントローラ動作中である。書き込み時、「０」でステッピングモータコントローラ動作停止、「１」でステッピングモータコントローラ動作開始である。ステップ設定による動作完了後の読み出しは「０」となる。
【０１３２】
ステップ設定の機能とし、タイマトリガを使用した場合、あらかじめ加速「定速→減速の動作ステップ数を全て設定することで、トリガ信号を自動的に切り替え、一連のステッピングモータの制御を行う。また、定速については、コントロールレジスタ２（ＣＴＲ２）のビット２の設定によりステップ数を定速設定モード／定速連続モードに設定可能である。ステップ数の設定はステップ設定レジスタ１、２にて設定を行う。設定範囲は、加速が０〜２５５ステップ、定速が連続または０〜６５５３５ステップ、減速が０〜２５５ステップである。
【０１３３】
定速設定モード（図１３参照）の機能として、加速／定速／減速の全てをステップ動作で行う。定速連続モード（図１４参照）の機能として、加速終了後、定速を継続し、「０」設定により減速へ切り替わる。定速設定／連続モード混在（図１５参照）の機能として、加速終了後、定速設定モードによりステップ動作を行い、途中「１」設定により定速連続モードに切り替わる。
【０１３４】
内部１６ビットタイマトリガ設定の機能として、加速用、定速用、減速用にそれぞれ独立した１６ビットのタイマレジスタがあり、それらにタイマデータを設定する。加減速用は０〜７段、定速用は１段である。加速用、減速用のタイマレジスタは、全８段中、使用開始の位置を１段単位で設定可能である。加速用、減速用のタイマレジスタに関し、途中で書き換えを行うための要求信号をコンベア終了後、出力することができる。書き換えたいタイミングに合わせ、段数を選択可能である。
【０１３５】
ステップカウント読み出し（図１６参照）の機能として、ステップカウント読み出しレジスタ（ＳＴＰＣＬ／Ｈ）より、現在動作中のステップカウントを即時に最新の値を読み出す事ができ、次のステッピングモータコントローラ動作開始時にクリアされる。ホスト信号入力設定の機能として、コントロールレジスタ２（ＣＴＲ２）のビット０の設定により、ホストからの非常停止の制御が可能である。「１」を書き込んだ時点で、ホスト信号用定速ステップ設定レジスタとホスト信号用減速ステップ設定レジスタに設定されたステップ数だけ動作した後、停止する。定速連続モード動作中でも、ホスト信号入力設定は可能である。また、加速中にセンサ位置の到達した場合などの動作については、次に示す通りである。
【０１３６】
以下、定速動作中にセンサ位置通過、加速動作中にセンサ位置通過その１（ホスト信号用定速値４−加速残＝プラス）、加速動作中にセンサ位置通過その２（ホスト信号用定速値４−加速残＝マイナス）の３通りのパターンについて、図を用いて説明する。
【０１３７】
定速動作中にセンサ位置通過の場合の動作フローは次の通りである（図１７参照）。電源投入後、▲１▼（図１７）に従い通常加速を実行し、▲２▼に従い通常定速を実行し、センサ位置通過する。さらに、▲４▼に従いホスト信号定速を実行し、▲３▼に従い通常減速を実行し、停止する。停止位置確定後、通常動作を開始する。
【０１３８】
加速動作中にセンサ位置通過その１（ホスト信号用定速値４−加速残＝プラス）の場合の動作フローは次の通りである（図１８参照）。電源投入後、▲１▼（図１８）に従い通常加速を実行し、センサ位置を通過したら▲４▼−加速残＝▲４▼Ａを算出（４レジスタに影響無し）して加速残を実行する。さらに、▲４▼Ａに従いホスト信号用定速を実行し、▲３▼に従い通常減速を実行し停止する。そして、停止位置確定後に通常動作を開始する。
加速動作中にセンサ位置通過その１（ホスト信号用定速値４−加速残＝プラス）の場合の動作フローは次の通りである（図１８参照）。電源投入後、▲１▼（図１８）に従い通常加速を実行し、センサ位置を通過したら▲４▼−加速残＝▲４▼Ａを算出（４レジスタに影響無し）して加速残を実行する。さらに、▲４▼Ａに従いホスト信号用定速を実行し、▲３▼に従い通常減速を実行し停止する。そして、停止位置確定後に通常動作を開始する。
【０１３９】
加速動作中にセンサ位置通過その２（ホスト信号用定速値４−加速残＝マイナス）の場合の動作フローは次の通りである（図１９参照）。電源投入後、▲１▼に従い通常加速を実行し、センサ位置を通過したら▲４▼−加速残＝▲４▼Ａを算出したが、結果はマイナスとなる。さらに、加速残を実行し、前記マイナス分▲４▼Ａを▲３▼から差し引き▲３▼Ａを算出（▲３▼Ａレジスタに影響無し）して、▲３▼Ａに従い通常減速を実行し、フロー▲４▼Ａでステップ数が削減されている為、スピード▲３▼で停止する。そして、停止位置確定後に通常動作を開始する。
【０１４０】
なお、加速残りは、ホスト信号用定速、通常用加減速の順にそれぞれ減算され、減算後の通常用加減速の値（▲３▼Ａ）がマイナスにならないように設定を行わなければならない。また、その値が少なければ高速からの急停止となる為、設定に注意する。
【０１４１】
次に、割り込み処理設定を説明する。
【０１４２】
まず、割り込み信号の出力（図２０参照）について説明すると、割り込み信号は４ｃｈで１本のみ設定することができる。割り込み要因設定／ステータスレジスタ（ＩＲＥＦＴＭ）で制御し、割り込み信号は発生で立ち下がり、割り込み発生要因全てのステータスがクリアされた場合、信号が復帰する。
【０１４３】
また、割り込み要因設定は、割り込み要因／タイマ設定レジスタ（ＩＲＥＦＴＭ）のビット４〜７を設定する事で、割り込み要因別の割り込み許可／禁止設定が可能であり、許可の時、一致するイベントが発生した場合、割り込み信号を出力する。ビット４が加速終了、ビット５が定速終了、ビット６が減速終了、ビット７がカウントタイマ一致のイベントに対応している。代表的な割り込み発生パターンとしては、（１）加速／定速／減速時（図２１参照）、（２）カウントタイマ一致時（図２２参照）を挙げることができる。
【０１４４】
さらに、割り込みステータス確認及びクリアについては、コントロールレジスタ２（ＣＴＲ２）のビット４〜７を読み出す事により、割り込み要因のチャンネルを確定可能である。「０」で割り込み無し、「１」で割り込み有りである。また、「０」を書き込む事で割り込み要因のクリアが行われる。ビット４が加速終了、ビット５が定速終了、ビット６が減速終了、ビット７がカウントタイマ一致のイベントに対応している。
【０１４５】
タイマ設定については、タイマ内には基本クロックを４分周したクロックをさらに分周するプリスケーラ（図２３参照）を内蔵しており、タイマコントロールレジスタの設定によりタイマへ供給する入力クロックを選択可能である。
【０１４６】
以下、制御レジスタ群７０４ａの機能、及び設定を詳細に説明する。
【０１４７】
コントロールレジスタ１（ＣＴＲ１）は、前述の通り、相励磁設定、パターン切り替え制御、相データ回転方向制御、及びオール／オフ出力の設定が可能である。
【０１４８】
コントロールレジスタ２（ＣＴＲ２）は、前述の通り、トリガ倍速モード、ステッピングモータコントローラ動作スタート／ステータス確認、定速モードの設定、ホスト信号入力の設定、及び割り込みステータスの確認とクリアの設定が可能である。
【０１４９】
ステップカウント読み出しレジスタ（ＳＴＰＣＬ／Ｈ）については前述の通りである。また、通常用加減速ステップ設定レジスタ（ＳＴＰＳＴＲ１）は、前述の通り、加減速に費やすべきステップ数を設定するレジスタである。通常定速ステップ設定レジスタ（ＳＴＰＳＴＲ２Ｌ／Ｈ）は、前述の通り、減速に費やすべきステップ数を設定するレジスタである。
【０１５０】
加速タイマレジスタ（ＡＣＣＯ−７Ｌ／Ｈ）は、前述の通り、１６ビット長で全８段であり、ホスト側から所望の値を書きこむ事で加速制御が可能になる。減速タイマレジスタ（ＳＬＷＯ−７Ｌ／Ｈ）は、前述の通り、１６ビット長で全８段であり、ホスト側から所望の値を書きこむ事で減速制御が可能になる。定速タイマレジスタ（ＳＴＡＬ／Ｈ）は、前述の通り、１６ビット長で、ホスト側から所望の値を書き込む事で定速時の速度が決定される。
【０１５１】
加速タイマコントロールレジスタ（ＡＣＣＣＴＬ）は、前述の通り、加速タイマデータ使用スタート設定、書き換え要求信号出力段設定、及び書き換え要求信号設定の各設定が可能である。減速タイマコントロールレジスタ（ＳＬＷＣＴＬ）は、前述の通り、減速タイマデータ使用スタート設定、書き換え要求信号出力段設定、及び書き換え要求信号設定の各設定が可能である。
【０１５２】
また、割り込み要因／タイマ設定レジスタ（ＩＲＥＦＴＭ）は、前述のように、割り込み要因設定及びトリガタイマモード設定の各設定が可能である。ホスト信号用定速ステップ設定レジスタ（ＳＴＰＨＳＴＬ／Ｈ）は、前述のようにホスト信号入力により、強制的にステッピングモータの動作を停止させる場合に使用される値を設定するレジスタである。カウントタイマ一致設定レジスタ（ＣＴＲＥＧＬ／Ｈ）は、前述のようにカウントタイマ一致の割り込み要因設定を行った時に使用されるカウント値を設定するレジスタである。さらに、パターンテーブルレジスタ（ＳＭＰＴＯ−７）は、前述のように相励磁パターンを設定するレジスタである。
【０１５３】
各レジスタの確定タイミングは次の通りである。（１）コントロールレジスタ（ＣＴＲ）１、２については、データラッチは常時可能であり、このレジスタへのアクセスの度にレジスタをチェックする。（２）ステップカウント読み出しレジスタについては、最小トリガ以下の周期でレジスタへカウント値を自動的に取り込む。（３）通常用定速／加速／減速ステップ設定レジスタについては、ステッピングモータコントローラ動作開始時である。（４）加速／定速タイマレジスタについては、ステッピングモータコントローラ動作開始時である。（５）減速タイマレジスタについては、ステッピングモータコントローラ動作開始時である。但し、ホスト信号による動作時は、ホスト信号受付時である。（６）割り込み要因／タイマレジスタについて、タイマ部はステッピングモータコントローラ動作開始時であり、割り込み部は割り込み要因発生時である。（７）ホスト信号用定速／減速ステップ設定レジスタについては、ホスト信号受付時である。（８）カウントタイマー致レジスタについては、割り込みステータスクリア、及びステッピングモータコントローラ動作開始時である。（９）パターンテーブルレジスタについては、ステッピングモータコントローヲ動作開始時である。
【０１５４】
次に、シリアルノードについて説明する。前述したように、ステッピングモータ制御部７０４は、シリアルＩ／Ｏ制御部７０３を介して、センサなどを接続するセンサロジックＩＣが実装された入力シリアルノードや、電磁クラッチ、ステッピングモータなどを接続するプリドライバＩＣが実装された出力シリアルノードに接続されている。以下、それぞれのノードについて説明する。
【０１５５】
入力シリアルノードには、図２４に示すように、ロジック部９０１が内蔵されたセンサロジックＩＣとさらにシリアル信号のＩ／Ｆ部、さらにノードアドレス設定の為のスイッチなどを実装する事になる。センサロジックＩＣは、シリアルＩ／Ｏコントローラ（ＳＩＯＣ）５２１へ前述した受信モードに従ってシリアル信号を送出する。実際には、ＳＩＯＣ５２１からアドレス情報などのシリアル信号を受信した後、アドレス情報が自分のものであれば、接続されているセンサ類の情報を基にデータフレームを生成して、ＳＩＯＣ５２１へ送出すると共に接続された他のノードに受け取ったシリアル信号をバケツリレー的に受け渡す為に出力を行う。
【０１５６】
出力シリアルノードには、図２５に示すように、ロジック部９１１及びプリドライブ部９１２が内蔵されたブリドライバＩＣのほか、シリアル信号のＩ／Ｆ部９１３、及び用途によってはパワードライブ部９１４、さらにはノードアドレス設定の為のスイッチ９１５などを実装する事になる。プリドライバＩＣは、シリアルＩ／Ｏコントローラ（ＳＩＯＣ）５２１からのシリアル信号により、接続された各負荷へのドライブを行うことになる。実際には、受け取ったシリアル信号を図示しないロジック部内のシフトレジスタを通じて図示しないロジック部内のラッチ回路にてラッチし、プリドライバ部９１２を介して出力を行うと共に、接続された他のノードに受け取ったシリアル信号をバケツリレー的に受け渡す為に出力を行う。また、ステッピングモータ制御用の図示しない専用ストロープ信号もロジック部に接続されている。
【０１５７】
【発明の効果】
以上詳述したように、本発明の画像形成装置及び制御装置によれば、次のような効果を得ることができる。
【０１５８】
（１）装置全体を制御する制御司令手段を含む制御基板と入力ユニットまたは出力ユニットとを物理的に分離させることが可能となり、基板の実装スペースに余裕を持たせることができる。
【０１５９】
（２）制御基板から入力ユニットまたは出力ユニットまでの信号線の数を飛躍的に減少させることが可能になり、組立性の面からも有利となる。
【０１６０】
（３）制御司令手段を含む制御基板はデータバッファのみを持ち、そのデータと負荷またはセンサとの対応付けをソフトウェアで変更することが可能であるため、制御基板は非常に汎用性の高いものにできる。
【０１６１】
（４）ネットワーク手段を介して受信した受信データが変化した時のみ制御指令手段に割り込み信号を発生するため、制御指令ＣＰＵの処理負荷を軽減させることができる。
【０１６２】
（５）センサ等の入力ユニットの入力データを受信するタイミングを所定のタイミングで受信し更新することにより、制御指令手段に負荷をかけること無しに最新のセンサ情報を更新することができる。さらに、制御指令手段の指令により任意のタイミングで情報を更新するモードを選択することも可能であり、自由度を向上させることができる。これは、通信ラインでのノイズ発生の低減のためにも有効である。
【図面の簡単な説明】
【図１】本発明の実施形態に係る画像形成装置の特徴部分を示すブロック図である。
【図２】実施形態における画像形成装置の一例を示す断面図である。
【図３】実施形態における画像形成装置の操作部を示す図である。
【図４】実施形態における画像形成装置の構成を示すブロック図である。
【図５】実施形態における画像形成装置内の両面規制板を構成を説明する図である。
【図６】シリアルＩ／Ｏコントローラ（ＳＩＯＣ）の構成を示す図である。
【図７】シリアルＩ／Ｏコントローラの通信フォーマットを示す図である。
【図８】シリアルＩ／Ｏコントローラの通信モードの指定を示す図である。
【図９】シリアルＩ／Ｏコントローラのステッピングモータ制御部の制御ブロックを示す図である。
【図１０】相励磁パターンの設定を示す図である。
【図１１】パターン切り替え制御におけるビット設定を示す図である。
【図１２】相データ設定の一例を示す図である。
【図１３】定速設定モードの一例を示す図である。
【図１４】定速連続モードの一例を示す図である。
【図１５】定速設定／連続モード混在の一例を示す図である。
【図１６】ステップカウント読み出しの一例を示すブロック図である。
【図１７】定速動作中にセンサ位置通過の場合の動作フローを示す図である。
【図１８】加速動作中にセンサ位置通過の場合の動作フローを示す図である。
【図１９】加速動作中にセンサ位置通過の場合の動作フローを示す図である。
【図２０】割り込み信号の出力を示す図である。
【図２１】割り込み発生パターン例（加速／定速／減速時）を示す図である。
【図２２】割り込み発生パターン例（カウントタイマ一致時）を示す図である。
【図２３】タイマ内のプリスケーラの機能を説明するための図である。
【図２４】入力シリアルノードの構成を示す図である。
【図２５】出力シリアルノードの構成を示す図である。
【符号の説明】
２００ 複写装置本体
２５０ デッキ
４０６ ＣＰＵ
５０１〜５０９ シリアルノードユニット
５２０ メイン制御回路部
５２１ ＳＩＯＣ
５１０，５１２，５１４，５１６，５１８ 出力シリアルノード
５１１，５１３，５１５，５１７，５１９ 入力シリアルノード
【発明の属する技術分野】
本発明は、画像の形成を行う複写機等の画像形成装置及び制御装置に関する。
【０００２】
【従来の技術】
従来、画像形成装置の各部を駆動するためのデータまたは状態検知されたデータは、装置全体を制御する制御ＣＰＵのアドレス空間の一部に配置されたレジスタに格納され、このレジスタは、クラッチ等の負荷を駆動するためのトランジスタや、用紙の有無の検出等を行うセンサ入力信号に直接接続されていた。
【０００３】
すなわち、装置全体を制御するＣＰＵは、入力レジスタ（前記レジスタの入力専用のレジスタ）のデータをリードすることにより状態検知手段の検出状態を検知し、出力レジスタ（前記レジスタの出力専用のレジスタ）にデータをライトすることにより各部の駆動を制御していた。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、装置全体を制御するＣＰＵの近くに入力レジスタ、出力レジスタおよび駆動用のトランジスタを配置することが必要であり、制御基板のスペースが大きくなる要因の１つであった。
【０００５】
また、制御基板からは負荷を駆動するためのクラッチや用紙の有無等を検出するセンサの数に比例した制御信号線が出力または入力されるため、制御基板の周辺には多数の信号線が実装され、実装スペースの有効利用や組立性での弊害が大きくなってきている。これは、装置が大きくなり複雑になるにつれて、制御基板から負荷またはセンサまでの信号線の長さが長くなり、また本数も多くなり、より大きな課題となってきている。
【０００６】
さらに、制御基板は、装置の持つクラッチ等の負荷やセンサの個数に応じて最適に設計されるため、装置の構成が変更になる毎に制御基板を作り直す必要があった。
【０００７】
これらの課題を解決するためには、１つの制御ＣＰＵで行っていた処理を機能ごとに複数の制御ＣＰＵに分割し、制御基板を物理的に分割する手法が提案され実施されてきた。しかし、この手法ではＣＰＵを分割したことによる通信プロトコルのオーバーヘッドや追加するＣＰＵやＲＯＭ、ＲＡＭのコストアップという別の弊害があった。さらに、この方法では制御基板を汎用性の高い基板に仕立てることは困難であった。
【０００８】
本発明は上記従来の問題点に鑑み、基板の実装スペースに余裕を持たせることができ、制御基板から入力ユニットまたは出力ユニットまでの信号線の数を飛躍的に減少させ、制御基板は非常に汎用性の高いものにでき、且つ制御指令ＣＰＵの処理負荷を軽減させることができる画像形成装置及び制御装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、第１の発明である画像形成装置は、装置の各部の状態を検出する状態検出手段と、装置の各部の駆動を行う駆動手段と、前記状態検出手段により検出した入力データを格納する入力データ格納手段をもつ入力ユニットと、前記駆動手段を駆動するための出力データを格納する出力データ格納手段をもつ出力ユニットと、前記入力データ格納手段及び前記出力データ格納手段に接続され前記状態検出手段により検出した状態または所定の規則に従い前記駆動手段の制御を含む装置全体の画像形成動作を制御する制御指令手段とを備えた画像形成装置において、前記制御指令手段と前記入力ユニットまたは前記出力ユニットの複数ユニット間でデータを送受信するネットワーク手段と、前記入力ユニットから前記ネットワーク手段を介して受信した複数回分の受信データを格納する受信データバッファと、前記受信データバッファ中のデータを比較する比較手段と、前記比較手段の比較結果を前記制御指令手段に通知する通知手段とを有するものである。
【００１０】
第２の発明である画像形成装置では、上記第１の発明において、前記通知手段は、前記比較手段が前記受信データバッファ中のデータの変化を検出したときのみ、前記制御指令手段へ割り込み信号を発生するようにしたものである。
【００１１】
第３の発明である画像形成装置は、装置の各部の状態を検出する状態検出手段と、装置の各部の駆動を行う駆動手段と、前記状態検出手段により検出した入力データを格納する入力データ格納手段をもつ入力ユニットと、前記駆動手段を駆動するための出力データを格納する出力データ格納手段をもつ出力ユニットと、前記入力データ格納手段及び前記出力データ格納手段に接続され前記状態検出手段により検出した状態または所定の規則に従い前記駆動手段の制御を含む装置全体の画像形成動作を制御する制御指令手段と、前記制御指令手段と前記入力ユニットまたは前記出力ユニットの複数ユニット間でデータを送受信するネットワーク手段と、前記ネットワーク手段にデータを送受信するタイミングを制御するタイミング制御手段とを備えた画像形成装置であって、前記タイミング制御手段は、複数のタイミング制御モードを有し、前記制御指定手段の指令により前記タイミング制御モードを選択可能に構成したものである。
【００１２】
第４の発明である画像形成装置では、上記第３の発明において、前記タイミング制御手段の複数のタイミング制御モードは、前記制御指令手段が生成するタイミングに応じてデータの送受信を行う第１のタイミングモードと、前記制御指令手段が生成するタイミングとは無関係にデータの送受信を行う第２のタイミングモードとを有するものである。
【００１３】
第５の発明である画像形成装置では、上記第４の発明において、前記第２のタイミングモードは、予め定められた時間間隔でデータの送受信を行うモードとしたものである。
【００１４】
第６の発明である制御装置では、高精度な駆動タイミングを要しない負荷を駆動する第１の駆動手段と、高精度な駆動タイミングを要する負荷を駆動する第２の駆動手段と、前記第１及び第２の駆動手段を制御する第１の制御手段と、前記第１及び第２の駆動手段と前記第１の制御手段との間の通信を制御する第２の制御手段とを備え、前記第２の制御手段は、前記第１の制御手段によって生成されたタイミング信号とは独立して前記第１の駆動手段との通信を行うと共に、前記第１の制御手段によって形成されたタイミング信号に応じて前記第２の駆動手段との通信を行うようにしたものである。
【００１５】
第７の発明である制御装置では、上記第６の発明において、前記第２の制御手段は、予め決定された時間に前記第１の駆動手段との通信を行うようにしたものである。
【００１６】
第８の発明である制御装置では、上記第６の発明において、前記第２の制御手段は、駆動情報を前記第１及び第２の駆動手段に送るようにしたものである。
【００１７】
第９の発明である制御装置では、上記第６の発明において、前記第１の駆動手段は、シート上に画像を形成する画像形成装置の両面トレイに設けられた規制板を移動するためのモータを駆動するようにしたものである。
【００１８】
第１０の発明である制御装置では、上記第６の発明において、前記第２の駆動手段は、原稿を読み取るスキャナを移動するためのモータを駆動するようにしたものである。
第１１の発明である制御装置では、上記第６の発明において、前記第２の制御手段は、シリアル通信を行うようにしたものである。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
【００２０】
図１は、本発明の実施形態に係る画像形成装置の特徴部分を示すブロック図であり、図２は本実施形態における画像形成装置の一例を示す断面図である。また、図３は本実施形態における画像形成装置の操作部を示す図であり、図４は、本実施形態における画像形成装置の構成を示すブロック図である。
【００２１】
まず、図２において、２００は複写装置本体、２８０は循環式自動原稿送り装置（ＲＤＦ）である。２０１は原稿載置台としてのプラテンガラスで、２０２はスキャナで、原稿照明ランプ２０３、走査ミラー２０４等で構成される。
【００２２】
不図示のモータによりスキャナが所定方向に往復走査されて原稿の反射光を走査ミラー２０４〜２０６を介してレンズ２０８を透過してＣＣＤセンサ２０９に結像する。２０７はレーザ、ポリゴンスキャナ等で構成された露光制御部で、イメージセンサ部２０９で電気信号に変換され、後述する所定の画像処理が行われた画像信号に基づいて変調されたレーザ光２２９を感光体ドラム２１０に照射する。
【００２３】
感光体ドラム２１０の周りには、１次帯電器２１２、現像器２２１、転写帯電器２１８、クリーニング装置２１６、前露光ランプ２１４が装備されている。画像形成部２２６において、感光体ドラム２１０は不図示のモータにより図に示す矢印の方向に回転しており、１次帯電器２１２により所望の電位に帯電された後、露光制御部２２０からのレーザ光２２９が照射され、静電潜像が形成される。感光体ドラム２１０上に形成された静電潜像は、現像器２２１により現像されて、トナー像として可視化される。
【００２４】
一方、上段カセット２３１あるいは下段カセット２３２からピックアップローラ２３３、２３４により給紙された転写紙は、給紙ローラ２３５、２３６により本体に送られ、レジストローラ２３７により転写ベルトに給送され、可視化されたトナー像が転写帯電器２１８により転写紙に転写される。転写後の感光体ドラムは、クリーナー装置２１６により残留トナーが清掃され、前露光ランプ２１４により残留電荷が消去される。
【００２５】
転写後の転写紙は、転写ベルト２３０から分離され、定着前帯電器２３９、２４０によりトナー画像が再帯電され、定着器２４１に送られ加圧、加熱により定着され、排出ローラ２４２により本体２００の外に排出される。本体２００には、例えば４０００枚の転写紙を収納し得るデッキ２５０が装備されている。デッキ２５０のリフタ２５１は、給紙ローラ２５２に転写紙が常に当接するように転写紙の量に応じて上昇する。
【００２６】
また、２００枚の転写紙を収容し得る、マルチ手差し２５３が装備されている。さらに、図２において、２５４は排紙フラッパであり、両面記録側ないし多重記録側と排紙側の経路を切り替える。排紙ローラ２４２から送り出された転写紙は、この排紙フラッパ２５４により両面記録側ないし多重記録側に切り替えられる。
【００２７】
また、２５８は下搬送バスであり、排紙ローラ２４２から送り出された転写紙を反転パス２５５を介し、転写紙を裏返して再給紙トレイ２５６に導く。この時、不図示であるが、再給紙トレイ２５６には積載された用紙を揃える為に、用紙搬送方向と垂直方向に用紙の位置を規制する２つの規制板があり、この規制板は用紙積載時には用紙が再給紙トレイ２５６に搬送されることを妨げない位置に退避し、用紙が再給紙トレイ２５６に積載された後、次の用紙が再給紙トレイ２５６へ搬送されるまでの間に、２つの規制板は用紙の端部を押さえる様に移動して用紙を揃える。その後、次の用紙の再給紙トレイ２５６への搬送に備え、妨げない位置に退避する。
【００２８】
２５７は両面記録と多重記録の経路を切り替える多重フラッパであり、これを左方向に倒すことにより、転写紙を反転パス２５５に介さず、直接下搬送パス２５８に導く。２５９は経路２６０を通じて転写紙を感光体ドラム２２６側に給紙する給紙ローラである。２６１は排紙フラッパ２５４の近傍に配置されて、この排紙フラッパ２５４により排出側に切り替えられた転写紙を機外に排出する排出ローラである。
【００２９】
両面記録（両面複写）や多重記録（多重複写）時には、排紙フフッパ２５４を上方に上げて、複写済みの転写紙を搬送パス２５５、２５８を介して再給紙トレイ２５６に格納する。このとき、両面記録時には、多重フラッパ２５７を右方向へ倒し、また多重記録時には、多重フラッパ２５７を左方向へ倒す。再給紙トレイ２５６に格納されている転写紙が、下から１枚ずつ給紙ローラ２５９により経路２６０を介して本体のレジストローラ２３７に導かれる。
【００３０】
本体から転写紙を反転して排出する時には、排紙フラッパ２５４を上方へ上げ、フラッパ２５７を右方向へ倒し、複写済みの転写紙を搬送パス２５５側へ搬送し、転写紙の後端が第１の送りローラ２６２を通過した後に、反転ローラ２６３によって第２の送りローラ側へ搬送し、排出ローラ２６１によって、転写紙を裏返して機外へ排出される。
【００３１】
図３は、本発明の画像形成装置の操作部を示したものである。
【００３２】
図３において３５１はテンキーであり、画像形成枚数の設定やモード設定の数値入力に使用する。３５２はクリアー／ストップキーであり、設定された画像形成枚数や画像形成動作の停止を行うために使用する。３５３はリセットキーであり、設定された画像形成枚数や動作モードや選択給紙段等のモードを規定値に戻すためのものである。３５４はスタートキーであり、このスタートキー３５４の押下により画像形成動作を開始する。
【００３３】
３６９は液晶等で構成される表示パネルであり、詳細なモード設定を容易にするべく、設定モードに応じて表示内容が変わる。本実施形態では、カーソルキー３６６〜３６８で表示パネル３６９のカーソルを移させ、ＯＫキー３６４によって設定を決定させる。この設定方法はタッチパネルで構成することも可能である。
【００３４】
３７１は紙種設定キーであり、標準より厚い記録材へ画像形成を行うとき設定する。紙種設定キー３７１によって厚紙モードが設定されると、ＬＥＤ３７０が点灯するように制御される。本実施形態では、厚紙モードの設定のみ可能であるが、必要に応じて、ＯＨＰやその他のの特殊紙用のモードの設定が可能となるように機能を拡張することもできる。
【００３５】
３７５は両面モード設定キーであり、例えば、片面原稿から片面出力を行う「片−片モード」、片面原稿から両面出力を行う「片−両モード」、両面原稿から両面出力を行う「両−両モード」、両面原稿から２枚の片面出力を行う「両−片モード」の４種類の両面モードの設定が可能である。ＬＥＤ３７２〜３７４は、設定された両面モードに応じて点灯し、「片−片モード」ではＬＥＤ３７２〜３７４は全て消灯、「片−両モード」ではＬＥＤ３７２のみ点灯し、「両−両モード」ではＬＥＤ３７３のみ点灯し、「両−片モード」ではＬＥＤ３７４のみが点るように制御される。
【００３６】
図４は、本発明に係る画像形成装置のブロック図である。
【００３７】
図４において、画像読み取り部４０１は、ＣＣＤセンサ２０９、アナログ信号処理部４０２等により構成され、レンズ２０８を介しＣＣＤセンサ２０９に結像された原稿画像は、ＣＣＤセンサ２０９により、アナログ電気信号に変換される。変換された画像情報は、アナログ信号処理部に入力され、サンプル＆ホールド、ダークレベルの補正等が行われた後に、アナログ・デジタル変換（Ａ／Ｄ変換）される。
【００３８】
デジタル化された信号は、シェーディング補正（原稿を読み取るセンサのばらつき、および原稿照明用ランプの配光特性の補正）、変倍処理後、電子ソータ部４０３に入力される。外部Ｉ／Ｆ処理部４０９は、外部のコンピュータから入力された画像情報を展開し、画像データとして電子ソータ部４０３に入力される。電子ソータ部４０３では、ｙ補正等の出力系で必要な補正処理や、スムージング処理、エッジ強調、その他の処理、加工等が行われ、プリンタ部４０４に出力される。
【００３９】
プリンタ部４０４は、図２の断面構成図により説明した、レーザ等から成る露光制御部２２０、画像形成部２２６、転写紙の搬送制御部等により構成され、入力された画像信号により転写紙上に画像を記録する。また、ＣＰＵ回路部４０５は、ＣＰＵ４０６、ＲＯＭ４０７、ＲＡＭ４０８等により構成され、画像読み取り部４０１、電子ソータ部４０３、プリンタ部４０４等を制御し、本装置のシーケンスを統括的に制御する。
【００４０】
次に、上記構成の画像形成装置にシリアルＩ／Ｏコントローラ（ＳＩＯＣ）を搭載して本発明の画像形成装置を構成する場合について説明する。
【００４１】
シリアルＩ／Ｏコントローラ（ＳＩＯＣ）は、ＣＰＵ、ＲＯＭ、ＲＡＭ、割り込みコントローラ、バスインターフェース、シリアルチャネルインターフェース、ステッピングモータコントローラを１チップに集積した高機能通信制御チップであり、図１は、このＳＩＯＣを図２の画像形成装置に搭載した状態を示し、主にＳＩＯＣのユニットを表わしている。
【００４２】
図１において、５２０は図４でのＣＰＵ回路部４０５を含むメイン制御回路部である。メイン制御回路部５２０内にはＳＩＯＣ５２１が実装されている。ＳＩＯＣ５２１は、メイン制御回路部５２０に実装されているＣＰＵ４０６とＢＵＳインターフェイスで接続され、ＣＰＵ４０６に入力負荷の状態通知や、ＣＰＵ４０６の指示により出力負荷を駆動する。
【００４３】
ＳＩＯＣ５２１からは、前述の様にシリアルラインを通して５０１〜５０９のシリアルノードユニットに接続している。５０１はカセット２３１から用紙を給紙制御するための制御ユニットである。５０１には出力シリアルノード５１０と入力シリアルノード５１１を含んでおり、出力シリアルノード５１０には、給紙ローラ２３５の駆動クラッチ、ピックアップローラ２３３の駆動ソレノイド、カセット２３１の用紙リフター（不図示）駆動クラッチ、および給紙ローフ直後の搬送パス部駆動クラッチが接続されている。
【００４４】
また、入力シリアルノード５１１には、カセット２３１内の紙有り検知センサー、カセット２３１の用紙リフトを制御するための用紙上面検知センサー、給紙ローラ後にあり搬送部パス部紙検知センサが接続されている。５０２、５０３は５０１と同じユニットであり、それぞれカセット２３２、デッキからの給紙制御をするユニットである。５０１〜５０３はモジュール化され、給紙段毎に１つ接続される。
【００４５】
５０４は両面トレイ２５６の用紙の横方向を規制する規制板駆動ユニットである。５０４には出力シリアルノード５１２と入力シリアルノード５１３を含んでいる。５１３には規制板を駆動する４相２励磁駆動のステッピングモータが接続されている。入力シリアルノード５１３には規制板の位置を判断するためのセンサーが接続されている。
【００４６】
この規制板の位置検知センサーと規制板との関係を図５を用いて説明する。
【００４７】
図５に示す様にステッピングモータ６０１により駆動ベルト６０５を介して、規制板６０２は図内の矢印方向に移動する。図５の６０２の位置は最大用紙幅の場合を示し、６０２’は最小用紙幅の場合を示している。規制板には位置検知用のフラグ６０３が取り付けられている。位置検知センサー６０４は両面トレイ２５６に固定されており、規制板６０２が、画像形成装置が搬送できる最大用紙サイズよりも開いた位置に配置されている。ステッピングモータ６０１への駆動はＳＩＯＣのステッピングモータ制御モードの内部タイマーによる自動相パターン切換モードで、ストローブ信号を使用せずに駆動される。
【００４８】
規制板６０２は画像形成開始時に初期化動作を行う。初期化動作は、まずセンサーがＯＮした位置でＳＩＯＣ５２１からＣＰＵ４０６にセンサーの受信データ変化発生割り込みが発生する様に設定し、規制板６０２を開く方向に連続モードで駆動する。センサーがＯＮした位置を、ＣＰＵ４０６はＳＩＯＣ５２１からの割り込みで判断し、ＣＰＵ４０６はＳＩＯＣ５２１のステッピングモータの動作モードで述べた非常停止のホスト信号定速ステップとホスト信号用減速ステップ設定レジスターを設定し、非常停止のホスト信号をセットする。この時、停止位置はセンサーＯＮの位置から１０パルス分移動させて停止する様にセットする。尚、上記二つのレジスターはステッピングモータ駆動開始前に設定しておいてもよい。
【００４９】
その後、センサーがＯＦＦした位置でＳＩＯＣ５２１からＣＰＵ４０６にセンサーの受信データ変化発生割り込みが発生する様の設定し、移動方向を反転する。センサーがＯＦＦした位置を、ＣＰＵ４０６はＳＩＯＣ５２１からの割り込みで判断し、ＣＰＵ４０６は前述したＳＩＯＣ５２１のステッピングモータの動作モードで述べた非常停止のホスト信号定速ステップとホスト信号用減速ステップ設定レジスターを、積載する用紙の横幅の位置から１０ｍｍ手前の位置まで移動させる値に設定し、非常停止のホスト信号をセットする。
【００５０】
用紙積載時は、前述のＳＩＯＣステッピングモータ制御モードで内部タイマーによる自動相パターン切換モードで定速設定モードを用いて、紙が両面トレイ２５６に入った時に一度用紙の横幅の位置に規制板６０２を閉じてから用紙横幅＋１０ｍｍの位置に再度開く。
【００５１】
図１に示す５０５はレジストローラ駆動ドライバーユニットである。５０５には出力シリアルノード５１４と入力シリアルノード５１６を含んでおり、出力シリアルノード５１４にはレジストローラ２３７の駆動クラッチが接続されている。また、入力シリアルノード５１５には、レジストローラのタイミングをとるためのレジストローラ前センサーが接続されている。５０６は定着駆動ユニットである。５０６には出力シリアルノード５１６と入力シリアルノード５１７を含んでおり、出力シリアルノード５１４には定着ローラ駆動クラッチ、定着ローラの汚れ除去用のウェイブ巻き取り駆動ソレノイドが接続され、入力シリアルノード５１５には、定着入り口センサーと定着出口センサーが接続されている。
【００５２】
この２つのセンサーにより定着部のＪＡＭ検知を行ったり、定着以外でＪＡＭが発生した場合の定着ローラ駆動停止のタイミングを判断する。５０７は反転排紙駆動ユニットである。５０７には出力シリアルノード５１８と入力シリアルノード５１９を含んでおり、出力シリアルノード５１８には、パス切換のフラッパー２５４、２５７の駆動ソレノイドと、反転ローラ２６２、２６３の駆動方向切換ＣＬがそれぞれ接続され、入力シリアルノード５１９には、定着外排紙ローラ２４２とフラッパ２５４の間にある、内排紙センサーと外排紙ローラの外側にある外排紙センサーと反転排紙時の反転タイミングを検知する反転センサーが接続されている。各々のクラッチ、ソレノイドは、センサーの検知タイミングにより制御される。
【００５３】
５０８，５０９は光学ユニットの走査駆動制御のためのユニットである。５０８は光学スキャナー２０２の位置を検知するための入力シリアルノードであり、光学スキャナー２０２のホームポジションを検知するホームポジションセンサー、画像露光開始位置を検知する画先センサー、シェーディング可能位置に光学スキャナーがあるか否かを判断するための、シェーディング位置検知センサーが接続されている。
【００５４】
５０９は、光学スキャナー２０２を走査駆動するためのステッピングモータである。５０９は５相のステッピングモータであり、ＳＩＯＣ５２１のステッピングモータ駆動パターン出力を５相２−３励磁出力で駆動する。又、ＳＩＯＣ５２１のステッピングタイミングモードは外部トリガモードに設定され、ＣＰＵ４０６からのトリガパルスに同期して相パターンを切り替える。ＣＰＵ４０６は画先センサーの検知でセンサー受信データ変化発生割り込みを発生するようにＳＩＯＣ５２１を設定することで、画先の位置で割り込みを受信して、トリガパルスの周期と数を制御する。
【００５５】
５０１から５０８までのユニットにある入力シリアルノードのセンサー入力値は、ＳＩＯＣ５２１で２度読みされ続けて同じ値になった値をＣＰＵ４０６に通知している。又、入力センサーにおいて、通常、ＳＩＯＣ５２１はセンサーを常に所定時間毎にサーチしてセンサー値を読み込みＣＰＵ４０６からの割り込み発生パターンの一致を判断しているが、ＣＰＵ４０６からの読み込み要求によりセンサーの値を読み出してＣＰＵ４０６へ通知する。上記搬送パス部のセンサーには、所定時間毎のサーチ以外に、ＣＰＵ４０６からの要求によっても読み出しが行われる。
【００５６】
以下、シリアルＩ／Ｏコントローラ（ＳＩＯＣ）５２１の詳細な説明を行う。高機能通信制御チップであるＳＩＯＣは、図６に示すように、内部のデバイスを制御するメイン制御部７０１と、ホストとの接続の為のホストインターフェース部７０２と、通信制御を実行するシリアルＩ／Ｏ制御部７０３と、ステッピングモータの制御を司るステッピングモータ制御部７０４とで構成されている。さらに、シリアルＩ／Ｏ制御部７０３を介して、センサなどを接続するセンサロジックＩＣが実装された入力シリアルノード７１１〜７１３や、電磁クラッチ、ステッピングモータなどを接続するプリドライバＩＣが実装された出力シリアルノード７１４〜７１６に接続されている。
【００５７】
以下、ＳＩＯＣの構成について順を追って説明する。
【００５８】
メイン制御部７０１は、内部制御を実行するために、ＣＰＵ７０１ａ、ＲＯＭ７０１ｂ、ＲＡＭ７０１ｃ、タイマ（ＴＩＭＥＲ）７０１ｄ、及び割り込みコントローラ７０１ｅで構成されており、後述する他の制御部の内部制御とホストインーターフェース部７０２を介してのホスト側８０１との制御を行っている。
【００５９】
ホストインーターフェース部７０２は、他の制御部とホスト側８０１とのインターフェースをとるため、いわゆるアドレスバス、データバス、及びそれに伴う制御線の制御を行うバスインターフェース７０２ａなどより構成され、アドレス幅は１０ビット、データバス幅は８／１６ビットの切り替え可能、またコントローラ内部リソースとホスト側８０１とが同一アドレスをアクセスした場合の競合調停機能などを有している。
【００６０】
次に、シリアルＩ／Ｏ制御部７０３について説明する。
【００６１】
シリアルＩ／Ｏ制御部７０３は、各チャネル同じ構成をとる１０チャネルのシリアルチャネル（ＳＩＯ）７０３ａ、ボーレートジェネレータ７０３ｂ、およびホスト８０１とのコミュニケーションを仲介する制御レジスタ群７０３ｃで構成されている。シリアルチャネル７０３ａは、クロック（ＳＣＫ）とデータ（ＳＤＴ）の２線式の構成になっていて半二重通信を行う。データは８ビット単位で送受信しており、ボーレートは最大１Ｍｂｐｓである。
【００６２】
ノード間隔は最大１ｍまでで、かつ、シリアルＩ／Ｏコントローラ（ＳＩＯＣ）５２１から最終端のノード間での距離は最大２ｍである。１チャネルに対しては最大３つのアドレスを接続可能であり、１つのアドレスに対して接続可能なノードは８ビットまでである。各チャネルは送信バッファ、受信バッファ、６つの制御レジスタ（シリアルモードレジスタ（ＳＣｎＭＯＤ）、シリアルコマンドレジスタ（ＳＣｎＣＭＤ）、シリアル割り込みマスクレジスタ（ＳＣｎＩＮＴ）、シリアルステータスレジスタ（ＳＣｎＳＲ）、シリアル接続チェック結果レジスタ、ボーレートコントロールレジスタ）と、３つの送信データレジスタと、３つの受信データレジスタとを有し、送信データレジスタ及び受信データレジスタは、接続するノードのアドレスに１対１に対応する。また、全体として１６ビットのシリアル割り込み発生チャネルレジスタを有する（各レジスタについての詳細は後述する）。
【００６３】
シリアルＩ／Ｏ制御部７０３の通信フォーマットは、次のようになる。通信モードは、すべて、図７のフォーマットを基本にしている。ただし、フォーマットによってビットの意味が多少異なる場合もある。また、リセットモードと接続チェックモードでは、図７のフレームが２回連続し、１フレームは１７クロックで８ビットのデータを転送する。
【００６４】
図７中のＳＴは、スタートコンデイションビットフレームの開始を知らせるビットであり、「０」でフレームの開始を知らせる。Ｒ／Ｗは、通信方向ビットであり、次のＡ０，Ａ１，Ａ２と併せて通信モードを指定する。ノーマルモードでは、通信が受信と送信のどちらなのかを知らせるビットであり、「０」で送信、「１」で受信である。Ａ０，Ａ１，Ａ２は、アドレスビット（３ｂｉｔ）であり、上記のＲ／Ｗと併せて通信モードを指定する。指定は、図８に示すようになる。
【００６５】
さらに、図７中のｂ０〜ｂ７はデータビット（８ｂｉｔ）であり、通信データで、接続されているノードのビット数に関わらず８ビットである。送信の時はコントローラから一番遠いノードのデータから順に出力され、受信の時はコントローラから一番近いノードのデータから順に入力される。リセットモードと接続チェックモードの時は「ＦＦ」である。ＰＡは、パリティビットであり、ノーマルモードの時に、通信データが正しいかをチェックするためのビットであり、偶数パリティである。ノード側でパリティを計算するのは、同一アドレス中の一番端のノードだけで、送信ではコントローラからノードへ、受信ではノードからコントローラへ送られる。リセットモード及び接続チェックモードでは「１」である。
【００６６】
ＡＣＫは、アクノリッジビットであり、送信モードの時に、受け取ったデータがパリティエラーが発生したかどうかをノードがシリアルコントローラに知らせるためのビットである。パリティエラーを検出するのは、上のパリティビットの時と同様に、同一アドレス中の一番端のノードだけで、同一アドレスの他のノードにもアクノリッジを伝える必要がある。これは最後のストップビットで知らせる。受信モード、リセットモード及び接続チェックモードでは「１」である。「０」はパリティエラー無しで「１」はパリティエラー有りである。
【００６７】
ＣＦＡは、データ衝突回避ビットに回避するためのダミービットである。また、ＳＰは、ストップビットフレームの終了を知らせるビットであり、送信モードでパリティエラーが発生したかどうかも知らせる。「０」は送信フレームでパリティエラーが発生であり、「１」はフレーム正常終了である。
【００６８】
通信モードは、送信モード、受信モード、接続チェックモード、及びリセットモードの４つのモードを有する。以下、各モード（Ａ）〜（Ｄ）について説明する。
【００６９】
（Ａ）送信モード
送信するには、まずシリアルコマンドレジスタ（ＳＣｎＣＭＤ）の送信許可ビット（ＴＸＥ）を「１」にセットする。この状態でシリアル送信データレジスタ（ＳＣｎＴＤＴ）にデータを書き込むと送信を開始する。送信許可ビット（ＴＸＥ）は、１度「１」にセットすると、「０」にクリアするまで「１」のままなので、１度「１」にセットした後は、シリアル送信データレジスタ（ＳＣｎＴＤＴ）にデータを書き込むだけで送信する。ただし、まだ前のデータの送信中で、送信バッファにデータが残っている場合は、前の送信が終了するまで待つ。
【００７０】
ダブルバッファ構成になっているので、シリアル送信データレジスタ（ＳＣｎＴＤＴ）から送信バッファにデータが転送されると、送信割り込みが発生する。このときシリアルステータスレジスタ（ＳＣｎＳＲ）の送信エンプティビットが「１」にセットされ、リードすると「０」にクリアされる。送信割り込みは、シリアル割り込みマスクレジスタ（ＳＣｎＩＮＴ）の送信割り込み許可ビット（ＩＮＴＴＸ）を「０」にする事でマスクすることが可能である。
【００７１】
ノードでは、送信データからパリティ（偶数パリティ）を計算して、コントローラから受け取ったパリティビットと同じ値ならばＡＣＫビットで「０」をコントローラに返し、パリティが一致しなかった場合には、ＡＣＫビットで「１」を返す。コントローラはこのＡＣＫビットにより、パリティエラーの発生を判断する。
【００７２】
パリティエラーが未発生ならばストップビットに「１」を送信し、エラー発生時はストップビットに「０」を送信する。パリティエラーが発生したときは、シリアルモードレジスタ（ＳＣｎＭＯＤ）のリトライ制御ビット（ＲＳＴＲＴ）が「０」の時はフレームの終了時にエラー割り込みを発生させ、ステータスレジスタのパリティエラービット（ＰＥＲＲ）を「１」にセットし、リトライ制御ビット（ＲＳＴＲＴ）が「１」の時は再度送信を行う。２度目の送信でもパリティエラーが発生したときは、フレームの終了時にエラー割り込みを出して、ステータスレジスタのパリティエラービットを「１」にセットする。
【００７３】
（Ｂ）受信モード
受信には、１回だけ受信するシングルモードと、連続して受信するリピートモードとがある。どちらの場合も、シリアルモードレジスタのアドレス制御ビット（ＡＤ２／１／０）で受信するアドレスを指定してから、シリアルコマンドレジスタ（ＳＣｎＣＭＤ）の受信許可ビット（ＲＸＥ）を「１」にセットすることで、受信を開始する。
【００７４】
シングルモードでは、この受信許可ビット（ＲＸＥ）は、受信が終了した時点で「０」にクリアされ、リピートモードでは、「０」を書き込むまで「１」のままである。このビットに「０」を書き込んだ後、実行中の受信が終了した時点で通信が終了する。
【００７５】
シングル／リピートモードの切り替えは、シリアルモードレジスタの受信リピート制御ビット（ＲＰＴ）で制御する。このビットが「０」でシングル、「１」でリピートとなる。１アドレス分の受信が終了すると、受信割り込みが発生して、ステータスレジスタのビット１の受信終了ビットが「１」にセットされ、ステータスレジスタはリードすると「０」にクリアされる。受信割り込みは、シリアル割り込みマスクレジスタ（ＳＣｎＩＮＴ）の受信割り込み許可ビット（ＩＮＴＲＸ）を「０」にする事でマスクされる。
【００７６】
コントローラは、受信したデータからパリティ（偶数パリティ）を計算し、これを受け取ったパリティの値と比較する。値が同じならば受信データをシリアル受信データレジスタｍ−１（ＳＣｎＴＤＴｍ−１）に書き込み、受信割り込みを発生する。また、シリアルステータスレジスタ（ＳＣｎＳＲ）の受信終了ビットが「１」にセットされる。パリティの値が異なった場合は、シリアルモードレジスタ（ＳＣｎＭＯＤ）のリトライ制御ビット（ＲＳＴＲＴ）の設定により動作が異なり、リトライ制御ビットが「０」の時は、パリティエラービット「１」にセットし、かつ、エラー割り込みを発生する。
【００７７】
これに対して、エラー時のリトライ制御ビットが「１」に時は再度受信する。２度目の受信で、パリティが一致したら、受信データをシリアル受信データレジスタｍ−１（ＳＣｎＴＤＴｍ−１）に書き込み、受信割り込みを発生する。また受信レディビットが「１」にセットされる。２度目の受信でもパリティが一致しなかった場合は、パリティエラービットを「１」にセットし、かつエラー割り込みを発生する。このとき受信終了ビットが「１」にセットされる。
【００７８】
（Ｃ）接続チェックモード
接続チェックモードはシリアル通信線が正しく接続されているかを調べるためのモードである。実行するには、まずシリアル割り込みレジスタでアドレスを指定して、次にシリアルコマンドレジスタ（ＳＣｎＣＭＤ）の接続チェックビットを「１」にセットする。この接続チェックビットのセットにより、接続チェックシーケンスを実行する。接続チェックシーケンスが終了すると、ステータスレジスタの接続終了ビットが「１」にセットされ、接続チェック終了割り込みが発生する。また接続結果をステータスレジスタの接続チェック結果ビットに示す。異常なアドレスとビット情報は、シリアル接続チェック、結果レジスタに示される。通信は、シリアルな為、コントローラに近い方から順番にチェックしていき、最初に異常があった時点でステータスレジスタの接続チェック結果ビットに「１」をセットしてシーケンスを終了する。このシーケンス中は、各ノードの通信ラッチは、センサやドライバと切り離され、送信データをそのまま受信するいわゆるループチェックが行われる。
【００７９】
（Ｄ）リセットモード
リセットモードは、ノードの通信ラッチと通信カウンタをリセットするモードである。シリアルコマンドレジスタ（ＳＣｎＣＭＤ）のリセットビット（ＲＳＴ）をセットする事でリセットコードが送信される。リセットモードは２フレームで行われ、同じフレームを２回繰り返す。これは、このモードが特殊なため、本モードへの誤突入を防止するためである。
【００８０】
続いて、２値比較、ダミーカウント、ボーレート、エラー、及び割り込みについて説明する。
【００８１】
（Ｅ）２値比較
２値比較とは、連続して２回同じ値がくるまで受信を繰り返し、２回同じ値であった時点で受信データをレジスタに書き込み、受信終了を発生するモードである。このモードにするには、シリアルモードレジスタの２値比較制御ビットを「１」にセットする。このモードを使うことで、ホスト側で２値比較を行う必要がなくなり、ホストＣＰＵの負荷軽減を実現できる。
【００８２】
（Ｆ）データ変化検知制御
データ変化検知制御とは、受信してレジスタに書き込もうとするデータと、受信データレジスタに書き込まれているデータ（前回のデータ）とを比較して、データに変化があった場合に割り込みを発生するモードである。また、ステータスレジスタの該当アドレスのビットが「１」にセットされる。この割り込みは、シリアル割り込みマスクレジスタ（ＳＣｎＩＮＴ）の受信データ変化割り込み許可ビットを「０」にする事でマスク可能である。この機能を使用することにより、ホスト側で変化を常時監視する必要がなくなり、ホストＣＰＵの負荷軽減を実現できる。
【００８３】
（Ｇ）ダミーカウント
センサロジック、及びドライバロジックは通信カウンタを内蔵しており、ノイズによりこのカウンタがずれてしまった場合には、強制的にクロックを入力してカウンタをオーバーフローさせる必要があるためにこのダミーカウントがある。使用方法は、パリティエラーが発生したときにシリアルモードレジスタ（ＳＣｎＭＯＤ）のダミーカウント制御ビットを「１」にセットすることで、次の通信の際にフレームの前に１７クロックのダミークロックを発生する。
【００８４】
（Ｈ）ボーレート
ボーレートジェネレータコントローラレジスタを設定する事で最大１Ｍｂｐｓのボーレートを実現できる。
【００８５】
（Ｉ）エラー
送信時は，センサロジック、及びドライバロジックがパリティをチェックして結果をコントローラに知らせる。受信時はコントローラがパリティをチェックする。パリティエラー発生時には、フレームの終了時にパリティエラー割り込みを発生して、ステータスレジスタのパリティエラービットを「１」にする。この割り込みはシリアル割り込みマスクレジスタ（ＳＣｎＩＮＴ）のパリティエラー割り込み許可ビット（ＩＮＴＰＥＲ）を「０」にする事でマスク可能である。またシリアルモードレジスタ（ＳＣｎＭＯＤ）のエラー時のリトライ制御ビットを「１」にセットしてあると、パリティエラーが発生したときに自動的に再通信を行う。このときは２度目でもパリティエラーが発生したときにはじめて、パリティエラー割り込みを発生して、ステータスレジスタのパリティエラービットを「１」にセットする。
【００８６】
（Ｊ）割り込み
各チャネル毎に送信エンプティ割り込み、受信終了割り込み、接続チェック終了割り込み、パリティエラー発生割り込み、及び受信データ変化発生割り込みの５つの割り込み要因があり、各割り込みが発生すると各チャネルのステータスレジスタの該当ビットが「１」にセットされる。ステータスレジスタ、及び割り込み発生チャネルレジスタをリードすると「０」にクリアされる。ホストに対する割り込みは１本なので、割り込み発生チャネルレジスタ、及びステータスレジスタを呼んでチャネルと要因を判別する。各割り込み要因で、ホストへの割り込みを発生させるかどうかはシリアル割り込みマスクレジスタ（ＳＣｎＩＮＴ）でマスク可能である。
【００８７】
以下に割り込みを発生タイミングを示す。（ａ）送信エンプティ割り込みは、送信データレジスタから送信バッファにデータを取り込んだ時、（ｂ）受信終了割り込みは、受信フレーム終了時、（ｃ）接続チェック終了割り込みは、接続チェック終了時（ｃ）パリティエラー割り込みは、送信フレーム及び受信フレーム終了時、（ｄ）受信データ変化発生割り込みは受信フレーム終了時である。
【００８８】
以下、制御レジスタ群７０３ｃの機能及び設定を詳細に説明する。
【００８９】
制御レジスタ群としては、シリアルモードレジスタ（ＳＣｎＭＯＤ）、シリアルコマンドレジスタ（ＳＣｎＣＭＤ）、シリアル割り込みマスクレジスタ（ＳＣｎｌＮＴ）、シリアルステータスレジスタ（ＳＣｎＳＲ）、ボーレートジェネレータコントロールレジスタ（ＢＲｎＣＲ）、シリアル接続チェック結果レジスタ、シリアル割り込み発生レジスタ（ＳＣＩＮＴＣＨ０／１）、及びシリアル送受信データレジスタ（ＳＣｎＴＤＴ、ＳＣｎＲＤＴ）が挙げられる。
【００９０】
（Ａ）シリアルモードレジスタ（ＳＣｎＭＯＤ）
このレジスタを通して以下のような設定が行える。
【００９１】
（ａ）受信リピート制御ビット（ＲＰＴ）は、受信をリピートするかどうかを指定する。リピートを解除するにはこのどットを「０」に設定するか、受信許可ビットを「０」にする。
【００９２】
（ｂ）２度読み確定ビット（ＣＭＰ）は、受信モードの時、連続して同じ値を受信するまで、受信を繰り返すかどうかを指定が行え、「０」の時に２度読み確定禁止、「１」の時に２度読み確定許可となる。
【００９３】
（ｃ）受信データ変化検知制御ビット（ＣＨＧ）は、前回の受信データと比較して、データに変化があったかどうかを調べる。変化があった場合にはステータスレジスタに「１」がセットされ、割り込みが許可になっていれば割り込みが発生する。
【００９４】
（ｄ）ダミーカウント制御ビット（ＤＭＣＮＴＥ）は、通信フレーム中に、ダミーカウントを入れるかどうかの指定が行え、「０」の時にダミーカウント禁止、「１」の時にダミーカウント許可となる。ダミーカウント挿入により、後述するシリアルＩ／Ｏノードに内蔵されている通信カウンタのずれを補正する事が可能となる。
【００９５】
（ｅ）エラー時のリトライ制御ビット（ＲＳＴＲＴ）は、パリティエラー発生時の通信の再実行の指定が行え、「０」の時にリトライ禁止、「１」の時にリトライ許可となる。リトライを許可する事でパリティエラー発生時に１回だけ通信の再実行を自動的に行う事ができる。再実行後、再度パリティエラーが発生した場合には、後述するパリティエラービットをセットし、後述するエラー割り込みを発生して通信を終了する。
【００９６】
（ｆ）アドレス制御ビット（ＡＤ２／ＡＤ１／ＡＤ０）は、各アドレスに対して受信するかどうかを指定する。リピートモードが指定されているときは「１」にセットされているアドレスを順に繰り返して受信する。送信時は、どのシリアル送信データレジスタ（ＳＣｎＴＤＴ）に書き込まれたかによってアドレスが決定する為、このビットの設定は関係しない。
【００９７】
（Ｂ）シリアルコマンドレジスタ（ＳＣｎＣＭＤ）
このレジスタを通して以下の制御が可能である。
【００９８】
（ａ）送信許可ビット（ＴＸＥ）は、送信の許可／禁止を制御する。このビットを「１」にセットすると、「０」にするまで「１」のままで、このビットが「１」の時はシリアル送信データレジスタにデータを書き込むと送信を開始する。このビットを「１」にセットする前にシリアル送信データレジスタにデータを書き込んだ場合は、このビットを「１」にセットした時点で送信を開始する。送信は、受信より優先され、従ってリピート受信中にシリアル送信データレジスタにデータが書き込まれた場合には、実行中の受信が終了したら送信を開始する。送信が終了したらリピート受信を再開する。
【００９９】
（ｂ）受信許可ビット（ＲＸＥ）は、受信の許可／禁止を制御する。このビットを「１」にセットすると受信アドレス指定ビットで指定されたアドレスの受信を開始する。シングルの時は受信が終了すると「０」にクリアされる。リピートの時は、「０」にクリアされずに、受信アドレス指定ビットで指定されたアドレスを順に受信し続ける。このときはこのビットに「０」を書き込めば終了する。
（ｃ）リセットビット（ＲＳＴ）は、ノードをリセットする事が可能になる。
このビットを「１」にセットするとノードをリセットするためのフレームを通信します。リセットフレームの通信が終了すると、「０」にクリアされる。
【０１００】
（ｄ）接続チェックビット（ＣＨＫ）は、通信ラインの接続をチェックするためのビットです。このビットを「１」にセットするとノードを接続チェックモードにする為のフレームを通信し、フレームの通信が終わると、「０」にクリアされる。接続チェックモードでは、一度、ノードは入力素子、及び出力素子から切り離される。
【０１０１】
（Ｃ）シリアル割り込みマスクレジスタ（ＳＣｎｌＮＴ）
このレジスタを通して以下のような状態監視が可能になる。
【０１０２】
（ａ）接続アドレス指定ビット（ＣＮＣＴ１／ＣＮＣＴ０）は、チャンネルに接続してあるアドレスを指定する。接続チェックルーチンでは、ここで指定された情報を基に接続状態を調べる。「００」はアドレス０のみ、「０１」はアドレス０とアドレス１、「１０」はアドレス０，アドレス１，アドレス２、「１１」はなし、を表わす。
【０１０３】
（ｂ）受信データ変化割り込み許可ビット（ＩＮＴＵＭ）は、受信データ変化検知を行っているときに、受信データに変化があった場合の割り込みを許可するかどうかを指定する。「０」で禁止、「１」で許可。
【０１０４】
（ｃ）パリティエラー割り込み許可ビットは、パリティエラーが発生した場合の割り込み通知を許可するかどうかを指定する。「０」で禁止、「１」で許可。
（ｄ）接続チェック終了割り込み許可ビット（ＩＮＴＣＨＫ）は、接続チェックが終了したときの割り込み通知を許可するかどうかを指定する。「０」で禁止、「１」で許可。
【０１０５】
（ｅ）受信終了割り込み許可ビット（ＩＮＴＲＸ）は、受信が終了した時の割り込み通知を許可するかどうかを指定する。「０」で禁止、「１」で許可。
【０１０６】
（ｆ）送信終了割り込み許可ビット（ＩＮＴＴＸ）は、送信が終了した時の割り込み通知を許可するかどうかを指定する。「０」で禁止、「１」で許可。
【０１０７】
（Ｄ）シリアルステータスレジスタ（ＳＣｎＳＲ）
このレジスタを通して以下のような状態監視が可能になる。
【０１０８】
（ａ）接続チェック結果ビット（ＣＨＫＲＬＴ）は、接続チェックテストの結果を知らせる。「０」で異常なし、「１」で異常有り。
【０１０９】
（ｂ）データ変化発生ビット（ＵＭＡ２／ＵＭＡ１／ＵＭＡ０）は、データ変化検知制御ビットが「１」のときに、各アドレスで受信データが前回受信したデータと異なることを知らせるビット。「０」で変化あり、「１」で変化なし。
【０１１０】
（ｃ）パリティエラービット（ＰＥＲＲ）は、通信でパリティエラーが発生した事が判別でき、送信時はノードがパリティをチェックしてコントローラにアクノリッジ信号を送り、受信時はコントローラがパリティをチェックする。「０」でパリティエラーなし、「１」でパリティエラー有りになる。
【０１１１】
（ｄ）接続チェック終了ビット（ＣＨＫＥＮＤ）は、接続チェックルーチンが終了したことを知らせるビット。「１」で接続チェック終了。
【０１１２】
（ｅ）受信終了ビット（ＲｘＥＮＤ）は、受信が終了したことを知らせるビットであり、「１」で受信終了。
【０１１３】
（ｆ）送信終了ビット（ＴｘＥＮＤ）は、送信が終了したことを知らせるビットであり、「１」で送信終了。
【０１１４】
（Ｅ）ボーレートジェネレータコントロールレジスタ（ＢＲｎＣＲ）
このレジスタにより、以下の事が設定できる。
【０１１５】
（ａ）入力クロック選択ビット（ＢＲｎＣＫ１／０）は、ボーレートジェネレータで使用するクロックを指定でき、「００」で源クロックの１／４クロック、「０１」で１／１６クロック、「１０」で１／６４クロックになる。
【０１１６】
（ｂ）分周値設定ビット（ＢＲｎＳ３／２／１／０）は、ボーレートジェネレータで使用する分周値を指定する。「００００」で１６分周、「０００１」で１分周、「００１０」で２分周、というように差分１で、最後「１１１１」で１５分周となる。
【０１１７】
（Ｆ）シリアル接続チェック結果レジスタ
このレジスタで以下のことが認識できる。
【０１１８】
（ａ）接続エラーアドレス（ＣＨＫＡ１／０）は、接続チェックにより通信線に異常が認められた箇所のアドレスを示す。「００」はアドレス０、「０１」はアドレス１、「１０」はアドレス２を表わす。
【０１１９】
（ｂ）接続エラービット位置（ＣＨＫＢ２／１／０）は、接続チェックにより通信線に異常が認められた箇所のビット位置を示す。「０００」はビット０、「００１」はビット１、「０１０」はビット２、「０１１」はビット３、「１００」は：ビット４、「１０１」はビット５、「１１０」はビット６、「１１１」はビット７を表わす。
【０１２０】
（Ｇ）シリアル割り込み発生レジスタ（ＳＣＩＮＴＣＨ０／１）
このレジスタで、どのチャンネル割り込みが発生したかを認識できる。このレジスタのビットはリードすると「０」にクリアされる。
【０１２１】
（Ｈ）シリアル送受信データレジスタ（ＳＣｎＴＤＴ、ＳＣｎＲＤＴ）
シリアル送信データレジスタ、シリアル受信データレジスタは接続するノードのアドレスに１対１に対応している。ＳＣｎＴＤＴ０、ＳＣｎＲＤＴ０はアドレス０に、ＳＣｎＴＤＴ１，ＳＣｎＲＤＴ１はアドレス１に、ＳＣｎＴＤＴ２，ＳＣｎＲＤＴ２はアドレス２にそれぞれ対応している。
【０１２２】
以下に、ステッピングモータ制御部７０４について説明する。
【０１２３】
ステッピングモータ制御部７０４に、ステッピングモータの動作ステップ数を設定することにより、加速／定速／減速をすべて自動で行える。その他、センサ入力による停止や、割り込み信号の出力などの機能を装備しており、割り込み信号などのハードラインの入出力とステッピングモータの動作モードなどを制御する為に必要な各種レジスタ群で構成されている。すなわち、図６に示すように、ＳＭＣ７０４ａと制御ロジック７０４ｂと制御レジスタ群７０４ｃで構成されている。また、この制御部７０４により生成されたパターンデータをシリアルＩ／Ｏ制御部７０３を介して、シリアルチャネルより出力する事が可能である。以下、詳細に説明する。
【０１２４】
主な特徴は次に列挙する通りである。（ａ）４相１励磁〜５相２−３励磁までの相励磁設定可能、（ｂ）加速／定速／減速のステップ数を設定する事でフルオート動作可能、（ｃ）内部タイマ／外部入力（倍速設定可）によるトリガ信号選択可能。（ｄ）相データの回転方向設定可能、（ｅ）オールＯＦＦ出力設定可能、（ｆ）センサ入力による停止後の動作設定が可能、（ｇ）トリガカウンタの読み出しが可能、（ｈ）ステッピングモータコントローラ動作中のステータスが確認可能、（ｉ）加速、定速、減速の各終了時、及びカウントタイマ一致時の割り込み出力機能、（ｊ）加速、減速用トリガタイマレジスタをそれぞれ８段ずつ用意してあり、コンベア信号出力で、随時書き換え可能である。
【０１２５】
ステッピングモータ制御部の概念的なブロックは、図９に示すようになっている。また、基本動作設定として、コントロールレジスタ１（ＣＴＲ１）のビット０〜３によって、相励磁パターンの設定が可能であり、詳細は図１０に示す通りである。また、４相データの場合、パターンテーブル内において、相データを設定する位置をＭＳＢ（上位）側／ＬＳＢ（下位）側のどちらかに設定する必要がある。
【０１２６】
さらに、パターン切り替え制御として、コントロールレジスタ１（ＣＴＲ１）のビット４／５の設定により、内部１６ビットタイマによるトリガと外部トリガの選択ができる。詳細は図１１に示す通りである。自動切換えは１６ビットタイマを使用し、トリガを発生させ、外部の相パターンラッチ回路用のストローブ信号の出力も制御できる。
【０１２７】
また、相データ回転方向制御として、コントロールレジスタ１（ＣＴＲ１）のビット６の設定により、設定した相パターンの切替方向を正転／反転の切替が可能である。動作中の反転の場合、相データはその位置から反転を開始する。
【０１２８】
オールＯＦＦの機能として、出力コントロールレジスタ１（ＣＴＲＩ）のビット７に設定により、相データの無励磁状態の設定が可能である。その後、相励磁パターンは、初期状態（パターンテーブルのステップ１）からの動作になる。
【０１２９】
トリガ倍速モードの機能として、コントロールレジスタ２（ＣＴＲ２）のビット３の設定により、外部トリガの両エッジを使用した倍速カウントを行う事が可能である。ただし、内部タイマトリガ使用時は、立ち上がりエッジに固定の為、無効である。
【０１３０】
相データ設定の機能として、最大５相２−３励磁のパターンデータが設定可能な１０ステップ（１０バイト）のパターンテーブル（図１２参照）で設定可能である。シリアル上での相データの転送方向は、ＭＳＢ（ビット７）から転送し、正転方向時はステップの低い方から高い方へ、反転方向時はステップの高い方から低い方へ相が進む。相励磁パターン設定可能な励磁パターンは、前述のとおり、４相１励磁、４相２励磁、４相１−２励磁、５相１励磁、５相２励磁、５相１−２励磁、及び５相２−３励磁の７通りである。
【０１３１】
ステッピングモータコントローラ動作開始、及びステータス確認の機能として、コントロールレジスタ２（ＣＴＲ２）のビット１を設定する事でステッピングモータコントローラの動作の制御が可能である。この設定は、トリガを内部タイマ使用の場合は、タイマのスタート／ストップ、外部トリガを使用の場合は、トリ力入力の許可／禁止を設定する事を意味し、このビットを読み出す事で動作中のステータスを確認する事が可能である。読み出し時、「０」でステッピングモータコントローラ非動作中、「１」でステッピングモータコントローラ動作中である。書き込み時、「０」でステッピングモータコントローラ動作停止、「１」でステッピングモータコントローラ動作開始である。ステップ設定による動作完了後の読み出しは「０」となる。
【０１３２】
ステップ設定の機能とし、タイマトリガを使用した場合、あらかじめ加速「定速→減速の動作ステップ数を全て設定することで、トリガ信号を自動的に切り替え、一連のステッピングモータの制御を行う。また、定速については、コントロールレジスタ２（ＣＴＲ２）のビット２の設定によりステップ数を定速設定モード／定速連続モードに設定可能である。ステップ数の設定はステップ設定レジスタ１、２にて設定を行う。設定範囲は、加速が０〜２５５ステップ、定速が連続または０〜６５５３５ステップ、減速が０〜２５５ステップである。
【０１３３】
定速設定モード（図１３参照）の機能として、加速／定速／減速の全てをステップ動作で行う。定速連続モード（図１４参照）の機能として、加速終了後、定速を継続し、「０」設定により減速へ切り替わる。定速設定／連続モード混在（図１５参照）の機能として、加速終了後、定速設定モードによりステップ動作を行い、途中「１」設定により定速連続モードに切り替わる。
【０１３４】
内部１６ビットタイマトリガ設定の機能として、加速用、定速用、減速用にそれぞれ独立した１６ビットのタイマレジスタがあり、それらにタイマデータを設定する。加減速用は０〜７段、定速用は１段である。加速用、減速用のタイマレジスタは、全８段中、使用開始の位置を１段単位で設定可能である。加速用、減速用のタイマレジスタに関し、途中で書き換えを行うための要求信号をコンベア終了後、出力することができる。書き換えたいタイミングに合わせ、段数を選択可能である。
【０１３５】
ステップカウント読み出し（図１６参照）の機能として、ステップカウント読み出しレジスタ（ＳＴＰＣＬ／Ｈ）より、現在動作中のステップカウントを即時に最新の値を読み出す事ができ、次のステッピングモータコントローラ動作開始時にクリアされる。ホスト信号入力設定の機能として、コントロールレジスタ２（ＣＴＲ２）のビット０の設定により、ホストからの非常停止の制御が可能である。「１」を書き込んだ時点で、ホスト信号用定速ステップ設定レジスタとホスト信号用減速ステップ設定レジスタに設定されたステップ数だけ動作した後、停止する。定速連続モード動作中でも、ホスト信号入力設定は可能である。また、加速中にセンサ位置の到達した場合などの動作については、次に示す通りである。
【０１３６】
以下、定速動作中にセンサ位置通過、加速動作中にセンサ位置通過その１（ホスト信号用定速値４−加速残＝プラス）、加速動作中にセンサ位置通過その２（ホスト信号用定速値４−加速残＝マイナス）の３通りのパターンについて、図を用いて説明する。
【０１３７】
定速動作中にセンサ位置通過の場合の動作フローは次の通りである（図１７参照）。電源投入後、▲１▼（図１７）に従い通常加速を実行し、▲２▼に従い通常定速を実行し、センサ位置通過する。さらに、▲４▼に従いホスト信号定速を実行し、▲３▼に従い通常減速を実行し、停止する。停止位置確定後、通常動作を開始する。
【０１３８】
加速動作中にセンサ位置通過その１（ホスト信号用定速値４−加速残＝プラス）の場合の動作フローは次の通りである（図１８参照）。電源投入後、▲１▼（図１８）に従い通常加速を実行し、センサ位置を通過したら▲４▼−加速残＝▲４▼Ａを算出（４レジスタに影響無し）して加速残を実行する。さらに、▲４▼Ａに従いホスト信号用定速を実行し、▲３▼に従い通常減速を実行し停止する。そして、停止位置確定後に通常動作を開始する。
加速動作中にセンサ位置通過その１（ホスト信号用定速値４−加速残＝プラス）の場合の動作フローは次の通りである（図１８参照）。電源投入後、▲１▼（図１８）に従い通常加速を実行し、センサ位置を通過したら▲４▼−加速残＝▲４▼Ａを算出（４レジスタに影響無し）して加速残を実行する。さらに、▲４▼Ａに従いホスト信号用定速を実行し、▲３▼に従い通常減速を実行し停止する。そして、停止位置確定後に通常動作を開始する。
【０１３９】
加速動作中にセンサ位置通過その２（ホスト信号用定速値４−加速残＝マイナス）の場合の動作フローは次の通りである（図１９参照）。電源投入後、▲１▼に従い通常加速を実行し、センサ位置を通過したら▲４▼−加速残＝▲４▼Ａを算出したが、結果はマイナスとなる。さらに、加速残を実行し、前記マイナス分▲４▼Ａを▲３▼から差し引き▲３▼Ａを算出（▲３▼Ａレジスタに影響無し）して、▲３▼Ａに従い通常減速を実行し、フロー▲４▼Ａでステップ数が削減されている為、スピード▲３▼で停止する。そして、停止位置確定後に通常動作を開始する。
【０１４０】
なお、加速残りは、ホスト信号用定速、通常用加減速の順にそれぞれ減算され、減算後の通常用加減速の値（▲３▼Ａ）がマイナスにならないように設定を行わなければならない。また、その値が少なければ高速からの急停止となる為、設定に注意する。
【０１４１】
次に、割り込み処理設定を説明する。
【０１４２】
まず、割り込み信号の出力（図２０参照）について説明すると、割り込み信号は４ｃｈで１本のみ設定することができる。割り込み要因設定／ステータスレジスタ（ＩＲＥＦＴＭ）で制御し、割り込み信号は発生で立ち下がり、割り込み発生要因全てのステータスがクリアされた場合、信号が復帰する。
【０１４３】
また、割り込み要因設定は、割り込み要因／タイマ設定レジスタ（ＩＲＥＦＴＭ）のビット４〜７を設定する事で、割り込み要因別の割り込み許可／禁止設定が可能であり、許可の時、一致するイベントが発生した場合、割り込み信号を出力する。ビット４が加速終了、ビット５が定速終了、ビット６が減速終了、ビット７がカウントタイマ一致のイベントに対応している。代表的な割り込み発生パターンとしては、（１）加速／定速／減速時（図２１参照）、（２）カウントタイマ一致時（図２２参照）を挙げることができる。
【０１４４】
さらに、割り込みステータス確認及びクリアについては、コントロールレジスタ２（ＣＴＲ２）のビット４〜７を読み出す事により、割り込み要因のチャンネルを確定可能である。「０」で割り込み無し、「１」で割り込み有りである。また、「０」を書き込む事で割り込み要因のクリアが行われる。ビット４が加速終了、ビット５が定速終了、ビット６が減速終了、ビット７がカウントタイマ一致のイベントに対応している。
【０１４５】
タイマ設定については、タイマ内には基本クロックを４分周したクロックをさらに分周するプリスケーラ（図２３参照）を内蔵しており、タイマコントロールレジスタの設定によりタイマへ供給する入力クロックを選択可能である。
【０１４６】
以下、制御レジスタ群７０４ａの機能、及び設定を詳細に説明する。
【０１４７】
コントロールレジスタ１（ＣＴＲ１）は、前述の通り、相励磁設定、パターン切り替え制御、相データ回転方向制御、及びオール／オフ出力の設定が可能である。
【０１４８】
コントロールレジスタ２（ＣＴＲ２）は、前述の通り、トリガ倍速モード、ステッピングモータコントローラ動作スタート／ステータス確認、定速モードの設定、ホスト信号入力の設定、及び割り込みステータスの確認とクリアの設定が可能である。
【０１４９】
ステップカウント読み出しレジスタ（ＳＴＰＣＬ／Ｈ）については前述の通りである。また、通常用加減速ステップ設定レジスタ（ＳＴＰＳＴＲ１）は、前述の通り、加減速に費やすべきステップ数を設定するレジスタである。通常定速ステップ設定レジスタ（ＳＴＰＳＴＲ２Ｌ／Ｈ）は、前述の通り、減速に費やすべきステップ数を設定するレジスタである。
【０１５０】
加速タイマレジスタ（ＡＣＣＯ−７Ｌ／Ｈ）は、前述の通り、１６ビット長で全８段であり、ホスト側から所望の値を書きこむ事で加速制御が可能になる。減速タイマレジスタ（ＳＬＷＯ−７Ｌ／Ｈ）は、前述の通り、１６ビット長で全８段であり、ホスト側から所望の値を書きこむ事で減速制御が可能になる。定速タイマレジスタ（ＳＴＡＬ／Ｈ）は、前述の通り、１６ビット長で、ホスト側から所望の値を書き込む事で定速時の速度が決定される。
【０１５１】
加速タイマコントロールレジスタ（ＡＣＣＣＴＬ）は、前述の通り、加速タイマデータ使用スタート設定、書き換え要求信号出力段設定、及び書き換え要求信号設定の各設定が可能である。減速タイマコントロールレジスタ（ＳＬＷＣＴＬ）は、前述の通り、減速タイマデータ使用スタート設定、書き換え要求信号出力段設定、及び書き換え要求信号設定の各設定が可能である。
【０１５２】
また、割り込み要因／タイマ設定レジスタ（ＩＲＥＦＴＭ）は、前述のように、割り込み要因設定及びトリガタイマモード設定の各設定が可能である。ホスト信号用定速ステップ設定レジスタ（ＳＴＰＨＳＴＬ／Ｈ）は、前述のようにホスト信号入力により、強制的にステッピングモータの動作を停止させる場合に使用される値を設定するレジスタである。カウントタイマ一致設定レジスタ（ＣＴＲＥＧＬ／Ｈ）は、前述のようにカウントタイマ一致の割り込み要因設定を行った時に使用されるカウント値を設定するレジスタである。さらに、パターンテーブルレジスタ（ＳＭＰＴＯ−７）は、前述のように相励磁パターンを設定するレジスタである。
【０１５３】
各レジスタの確定タイミングは次の通りである。（１）コントロールレジスタ（ＣＴＲ）１、２については、データラッチは常時可能であり、このレジスタへのアクセスの度にレジスタをチェックする。（２）ステップカウント読み出しレジスタについては、最小トリガ以下の周期でレジスタへカウント値を自動的に取り込む。（３）通常用定速／加速／減速ステップ設定レジスタについては、ステッピングモータコントローラ動作開始時である。（４）加速／定速タイマレジスタについては、ステッピングモータコントローラ動作開始時である。（５）減速タイマレジスタについては、ステッピングモータコントローラ動作開始時である。但し、ホスト信号による動作時は、ホスト信号受付時である。（６）割り込み要因／タイマレジスタについて、タイマ部はステッピングモータコントローラ動作開始時であり、割り込み部は割り込み要因発生時である。（７）ホスト信号用定速／減速ステップ設定レジスタについては、ホスト信号受付時である。（８）カウントタイマー致レジスタについては、割り込みステータスクリア、及びステッピングモータコントローラ動作開始時である。（９）パターンテーブルレジスタについては、ステッピングモータコントローヲ動作開始時である。
【０１５４】
次に、シリアルノードについて説明する。前述したように、ステッピングモータ制御部７０４は、シリアルＩ／Ｏ制御部７０３を介して、センサなどを接続するセンサロジックＩＣが実装された入力シリアルノードや、電磁クラッチ、ステッピングモータなどを接続するプリドライバＩＣが実装された出力シリアルノードに接続されている。以下、それぞれのノードについて説明する。
【０１５５】
入力シリアルノードには、図２４に示すように、ロジック部９０１が内蔵されたセンサロジックＩＣとさらにシリアル信号のＩ／Ｆ部、さらにノードアドレス設定の為のスイッチなどを実装する事になる。センサロジックＩＣは、シリアルＩ／Ｏコントローラ（ＳＩＯＣ）５２１へ前述した受信モードに従ってシリアル信号を送出する。実際には、ＳＩＯＣ５２１からアドレス情報などのシリアル信号を受信した後、アドレス情報が自分のものであれば、接続されているセンサ類の情報を基にデータフレームを生成して、ＳＩＯＣ５２１へ送出すると共に接続された他のノードに受け取ったシリアル信号をバケツリレー的に受け渡す為に出力を行う。
【０１５６】
出力シリアルノードには、図２５に示すように、ロジック部９１１及びプリドライブ部９１２が内蔵されたブリドライバＩＣのほか、シリアル信号のＩ／Ｆ部９１３、及び用途によってはパワードライブ部９１４、さらにはノードアドレス設定の為のスイッチ９１５などを実装する事になる。プリドライバＩＣは、シリアルＩ／Ｏコントローラ（ＳＩＯＣ）５２１からのシリアル信号により、接続された各負荷へのドライブを行うことになる。実際には、受け取ったシリアル信号を図示しないロジック部内のシフトレジスタを通じて図示しないロジック部内のラッチ回路にてラッチし、プリドライバ部９１２を介して出力を行うと共に、接続された他のノードに受け取ったシリアル信号をバケツリレー的に受け渡す為に出力を行う。また、ステッピングモータ制御用の図示しない専用ストロープ信号もロジック部に接続されている。
【０１５７】
【発明の効果】
以上詳述したように、本発明の画像形成装置及び制御装置によれば、次のような効果を得ることができる。
【０１５８】
（１）装置全体を制御する制御司令手段を含む制御基板と入力ユニットまたは出力ユニットとを物理的に分離させることが可能となり、基板の実装スペースに余裕を持たせることができる。
【０１５９】
（２）制御基板から入力ユニットまたは出力ユニットまでの信号線の数を飛躍的に減少させることが可能になり、組立性の面からも有利となる。
【０１６０】
（３）制御司令手段を含む制御基板はデータバッファのみを持ち、そのデータと負荷またはセンサとの対応付けをソフトウェアで変更することが可能であるため、制御基板は非常に汎用性の高いものにできる。
【０１６１】
（４）ネットワーク手段を介して受信した受信データが変化した時のみ制御指令手段に割り込み信号を発生するため、制御指令ＣＰＵの処理負荷を軽減させることができる。
【０１６２】
（５）センサ等の入力ユニットの入力データを受信するタイミングを所定のタイミングで受信し更新することにより、制御指令手段に負荷をかけること無しに最新のセンサ情報を更新することができる。さらに、制御指令手段の指令により任意のタイミングで情報を更新するモードを選択することも可能であり、自由度を向上させることができる。これは、通信ラインでのノイズ発生の低減のためにも有効である。
【図面の簡単な説明】
【図１】本発明の実施形態に係る画像形成装置の特徴部分を示すブロック図である。
【図２】実施形態における画像形成装置の一例を示す断面図である。
【図３】実施形態における画像形成装置の操作部を示す図である。
【図４】実施形態における画像形成装置の構成を示すブロック図である。
【図５】実施形態における画像形成装置内の両面規制板を構成を説明する図である。
【図６】シリアルＩ／Ｏコントローラ（ＳＩＯＣ）の構成を示す図である。
【図７】シリアルＩ／Ｏコントローラの通信フォーマットを示す図である。
【図８】シリアルＩ／Ｏコントローラの通信モードの指定を示す図である。
【図９】シリアルＩ／Ｏコントローラのステッピングモータ制御部の制御ブロックを示す図である。
【図１０】相励磁パターンの設定を示す図である。
【図１１】パターン切り替え制御におけるビット設定を示す図である。
【図１２】相データ設定の一例を示す図である。
【図１３】定速設定モードの一例を示す図である。
【図１４】定速連続モードの一例を示す図である。
【図１５】定速設定／連続モード混在の一例を示す図である。
【図１６】ステップカウント読み出しの一例を示すブロック図である。
【図１７】定速動作中にセンサ位置通過の場合の動作フローを示す図である。
【図１８】加速動作中にセンサ位置通過の場合の動作フローを示す図である。
【図１９】加速動作中にセンサ位置通過の場合の動作フローを示す図である。
【図２０】割り込み信号の出力を示す図である。
【図２１】割り込み発生パターン例（加速／定速／減速時）を示す図である。
【図２２】割り込み発生パターン例（カウントタイマ一致時）を示す図である。
【図２３】タイマ内のプリスケーラの機能を説明するための図である。
【図２４】入力シリアルノードの構成を示す図である。
【図２５】出力シリアルノードの構成を示す図である。
【符号の説明】
２００ 複写装置本体
２５０ デッキ
４０６ ＣＰＵ
５０１〜５０９ シリアルノードユニット
５２０ メイン制御回路部
５２１ ＳＩＯＣ
５１０，５１２，５１４，５１６，５１８ 出力シリアルノード
５１１，５１３，５１５，５１７，５１９ 入力シリアルノード
Claims (11)
- 装置の各部の状態を検出する状態検出手段と、装置の各部の駆動を行う駆動手段と、前記状態検出手段により検出した入力データを格納する入力データ格納手段をもつ入力ユニットと、前記駆動手段を駆動するための出力データを格納する出力データ格納手段をもつ出力ユニットと、前記入力データ格納手段及び前記出力データ格納手段に接続され前記状態検出手段により検出した状態または所定の規則に従い前記駆動手段の制御を含む装置全体の画像形成動作を制御する制御指令手段とを備えた画像形成装置において、
前記制御指令手段と前記入力ユニットまたは前記出力ユニットの複数ユニット間でデータを送受信するネットワーク手段と、
前記入力ユニットから前記ネットワーク手段を介して受信した複数回分の受信データを格納する受信データバッファと、
前記受信データバッファ中のデータを比較する比較手段と、
前記比較手段の比較結果を前記制御指令手段に通知する通知手段とを有することを特徴とする画像形成装置。 - 前記通知手段は、前記比較手段が前記受信データバッファ中のデータの変化を検出したときのみ、前記制御指令手段へ割り込み信号を発生することを特徴とする請求項１記載の画像形成装置。
- 装置の各部の状態を検出する状態検出手段と、装置の各部の駆動を行う駆動手段と、前記状態検出手段により検出した入力データを格納する入力データ格納手段をもつ入力ユニットと、前記駆動手段を駆動するための出力データを格納する出力データ格納手段をもつ出力ユニットと、前記入力データ格納手段及び前記出力データ格納手段に接続され前記状態検出手段により検出した状態または所定の規則に従い前記駆動手段の制御を含む装置全体の画像形成動作を制御する制御指令手段と、前記制御指令手段と前記入力ユニットまたは前記出力ユニットの複数ユニット間でデータを送受信するネットワーク手段と、前記ネットワーク手段にデータを送受信するタイミングを制御するタイミング制御手段とを備えた画像形成装置であって、
前記タイミング制御手段は、複数のタイミング制御モードを有し、前記制御指定手段の指令により前記タイミング制御モードを選択可能に構成したことを特徴とする画像形成装置。 - 前記タイミング制御手段の複数のタイミング制御モードは、前記制御指令手段が生成するタイミングに応じてデータの送受信を行う第１のタイミングモードと、
前記制御指令手段が生成するタイミングとは無関係にデータの送受信を行う第２のタイミングモードとを有することを特徴とする請求項３記載の画像形成装置。 - 前記第２のタイミングモードは、予め定められた時間間隔でデータの送受信を行うモードであることを特徴とする請求項４記載の画像形成装置。
- 高精度な駆動タイミングを要しない負荷を駆動する第１の駆動手段と、
高精度な駆動タイミングを要する負荷を駆動する第２の駆動手段と、
前記第１及び第２の駆動手段を制御する第１の制御手段と、
前記第１及び第２の駆動手段と前記第１の制御手段との間の通信を制御する第２の制御手段とを備え、
前記第２の制御手段は、前記第１の制御手段によって生成されたタイミング信号とは独立して前記第１の駆動手段との通信を行うと共に、前記第１の制御手段によって形成されたタイミング信号に応じて前記第２の駆動手段との通信を行うことを特徴とする制御装置。 - 前記第２の制御手段は、予め決定された時間に前記第１の駆動手段との通信を行うことを特徴とする請求項 ６ 記載の制御装置。
- 前記第２の制御手段は、駆動情報を前記第１及び第２の駆動手段に送ることを特徴とする請求項６記載の制御装置。
- 前記第１の駆動手段は、シート上に画像を形成する画像形成装置の両面トレイに設けられた規制板を移動するためのモータを駆動することを特徴とする請求項 ６ 記載の制御装置。
- 前記第２の駆動手段は、原稿を読み取るスキャナを移動す るためのモータを駆動することを特徴とする請求項 ６ 記載の制御装置。
- 前記第２の制御手段は、シリアル通信を行うことを特徴とする請求項 ６ 記載の制御装置。
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