JPH10190900A

JPH10190900A - 画像形成装置

Info

Publication number: JPH10190900A
Application number: JP8351465A
Authority: JP
Inventors: Akikiyo Yoshida; 明磨吉田; Shiyoukiyou Kou; 松強黄; Tokuji Kaneko; 徳治金子
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1996-12-27
Filing date: 1996-12-27
Publication date: 1998-07-21

Abstract

(57)【要約】【課題】制御基板の実装スペースの有効利用や組立性
ならびに汎用性の向上を図ると共に、エラーが少なく信
頼性の高いデータ通信が可能な画像形成装置。【解決手段】状態検出手段により検出した入力データ
の状態や所定の規則に従って装置全体を制御する制御指
令手段２０６と、状態検出手段により検出した入力デー
タを記憶する機能を有する入力ユニット６４０〜６４
２、または、駆動手段を駆動するための出力データを記
憶する機能を有する出力ユニット６５０〜６５２の複数
のユニットとの間において、ネットワーク手段６２１，
６２１ａを有するＳＩＯＣ５２１を用いて、エラー処理
や異常検知を行いながら、データのシリアル通信制御を
効率良く行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、装置本体の各部の
駆動または状態検知をネットワークを介して行って制御
する画像形成装置に関する。

【０００２】

【従来の技術】従来、画像形成装置の各部の駆動するた
めのデータまたは状態検知されたデータは、装置全体を
制御する制御ＣＰＵのアドレス空間の一部に配置された
レジスタに格納され、前記レジスタはクラッチ等の負荷
を駆動するためのトランジスタや、用紙の有無の検出等
を行うセンサ入力信号に直接接続されている。

【０００３】すなわち、装置全体を制御するＣＰＵは、
入力レジスタ（前記レジスタの入力専用のレジスタ）の
データをリードすることにより状態検知手段の検出状態
を検知し、出力レジスタ（前記レジスタの出力専用のレ
ジスタ）にデータをライトすることにより各部の駆動を
制御している。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
構成では、装置全体を制御するＣＰＵの近くに入力レジ
スタ、出力レジスタおよび駆動用のトランジスタを配置
することが必要であり、制御基板のスペースが大きくな
る要因のひとつとなる。また、制御基板からは負荷を駆
動するためのクラッチや用紙の有無等を検出するセンサ
の数に比例した制御信号線が出力または入力されるた
め、制御基板の周辺には多数の信号線が実装され、実装
スペースの有効利用や組立性での弊害が大きくなってき
ている。このようなことは装置が大きくなり複雑になる
につれて、制御基板から負荷またはセンサまでの信号線
の長さが長くなり、また本数も多くなり、より大きな課
題となってきている。

【０００５】また、制御基板は、装置の持つクラッチ等
の負荷やセンサの個数に応じて最適に設計されるため、
装置の構成が変更になる毎に制御基板を作り直す必要が
ある。

【０００６】これらの課題を解決するためには、ひとつ
の制御ＣＰＵで行っていた処理を機能ごとに複数の制御
ＣＰＵに分割し、制御基板を物理的に分割する手法が提
案されている。しかし、この手法では、ＣＰＵを分割し
たことによる通信プロトコルのオーバーヘッドや追加す
るＣＰＵやＲＯＭ，ＲＡＭのコストアップという別の弊
害がある。さらに、この手法では、制御基板を汎用性の
高い基板に仕立てることは困難である。

【０００７】また、従来の制御基板と負荷又はセンサと
の間における通信制御においては、主にパリティチェッ
ク等のエラーコレクションであり、また、その伝送経路
の断線や短絡等の異常検出を確実に行っていないため、
必ずしも信頼性の高いデータ通信を行っているとは言え
ない。

【０００８】そこで、本発明の目的は、制御基板の実装
スペースの有効利用や、組立性ならびに汎用性の向上を
図ると共に、エラーが少なく信頼性の高いデータ通信が
可能な画像形成装置を提供することにある。

【０００９】

【課題を解決するための手段】本発明は、装置本体の各
部の状態を検出する状態検出手段と、前記装置本体の各
部の駆動を行う駆動手段と、前記状態検出手段により検
出した入力データの状態に基づいて、前記装置本体の全
体を制御する制御指令手段と、前記状態検出手段により
検出した入力データを記憶する機能を有する入力ユニッ
トと、前記駆動手段を駆動するための出力データを記憶
する機能を有する出力ユニットと、前記制御指令手段と
前記入力ユニットまたは前記出力ユニットの複数ユニッ
トとの間でデータを送受信するネットワーク手段と、前
記ネットワーク手段にデータを送受信するタイミング制
御手段と、前記入力ユニットから前記ネットワーク手段
を介して受信した複数回分の受信データを記憶する受信
データバッファと、前記受信データバッファを比較する
比較手段と、前記比較手段の比較結果に応じて、受信デ
ータを無効にするデータ無効手段とを具えることによっ
て、画像形成装置を構成する。

【００１０】ここで、前記ネットワーク手段は、データ
をシリアルに転送するシリアル転送手段によって構成す
ることができる。

【００１１】前記受信データバッファを比較する比較手
段は、少なくとも２回以上のデータの一致を比較し、一
致していないときには受信データを無効にすることがで
きる。

【００１２】前記ネットワーク手段の伝送経路の異常状
態を検知する伝送経路異常検知手段をさらに具えて構成
することができる。

【００１３】前記伝送経路異常検知手段は、前記制御指
令手段が、予め定められた検出用データを送信後に当該
検出用データを受信してデータの不一致を検出すること
によって、異常状態を検知することができる。

【００１４】また、本発明は、装置本体の各部の状態を
検出する状態検出手段と、前記装置本体の各部の駆動を
行う駆動手段と、前記状態検出手段により検出した入力
データの状態に基づいて、前記装置本体の全体を制御す
る制御指令手段と、前記状態検出手段により検出した入
力データを記憶する機能を有する入力ユニットと、前記
駆動手段を駆動するための出力データを記憶する機能を
有する出力ユニットと、前記制御指令手段と前記入力ユ
ニットまたは前記出力ユニットの複数ユニットとの間で
データを送受信するネットワーク手段と、前記ネットワ
ーク手段の伝送経路の異常状態を検知する伝送経路異常
検知手段とを具えることによって、画像形成装置を構成
する。

【００１５】ここで、前記ネットワーク手段は、前記制
御指令手段を一端とし、前記入力ユニットまたは前記出
力ユニットが直列に接続されており、転送データは双方
向の双受信を可能とすることができる。

【００１６】前記伝送経路異常検知手段は、前記制御指
令手段が、予め定められた検出用データを送信後に当該
検出用データを受信してデータの不一致を検出すること
によって、異常状態を検知することができる。

【００１７】前記伝送経路異常検知手段は、前記ネット
ワーク手段の伝送経路における断線または短絡の異常状
態を検知することができる。

【００１８】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。

【００１９】まず、本発明に用いられる画像形成装置の
全体構成の概略を、図２２〜図２４に基づいて説明す
る。

【００２０】図２２において、１００は複写装置本体で
あり、１８０は循環式自動原稿送り装置（ＲＤＦ）であ
る。

【００２１】画像読み取り部２０１は、原稿載置台とし
てのプラテンガラス１０１、スキャナ１０２、原稿照明
ランプ１０３、走査ミラー１０４〜１０６、レンズ１０
８、ＣＣＤセンサ１０９等で構成される。不図示のモー
タによりスキャナが所定方向に往復走査されて原稿１０
の反射光を、走査ミラー１０４〜１０６を介して、レン
ズ１０８を透過して、ＣＣＤセンサ１０９に結像する。

【００２２】１２０は、レーザ、ポリゴンスキャナ等で
構成された露光制御部である。この露光制御部１２０
は、イメージセンサ部１０９で、電気信号に変換され、
後述する所定の画像処理が行われた画像信号に基づいて
変調されたレーザ光１２９を、感光体ドラム１１０に照
射する。

【００２３】感光体ドラム１１０の回りには、１次帯電
器１１２、現像器１２１、転写帯電器１１８、クリーニ
ング装置１１６、前露光ランプ１１４が装備されてい
る。

【００２４】画像形成部１２６において、感光体ドラム
１１０は不図示のモータにより図に示す矢印の方向に回
転しており、１次帯電器１１２により所望の電位に帯電
された後、露光制御部１２０からのレーザ光１２９が照
射され、静電潜像が形成される。感光体ドラム１１０上
に形成された静電潜像は、現像器１２１により現像され
て、トナー像として可視化される。

【００２５】一方、上段カセット１３１あるいは下段カ
セット１３２からピックアップローラ１３３，１３４に
より給紙された転写紙１１は、給紙ローラ１３５，１３
６によって本体内に送られ、レジストローラ１３７によ
り転写ベルト１３０に給送され、可視化されたトナー像
が転写帯電器１１８により転写紙１１に転写される。転
写後の感光体ドラム１１０は、クリーナー装置１１６に
より残留トナーが清掃され、前露光ランプ１１４により
残留電荷が消去される。転写後の転写紙１１は、転写ベ
ルト１３０から分離され、定着前帯電器１３９，１４０
によりトナー像が再帯電され、定着器１４１に送られ加
圧、加熱により定着され、排出ローラ１４２により本体
１００の外に排出される。

【００２６】本体１００には、例えば４０００枚の転写
紙１を収納し得るデッキ１５０が装備されている。デッ
キ１５０のリフタ１５１は、給紙ローラ１５２に転写紙
が常に当接するように転写紙１１の量に応じて上昇す
る。また、１００枚の転写紙１１を収納し得る、マルチ
手差し１５３が装備されている。

【００２７】また、１５４は排紙フラッパであり、両面
記録側ないし多重記録側と排紙側の経路を切り替える。
排紙ローラ１４２から送り出された転写紙１１は、この
排紙フラッパ１５４により両面記録側ないし多重記録側
に切り替えられる。また、１５８は下搬送パスであり、
排紙ローラ１４２から送り出された転写紙１１を反転パ
ス１５５を介し、転写紙１１を裏返して再給紙トレイ１
５６に導く。この時、不図示であるが、再給紙トレイ１
５６には積載された用紙をそろえるために、用紙搬送方
向と垂直方向に用紙の位置を規制する２つの規制板があ
り、この規制板は用紙積載時には用紙が再給紙トレイ１
５６に搬送されることを妨げない位置に退避し、用紙が
再給紙トレイ１５６に積載された後、次の用紙が再給紙
トレイ１５６へ搬送されるまでの間に、２つの規制板は
用紙端部を押えるように移動して用紙をそろえる。

【００２８】その後、次の用紙の再給紙トレイ１５６へ
の搬送にそなえ、妨げない位置に退避する。１５７は、
両面記録と多重記録の経路を切り替える多重フラッパで
あり、これを左方向に倒すことにより、転写紙１１を反
転パス１５５に介さず、直接下搬送パス１５８に導く。
１５９は、経路１６０を通じて転写紙を感光体ドラム１
２６側に給紙する給紙ローラである。１６１は、排紙フ
ラッパ１５４の近傍に配置されて、この排紙フラッパ１
５４により排出側に切り替えられた転写紙１１を機外に
排出する排出ローラである。両面記録（両面複写）や多
重記録（多重複写）時には、排紙フラッパ１５４を上方
に上げて、複写済みの転写紙を搬送パス１５５，１５８
を介して再給紙トレイ１５６に格納する。このとき、両
面記録時には、多重フラッパ１５７を右方向へ倒し、ま
た多重記録時には、多重フラッパ１５７を左方向へ倒
す。再給紙トレイ１５６に格納されている転写紙１１
が、下から１枚ずつ給紙ローラ１５９により経路１６０
を介して本体のレジストローラ１３７に導かれる。本体
から転写紙１１を反転して排出する時には、排紙フラッ
パ１５４を上方へ上げ、フラッパ１５７を右方向へ倒
し、複写済みの転写紙１１を搬送パス１５５側へ搬送
し、転写紙１１の後端が第１の送りローラ１６２を通過
した後に、反転ローラ１６３によって第２の送りローラ
側へ搬送し、排出ローラ１６１によって、転写紙１１を
裏返して機外へ排出される。

【００２９】図２３は、画像形成装置の操作部を示した
ものである。４５１はテンキーであり、画像形成枚数の
設定やモード設定の数値入力に使用する。４５２はクリ
ア／ストップキーであり、設定された画像形成枚数や画
像形成動作の停止を行うために使用する。４５３はリセ
ットキーであり、設定された画像形成数や動作モードや
設定給紙等のモードを規定値に戻すためのものである。
４５４はスタートキーであり、このスタートキー４５４
の押下により画像形成動作を開始する。

【００３０】４６９は液晶等で構成される表示パネルで
あり、詳細なモード設定を容易にするべく、設定モード
に応じて表示内容が変わる。本例では、カーソルキー４
６６〜４６８で、表示パネル４６９のカーソルを移動さ
せ、ＯＫキー４６４によって設定を決定させる。この設
定手法はタッチパネルで構成することも可能である。

【００３１】４７１は紙種設定キーであり、標準より厚
い記録材へ画像形成を行うときに設定する。紙種設定キ
ー４７１によって厚紙モードが設定されると、ＬＥＤ４
７０が点灯するように制御される。本例では、厚紙モー
ドの設定のみ可能であるが、必要に応じて、ＯＨＰやそ
の他の特殊紙用のモードの設定が可能となるように機能
を拡張することもできる。

【００３２】４７５は両面モード設定キーであり、例え
ば、片面原稿から片面出力を行う「片−片モード」、片
面原稿から両面出力を行う「片−両モード」、両面原稿
から両面出力を行う「両−両モード」、両面原稿から２
枚の片面出力を行う「両−片モード」の４種類の両面モ
ードの設定が可能である。ＬＥＤ４７２〜４７４は、設
定された両面モードに応じて点灯し、「片−片モード」
ではＬＥＤ４７２〜４７４は全て消灯し、「片−両モー
ド」ではＬＥＤ４７２のみ点灯し、「両−両モード」で
はＬＥＤ４７３のみ点灯し、「両−片モード」ではＬＥ
Ｄ４７４のみが点灯するように制御される。

【００３３】図２４は、画像形成装置の画像処理制御の
ブロック図である。画像読み取り部２０１は、ＣＣＤセ
ンサ１０９、アナログ信号処理部２０２等により構成さ
れている。レンズ１０８を介してＣＣＤセンサ１０９に
結像された原稿画像は、ＣＣＤセンサ１０９により、ア
ナログ電気信号に変換される。変換された画像情報は、
アナログ信号処理部に入力され、サンプル＆ホールド、
ダークレベルの補正等が行われた後に、アナログ・デジ
タル変換（Ａ／Ｄ変換）される。デジタル化された信号
は、シェーディング補正（原稿を読み取るセンサのばら
つき、および原稿照明用ランプの配光特性の補正）、変
倍処理後、電子ソータ部２０３に入力される。外部イン
ターフェイス（Ｉ／Ｆ）処理部２０９は、外部のコンピ
ュータから入力された画像情報を展開し、画像データと
して電子ソータ部２０３に入力される。電子ソータ部２
０３では、γ補正等の出力系で必要な補正処理や、スム
ージング処理、エッジ強調、その他の処理、加工等が行
われ、プリンタ部２０４に出力される。

【００３４】プリンタ部２０４は、図２２により説明し
た、レーザ等から成る露光制御部１２０、画像形成部１
２６、転写紙１１の搬送制御部等により構成され、入力
された画像信号により転写紙上に画像を記録する。

【００３５】また、ＣＰＵ回路部２０５は、ＣＰＵ２０
６、ＲＯＭ２０７、ＲＡＭ２０８等により構成され、画
像読み取り部２０１、電子ソータ部２０３、プリンタ部
２０４等を制御し、本装置のシーケンスを総括的に制御
する。

【００３６】次に、本発明に係るシリアルＩ／Ｏコント
ローラ５２１（以下、ＳＩＯＣという）を、図２２の画
像形成装置に適用した例を、図２に基づいて説明する。
図２は、画像形成装置を背面から見た図である。ＳＩＯ
Ｃ５２１のユニットを含む構成を示している。５２０
は、図２４でのＣＰＵ回路部２０５を含むメイン制御回
路部の構成である。メイン制御回路部５２０内には、Ｓ
ＩＯＣ５２１が実装されている。このＳＩＯＣ５２１
は、同じくメイン制御回路部５２０に実装されているＣ
ＰＵ２０６（制御指令手段）とバスインターフェース５
３０を介して接続され、ＣＰＵ２０６に入力負荷の状態
通知や、ＣＰＵ２０６の指示により出力負荷を駆動す
る。

【００３７】ＳＩＯＣ５２１は、シリアルラインＳ１，
Ｓ２，Ｓ３を通して、各シリアルノードを有するユニッ
ト５０１〜５０８に接続されている。５０１は、カセッ
ト１３１から転写紙１１を給紙制御するための制御ユニ
ットである。

【００３８】この制御ユニット５０１は、出力シリアル
ノード５１０と、入力シリアルノード５１１とを具えて
いる。出力シリアルノード５１０には、給紙ローラ１３
５の駆動クラッチ、ピックアップローラ１３３の駆動ソ
レノイド、カセット１３１の用紙リフター（不図示）駆
動クラッチ、給紙ローラ直後の搬送パス部駆動クラッチ
が接続されている。また、入力シリアルノード５１１に
は、カセット１３１内の紙有り検知センサ、カセット１
３１の用紙リフトを制御するための用紙上面検知セン
サ、給紙ローラ後にあり搬送部パス部紙検知センサが接
続されている。

【００３９】５０２，５０３は、制御ユニット５０１と
同じ構成をもつ制御ユニットであり、入力シリアルノー
ド５１１ａ，５１１ｂと出力シリアルノード５１０ａ，
５１０ｂとを具えている。これら制御ユニット５０１，
５０３は、それぞれカセット１３２、デッキからの給紙
制御をするユニットである。そして、上記制御ユニット
５０１〜５０３はモジュール化され、給紙段毎に１つ接
続される。

【００４０】５０４は、両面トレイ１５６の用紙の横方
向を規制する規制板駆動ユニットである。この規制板駆
動ユニット５０４には、出力シリアルノード５１２と入
力シリアルノード５１３とを具えている。出力シリアル
ノード５１２には、規制板６０２を駆動する４相２励磁
駆動のステッピングモータ６０１が接続されている。ま
た、入力シリアルノード５１３には、規制板６０２の位
置を判断するための位置検知センサ６０４が接続されて
いる。

【００４１】ここで、規制板６０２の位置検知センサ６
０４と規制板６０２との関係を図２５を用いて説明す
る。図２５において、ステッピングモータ６０１により
駆動ベルト６０５を介して、規制板６０２は矢印方向Ｘ
に移動する。規制板６０２の位置は最大用紙幅の場合を
示し、６０２の位置は最小用紙幅の場合を示している。
規制板６０２には、位置検知用のフラグ６０３が取り付
けられている。位置検知センサ６０４は、両面トレイ１
５６に固定されており、規制板６０２が画像形成装置が
搬送できる最大用紙サイズよりも開いた位置に配置され
ている。

【００４２】ステッピングモータ６０１への駆動は、Ｓ
ＩＯＣ５２１のステッピングモータ制御モードの内部タ
イマによる自動相パターン切換モードで、ストローブ信
号を使用せずに駆動される。規制板６０１は、画像形成
開始時に初期化動作を行う。

【００４３】初期化動作は、まず、位置検知センサ６０
４がオンした位置で、ＳＩＯＣ５２１からＣＰＵ２０６
に位置検知センサ６０４の受信データ変化発生割り込み
が発生するように設定し、規制板６０２を開く方向に連
続モードで駆動する。位置検知センサ６０４がオンした
位置を、ＣＰＵ２０６はＳＩＯＣ５２１からの割り込み
によって判断し、ＣＰＵ２０６はＳＩＯＣ５２１のステ
ッピングモータ６０１の非常停止のホスト信号用定速ス
テップ設定レジスタとホスト信号用減速ステップ設定レ
ジスタ（説明は後述する）とを設定し、非常停止のホス
ト信号をセットする。このとき、停止位置は位置検知セ
ンサ６０４のオンの位置から１０パルス分移動させて停
止するようにセットする。なお、上記二つの設定レジス
タは、ステッピングモータ駆動開始前に設定しておいて
もよい。

【００４４】その後、位置検知センサ６０４がオフした
位置で、ＳＩＯＣ５２１からＣＰＵ２０６にセンサの受
信データ変化発生割り込みが発生するように設定し、移
動方向を反転する。その位置検知センサ６０４がオフし
た位置を、ＣＰＵ２０６はＳＩＯＣ５２１からの割り込
みによって判断し、ＣＰＵ２０６はＳＩＯＣ５２１のス
テッピングモータ６０１の非常停止のホスト信号用定速
ステップ設定レジスタとホスト信号用減速ステップ設定
レジスタとを積載する用紙の横幅の位置から１０ｍｍ手
前の位置まで移動させる値に設定し、非常停止のホスト
信号をセットする。

【００４５】用紙積載時は、前述のＳＩＯＣ５２１のス
テッピングモータ制御モードで内部タイマによる自動相
パターン切換モードで定速設定モードを用いて、紙が両
面トレイ１５６に入った時に一度用紙の横幅の位置に規
制板６０２を閉じてから用紙横幅＋１０ｍｍの位置に再
度開く。

【００４６】また、図２において、５０５は、レジスト
ローラ駆動ドライバーユニットである。５０５には、出
力シリアルノード５１４と、入力シリアルノード５１５
とを具えている。出力シリアルノード５１４には、レジ
ストローラ１３７の駆動クラッチが接続されている。ま
た、入力シリアルノード５１５には、レジストローラの
タイミングをとるためのレジストローラ前センサが接続
されている。

【００４７】５０６は、定着駆動ユニットである。この
定着駆動ユニット５０６は、出力シリアルノード５１６
と、入力シリアルノード５１７とを具えている。出力シ
リアルノード５１４には、定着ローラ駆動クラッチ、定
着ローラの汚れ除去用のウェイブ巻き取り駆動ソレノイ
ドが接続されている。入力シリアルノード５１５には、
定着入り口センサと定着出口センサとが接続されてい
る。この２つのセンサにより定着部のジャム検知を行っ
たり、定着以外でジャムが発生した場合の定着ローラ駆
動停止のタイミングを判断する。５０７は、反転排紙駆
動ユニットである。

【００４８】５０７は、出力シリアルノード５１８と、
入力シリアルノード５１９とを具えている。出力シリア
ルノード５１８には、パス切換のフラッパー１５４，１
５７の駆動ソレノイドや、反転ローラ１６２，１６３の
駆動方向切換ＣＬがそれぞれ接続されている。入力シリ
アルノード５１９には、定着外排紙ローラ１４２とフラ
ッパー１５４との間にある内排紙センサと、外排紙ロー
ラの外側にある外排紙センサと反転排紙時の反転タイミ
ングを検知する反転センサとが接続されている。各々の
クラッチ、ソレノイドは、センサの検知タイミングによ
り制御される。

【００４９】５０８，５０９は、光学ユニットの走査駆
動制御のためのユニットである。光学ユニット５０８
は、光学スキャナー１０２の位置を検知するための入力
シリアルノードであり、光学スキャナー１０２のホーム
ポジションを検知するホームポジションセンサ、画像露
光開始位置を検知する画先センサ、シェーディング可能
位置に光学スキャナーがあるか否か判断するための、シ
ェーディング位置検知センサが接続されている。また、
光学ユニット５０９は、光学スキャナー１０２を走査駆
動するためのステッピングモータである。この光学ユニ
ット５０９は、５相のステッピングモータであり、ＳＩ
ＯＣ５２１のステッピングモータ駆動パターン出力を５
相２−３励磁出力で駆動される。

【００５０】また、ＳＩＯＣ５２１のステッピングタイ
ミングモードは外部トリガモードに設定され、ＣＰＵ２
０６からのトリガパルスに同期して相パターンを切り替
える。ＣＰＵ２０６は、画先センサの検知でセンサ受信
データ変化発生割り込みを発生するようにＳＩＯＣ５２
１を設定することによって、画先の位置で割り込みを受
信して、トリガパルスの周期と数を制御する。

【００５１】これら５０１から５０８までの各ユニット
における入力シリアルノードのセンサ入力値は、ＳＩＯ
Ｃ５２１で２度読み出され続けて同じ値になった値をＣ
ＰＵ２０６に通知する。また、入力センサにおいて、通
常、ＳＩＯＣ５２１は、センサを常に所定時間毎にサー
チしてセンサ値を読み込み、ＣＰＵ２０６からの割り込
み発生パターンの一致を判断しているが、ＣＰＵ２０６
からの読み込み要求によりセンサの値を読み出してＣＰ
Ｕ２０６へ通知する。上記搬送パス部のセンサは所定時
間毎のサーチ以外に、ＣＰＵ２０６からの要求によって
読み出しを行う。

【００５２】以上説明したように、ＳＩＯＣ５２１を設
けたことによって、画像形成装置の全体を総括的に制御
するＣＰＵ２０６と、各センサより検出した入力データ
値又は各駆動部を駆動するための出力データ値を記憶し
た複数のユニット５０１〜５０８との間でデータを送受
信することができる。

【００５３】次に、シリアルＩ／Ｏコントローラ５２１
（ＳＩＯＣ）の内部構成を、図１〜図２１に基づいて詳
細に説明する。

【００５４】このＳＩＯＣ５２１は、ＣＰＵ、ＲＯＭ、
ＲＡＭ、割り込みコントローラ、バスインターフェー
ス、シリアルチャネルインターフェース、ステッピング
モータコントローラを１チップに集積した高機能通信制
御チップである。

【００５５】具体的には、図１に示すように、ＳＩＯＣ
５２１は、内部のデバイスを制御するメイン制御部６０
０と、ホスト７００との接続のためのホストインターフ
ェース部６１０と、通信制御を実行するシリアルＩ／Ｏ
制御部６２０と、各ステッピングモータの制御を司るス
テッピングモータ制御部６３０とで構成されている。ま
た、シリアルＩ／Ｏ制御部６２０を介して、センサなど
を接続するセンサロジックＩＣが実装された入力シリア
ルノード６４０〜６４２や、電磁クラッチ、ステッピン
グモータなどを接続するプリドライバＩＣが実装された
出力シリアルノード６５０〜６５２に接続されている。
なお、図１の入力シリアルノード６４０〜６４２および
出力シリアルノード６５０〜６５２は、前記図２で述べ
た各ユニット５０１〜５０８における入力シリアルノー
ド５１１，５１１ａ，５１１ｂ，５１３，５１５，５１
７，５１９、および、出力シリアルノード５１０，５１
０ａ，５１０ｂ，５１２，５１４，５１６，５１８にそ
れぞれ対応するものである。

【００５６】以下、各部の構成を順を追って説明する。

【００５７】〔メイン制御部〕メイン制御部６００につ
いて説明する。メイン制御部６００は、内部制御を実行
するためにＣＰＵ６０１，ＲＯＭ６０２，ＲＡＭ６０
３，タイマ６０４，割込コントローラ６０５で構成され
ている。後述する他の制御部の内部制御とホストインタ
ーフェース部６１０を介してのホスト７００側との制御
を行っている。なお、本例では、ホスト７００は、図２
および図２４のＣＰＵ回路部２０５のＣＰＵ２０６を代
表して記載するものとする。

【００５８】〔ホストインターフェース部〕ホストイン
ターフェース部６１０について説明する。ホストインタ
ーフェース部６１０は、他の制御部とホスト７００側と
のインターフェースをとるため、いわゆるアドレスバ
ス、データバス、それに伴う制御線の制御を行うバスイ
ンターフェース６１１などより構成されている。アドレ
ス幅は１０ビット、データバス幅は８／１６ビットの切
り替え可能である。また、コントローラ内部リソースと
ホスト７００側とが同一アドレスをアクセスした場合の
競合調停機能などを有している。

【００５９】〔シリアルＩ／Ｏ制御部〕シリアルＩ／Ｏ
制御部６２０について説明する。シリアルＩ／Ｏ制御部
６２０は、各チャネル同じ構成をとる１０チャネルのシ
リアルチャネル（シリアル転送手段としてのＳＩＯ）６
２１と、制御ロジック（ボーレートジェネレタ）６２２
と、ホスト７００とのコミュニケーションを仲介する制
御レジスタ群６２３とによって構成されている。

【００６０】このシリアルチャネル（ＳＩＯ）６２１
は、クロック（ＳＣＫ）とデータ（ＳＤＴ）の２線式の
構成になっていて半二重通信を行う。データは８ビット
単位で送受信しており、ボーレートは最大１Ｍｂｐｓで
ある。シリアルノード間隔は最大１ｍまでで、かつ、シ
リアルＩ／Ｏコントローラ（ＳＩＯＣ）５２１から最終
端のシリアルノード間での距離は最大２ｍである。１チ
ャネルに対しては最大３つのアドレスを接続可能であ
り、１つのアドレスに対して接続可能なシリアルノード
は８ビットまでである。

【００６１】また、各チャネルは、送信バッファ、受信
バッファ、６つの制御レジスタ｛シリアルモードレジス
タ（ＳＣｎＭＯＤ）、シリアルコマンドレジスタ（ＳＣ
ｎＣＭＤ）、シリアル割り込みマスクレジスタ（ＳＣｎ
ＩＮＴ）、シリアルステータスレジスタ（ＳＣｎＳ
Ｒ）、シリアル接続チェック結果レジスタ、ボーレート
コントロールレジスタ（ＢＲｎＣＲ）｝と、３つのシリ
アル送信データレジスタ（ＳＣｎＴＤＴ）、３つの受信
データレジスタ（ＳＣｎＲＤＴ）とを有している。送信
データレジスタ及び受信データレジスタは、接続するシ
リアルノードのアドレスに１対１に対応する。さらに、
全体として１６ビットのシリアル割り込み発生レジスタ
（ＳＣＩＮＴＣＨ０／１）を有する（各レジスタについ
ての詳細な説明は後述する）。

【００６２】ここで、ＳＩＯ６２１と制御線６２１ａと
は、前記入力ユニット又は前記出力ユニットの複数ユニ
ット間でデータを送受信するネットワーク手段を構成し
ている。また、メイン制御部６００のタイマ６０４とシ
リアルＩ／Ｏ制御部６２０の制御ロジック６２２とによ
って、タイミング制御手段を構成している。

【００６３】（制御レジスタ群）ここで、シリアルＩ／
Ｏ制御部６２０における制御レジスタ群６２３の内部の
各レジスタの構成及び機能を詳細に説明する。なお、こ
こでは、図２を代表して説明し、その内部の各レジスタ
についての図示は行なわない。

【００６４】（１）シリアルモードレジスタ（ＳＣｎＭ
ＯＤ）このシリアルモードレジスタ（ＳＣｎＭＯＤ）により、
以下の各ビットの設定が行える。

【００６５】●受信リピート制御ビット（ＲＰＴ）受信リピート制御ビット（ＲＰＴ）は、受信をリピート
するかどうかを指定する。リピートを解除するにはこの
ビットを「０」に設定するか、受信許可ビットを「０」
にする。

【００６６】●２度読み確定ビット（ＣＭＰ）２度読み確定ビット（ＣＭＰ）は、受信モードのとき、
連続して同じ値を受信するまで、受信を繰り返すかどう
かの指定が行え、「０」の時に２度読み確定禁止とな
り、「１」の時に２度読み確定許可となる。

【００６７】●受信データ変化検知制御ビット（ＣＨ
Ｇ）受信データ変化検知制御ビット（ＣＨＧ）は、前回の受
信データと比較して、データに変化があったかどうかを
調べる。変化があった場合には、シリアルステータスレ
ジスタ（ＳＣｎＳＲ）に「１」がセットされ、割り込み
が許可になっていれば割り込みが発生する。

【００６８】●ダミーカウント制御ビット（ＤＭＣＮＴ
Ｅ）ダミーカウント制御ビット（ＤＭＣＮＴＥ）は、通信フ
レーム中に、ダミーカウントを入れるかどうかの指定が
行え、「０」の時にダミーカウント禁止となり、「１」
の時にダミーカウント許可となる。ダミーカウント挿入
により、後述するシリアルＩ／Ｏノードに内蔵されてい
る通信カウンタのずれを補正することが可能となる。

【００６９】●エラー時のリトライ制御ビット（ＲＳＴ
ＲＴ）リトライ制御ビット（ＲＳＴＲＴ）は、パリティエラー
発生時の通信の再実行の指定が行え、「０」の時にリト
ライ禁止となり、「１」の時にリトライ許可となる。リ
トライを許可することによって、パリティエラー発生時
に１回だけ通信の再実行を自動的に行うことができる。
再実行後、再度パリティエラーが発生した場合には、後
述するパリティエラービットをセットし、後述するエラ
ー割り込みを発生して通信を終了する。

【００７０】●アドレス制御ビット（ＡＤ２／ＡＤ１／
ＡＤ０）アドレス制御ビット（ＡＤ２／ＡＤ１／ＡＤ０）は、各
アドレスに対して受信するかどうかを指定する。リピー
トモードが指定されているときには「１」にセットされ
ているアドレスを順に繰り返して受信する。送信時は、
どのシリアル送信データレジスタ（ＳＣｎＴＤＴ）に書
き込まれたかによってアドレスが決定するため、このビ
ットの設定は関係しない。

【００７１】（２）シリアルコマンドレジスタ（ＳＣｎ
ＣＭＤ）このシリアルコマンドレジスタ（ＳＣｎＣＭＤ）によ
り、以下の各ビットを設定することによって、下記に述
べる制御が可能である。

【００７２】●送信許可ビット（ＴＸＥ）送信許可ビット（ＴＸＥ）は、送信の許可／禁止を制御
する。このビットを「１」にセットすると、「０」にす
るまで「１」のままで、このビットが「１」の時はシリ
アル送信データレジスタ（ＳＣｎＴＤＴ）にデータを書
き込むと送信を開始する。このビットを「１」にセット
する前にシリアル送信データレジスタ（ＳＣｎＴＤＴ）
にデータを書き込んだ場合は、このビットを「１」にセ
ットした時点で送信を開始する。送信は、受信より優先
され、従ってリピート受信中にシリアル送信データレジ
スタ（ＳＣｎＴＤＴ）にデータが書き込まれた場合に
は、実行中の受信が終了したら送信を開始する。送信が
終了したらリピート受信を再開する。

【００７３】●受信許可ビット（ＲＸＥ）受信許可ビット（ＲＸＥ）は、受信の許可／禁止を制御
する。このビットを「１」にセットすると受信アドレス
指定ビットで指定されたアドレスの受信を開始する。シ
ングルの時は受信が終了すると「０」にクリアされる。
リピートの時は、「０」にクリアされずに、受信アドレ
ス指定ビットで指定されたアドレスを順次受信し続け
る。このときは、このビットに「０」を書き込めば終了
する。

【００７４】●リセットビット（ＲＳＴ）リセットビット（ＲＳＴ）は、ノードをリセットするこ
とが可能になる。このビットを「１」にセットすると、
ノードをリセットするためのフレームを通信する。リセ
ットフレームの通信が終了すると、「０」にクリアされ
る。

【００７５】●接続チェックビット（ＣＨＫ）接続チェックビット（ＣＨＫ）は、通信ラインの接続を
チェックするためのビットである。このビットを「１」
にセットすると、ノードを接続チェックモードにするた
めのフレームを通信し、フレームの通信が終わると、
「０」にクリアされる。シリアルノードは、接続チェッ
クモードでは、一度、入力素子及び出力素子から切り離
される。

【００７６】（３）シリアル割り込みマスクレジスタ
（ＳＣｎＩＮＴ）このシリアル割り込みマスクレジスタ（ＳＣｎＩＮＴ）
により、以下のような各ビットを設定することによっ
て、状態監視が可能になる。

【００７７】●接続アドレス指定ビット（ＣＮＣＴ１／
ＣＮＣＴ０）接続アドレス指定ビット（ＣＮＣＴ１／ＣＮＣＴ０）
は、チャネルに接続してあるアドレスを指定する。接続
チェックルーチンでは、ここで指定された情報を元に接
続状態を調べる。

【００７８】具体的には、００：アドレス０のみ０１：アドレス０とアドレス１１０：アドレス０、アドレス１、アドレス２１１：なしをそれぞれ示す。

【００７９】●受信データ変化割り込み許可ビット（Ｉ
ＮＴＵＭ）受信データ変化割り込み許可ビット（ＩＮＴＵＭ）は、
受信データ変化検知を行っているときに、受信データに
変化があった場合の割り込みを許可するかどうかを指定
する。「０」で禁止を示し、「１」で許可を示す。

【００８０】●パリティエラー割り込み許可ビットパリティエラー割り込み許可ビットは、パリティエラー
が発生した場合の割り込み通知を許可するか否かを指定
する。「０」で禁止を示し、「１」で許可を示す。

【００８１】●接続チェック終了割り込み許可ビット
（ＩＮＴＣＨＫ）接続チェック終了割り込み許可ビット（ＩＮＴＣＨＫ）
は、接続チェックが終了したときの割り込み通知を許可
するかどうかを指定する。「０」で禁止を示し、「１」
で許可を示す。

【００８２】●受信終了割り込み許可ビット（ＩＮＴＲ
Ｘ）受信終了割り込み許可ビット（ＩＮＴＲＸ）は、受信が
終了した時の割り込み通知を許可するかどうかを指定す
る。「０」で禁止を示し、「１」で許可を示す。

【００８３】●送信終了割り込み許可ビット（ＩＮＴＴ
Ｘ）送信終了割り込み許可ビット（ＩＮＴＴＸ）は、送信が
終了した時の割り込み通知を許可するかどうかを指定す
る。「０」で禁止を示し、「１」で許可を示す。

【００８４】（４）シリアルステータスレジスタ（ＳＣ
ｎＳＲ）このシリアルステータスレジスタ（ＳＣｎＳＲ）によ
り、以下の各ビットを設定することによって、状態監視
が可能になる。

【００８５】●接続チェック結果ビット（ＣＨＫＲＬ
Ｔ）接続チェック結果ビット（ＣＨＫＲＬＴ）は、接続チェ
ックテストの結果を知らせるビットである。「０」で異
常なし、「１」で異常有りを示す。

【００８６】●データ変化発生ビット（ＵＭＡ２／ＵＭ
Ａ１／ＵＭＡ０）データ変化発生ビット（ＵＭＡ２／ＵＭＡ１／ＵＭＡ
０）は、データ変化検知制御ビットが「１」のときに、
各アドレスで受信データが前回受信したデータと異なる
ことを知らせるビットである。「０」で変化あり、
「１」で変化なしを示す。

【００８７】●パリティエラービット（ＰＥＲＲ）パリティエラービット（ＰＥＲＲ）は、通信でパリティ
エラーが発生したことが判別でき、送信時はノードがパ
リティをチェックしてＳＩＯＣ５２１にアクノリッジ信
号を送り、受信時はＳＩＯＣ５２１がパリティをチェッ
クする。「０」でパリティエラーなし、「１」でパリテ
ィエラーありになる。

【００８８】●接続チェック終了ビット（ＣＨＫＥＮ
Ｄ）接続チェック終了ビット（ＣＨＫＥＮＤ）は、接続チェ
ックルーチンが終了したことを知らせるビットである。
「１」で接続チェックが終了する。

【００８９】●受信終了ビット（ＲｘＥＮＤ）受信終了ビット（ＲｘＥＮＤ）は、受信が終了したこと
を知らせるビットである。「１」で受信が終了する。

【００９０】●送信終了ビット（ＴｘＥＮＤ）送信終了ビット（ＴｘＥＮＤ）は、送信が終了したこと
を知らせるビットである。「１」で送信が終了する。

【００９１】（５）ボーレートジェネレータコントロー
ルレジスタ（ＢＲｎＣＲ）このボーレートジェネレータコントロールレジスタ（Ｂ
ＲｎＣＲ）により、以下の各ビットを設定できる。

【００９２】●入力クロック選択ビット（ＢＲｎＣＫ１
／０）入力クロック選択ビット（ＢＲｎＣＫ１／０）は、ボー
レートジェネレータ６２２で使用するクロックを指定で
き、「００」でクロックの１／４クロック、「０１」で
１／１６クロック、「１０」で１／６４クロックにな
る。

【００９３】●分周値設定ビット（ＢＲｎＳ３／２／１
／０）分周値設定ビット（ＢＲｎＳ３／２／１／０）は、ボー
レートジェネレータ６２２で使用する分周値を指定す
る。「００００」で１６分周、「０００１」で１分周、
「００１０」で２分周、というふうに差分１で、最後
「１１１１」で１５分周となる。

【００９４】（６）シリアル接続チェック結果レジスタシリアル機能チェック結果レジスタにより、以下のビッ
トを設定することにより、下記に述べることが認識でき
る。

【００９５】●接続エラーアドレス（ＣＨＫＡ１／０）接続エラーアドレス（ＣＨＫＡ１／０）は、接続チェッ
クにより通信線に異常が認められた箇所のアドレスを示
す。具体的には、００：アドレス００１：アドレス１１０：アドレス２をそれぞれ示す。

【００９６】●接続エラービット位置（ＣＨＫＢ２／１
／０）接続エラービット位置（ＣＨＫＢ２／１／０）は、接続
チェックにより通信線に異常が認められた箇所のビット
位置を示す。具体的には、０００：ビット０００１：ビット１０１０：ビット２０１１：ビット３１００：ビット４１０１：ビット５１１０：ビット６１１１：ビット７をそれぞれ示す。

【００９７】（７）シリアル割り込み発生レジスタ（Ｓ
ＣＩＮＴＣＨ０／１）シリアル割り込み発生レジスタ（ＳＣＩＮＴＣＨ０／
１）により、どのチャネル割り込みが発生したかを認識
できる。このレジスタのビットは、リードすると「０」
にクリアされる。

【００９８】（８）シリアル送受信データレジスタ（Ｓ
ＣｎＴＤＴ，ＳＣｎＲＤＴ）シリアル送受信データレジスタ（ＳＣｎＴＤＴ，ＳＣｎ
ＲＤＴ）を構成するシリアル送信データレジスタ（ＳＣ
ｎＴＤＴ）、シリアル受信データレジスタ（ＳＣｎＲＤ
Ｔ）は、接続するシリアルノードのアドレスに１対１に
対応している。この場合、ＳＣｎＴＤＴ０，ＳＣｎＲＤ
Ｔ０はアドレス０に、ＳＣｎＴＤＴ１，ＳＣｎＲＤＴ１
はアドレス１に、ＳＣｎＴＤＴ２，ＳＣｎＲＤＴ２はア
ドレス２にそれぞれ対応している。

【００９９】〔ステッピングモータ制御部〕ステッピン
グモータ制御部６３０について説明する。

【０１００】図１に示すように、ステッピングモータ制
御部６３０は、ＳＭＣ６３１と、制御ロジック６３２
と、制御レジスタ群６３３とによって構成されている。
また、図５は、ステッピングモータ制御部６３０の概念
的な構成を示すブロック図である。

【０１０１】このステッピングモータ制御部６３０に、
ステッピングモータ６０２の動作ステップ数を設定する
ことにより、加速→定速→減速をすべて自動で行える。
また、制御レジスタ群６３３の各種レジスタは、センサ
入力による停止や、割り込み信号の出力などの機能を装
備しており、割り込み信号などのハードラインの入出力
とステッピングモータ６０２の動作モードなどを制御す
る。

【０１０２】また、このステッピングモータ制御部６３
０により生成されたパターンデータをシリアルＩ／Ｏ制
御部６２０を介して、シリアルチャネル（ＳＩＯ）６２
１より出力することが可能である。

【０１０３】ここで、ステッピングモータ制御部６３０
の特徴を以下の（１）〜（１０）に列挙する。

【０１０４】（１）４相１励磁〜５相２−３励磁までの
相励磁設定が可能である。

【０１０５】（２）加速／定速／減速のステップ数を設
定することによってフルオート動作が可能である。

【０１０６】（３）内部タイマ／外部入力（倍速設定
可）によるトリガ信号選択が可能である。

【０１０７】（４）相データの回転方向設定が可能であ
る。

【０１０８】（５）オールオフ（ＯＦＦ）出力設定が可
能である。

【０１０９】（６）センサ入力による停止後の動作設定
が可能である。

【０１１０】（７）トリガカウンタの読み出しが可能で
ある。

【０１１１】（８）ステッピングモータコントローラ動
作中のステータス確認が可能である。

【０１１２】（９）加速、定速、減速の各終了時、及び
カウントタイマにおける一致時の割り込み出力機能を有
している。

【０１１３】（１０）加速、減速用トリガタイマレジス
タをそれぞれ８段ずつ用意し、コンペア信号出力で、随
時書き換えが可能である。

【０１１４】次に、ステッピングモータ制御部６３０に
おける各種基本動作の設定・制御の処理について説明す
る。

【０１１５】（相励磁設定処理）図６は、相励磁設定の
例を示す。コントロールレジスタ１（ＣＴＲ１）のビッ
ト０〜３によって、相励磁パターンの設定が可能であ
る。また、４相データの場合には、パターンテーブル内
において、相データを設定する位置をＭＳＢ（上位）側
／ＬＢＳ（下位）側のどちらかに設定する必要がある。

【０１１６】（パターン切り替え制御処理）図７は、パ
ターン切り替え制御の例を示す。コントロールレジスタ
１（ＣＴＲ１）のビット４／５の設定により、内部１６
ビットタイマによるトリガと外部トリガの選択ができ
る。この場合、自動切換えは、１６ビットタイマを使用
し、トリガを発生させ、外部の相パターンラッチ回路用
のストローブ信号の出力も制御することができる。

【０１１７】（相データ回転方向制御処理）コントロー
ルレジスタ１（ＣＴＲ１）のビット６の設定により、設
定した相パターンの切替方向を正転／反転の切替が可能
である。また、動作中の反転の場合、相データはその位
置から反転を開始する。

【０１１８】（オールオフ（ＯＦＦ）出力処理）コント
ロールレジスタ１（ＣＴＲ１）のビット７の設定によ
り、相データの無励磁状態の設定が可能である。その
後、相励磁パターンは、初期状態（パターンテーブルの
ステップ１）からの動作になる。

【０１１９】（トリガ倍速モード）コントロールレジス
タ２（ＣＴＲ２）のビット３の設定により、外部トリガ
の両エッジを使用した倍速カウントを行うことが可能で
ある。ただし、内部タイマトリガ使用時は、立ち上がり
エッジに固定のため、無効である。

【０１２０】（相データ設定処理）図８は、相データ設
定の例を示す。最大５相２−３励磁のパターンデータが
設定可能な１０ステップ（１０バイト）のパターンテー
ブルで設定可能である。シリアル上での相データの転送
方向は、ＭＳＢ（ビット７）から転送し、正転方向時は
ステップの低い方から高い方へ、反転方向時はステップ
の高い方から低い方へ相が進む。

【０１２１】（相励磁パターン）設定可能な励磁パター
ンは、４相１励磁、４相２励磁、４相１−２励磁、５相
１励磁、５相２励磁、５相１−２励磁、５相２−３励磁
の７通りである。

【０１２２】（ステッピングモータコントローラ動作開
始、ステータス確認処理）コントロールレジスタ２（Ｃ
ＴＲ２）のビット１を設定することで、ステッピングモ
ータコントローラの動作の制御が可能である。この設定
は、トリガを内部タイマ使用の場合は、タイマのスター
ト／ストップ、外部トリガを使用の場合は、トリガ入力
の許可／禁止を設定することを意味し、このビットを読
み出すことで動作中のステータスを確認することが可能
である。

【０１２３】読み出し時において、「０」はステッピン
グモータコントローラ非動作中であり、「１」はステッ
ピングモータコントローラ動作中である。書き込み時に
おいて、「０」はステッピングモータコントローラ動作
停止であり、「１」はステッピングモータコントローラ
動作開始である。また、ステップ設定による動作完了後
の読み出しは「０」となる。

【０１２４】（ステップ設定処理）タイマトリガを使用
した場合、あらかじめ加速→定速→減速の動作ステップ
数を全て設定することによって、トリガ信号を自動的に
切り替え、一連のステッピングモータの制御を行う。

【０１２５】また、定速については、コントロールレジ
スタ２（ＣＴＲ２）のビット２の設定によりステップ数
を定速設定モード／定速連続モードに設定可能である。
ステップ数の設定はステップ設定レジスタ１，２にて設
定を行う。その設定範囲は、加速：０〜２５５ステップ定速：連続または０〜６５５３５ステップ減速：０〜２５５ステップである。

【０１２６】（定速設定モード）図９に示すように、定
速設定モードによって、加速／定速／減速の全てをステ
ップ動作で行う。

【０１２７】（定速連続モード）図１０に示すように、
定速連続モードによって、加速終了後、定速を継続す
る。また、「０」設定により減速へ切り替わる。

【０１２８】（定速設定／連続モード混在）図１１に示
すように、加速終了後、定速設定モードによりステップ
動作を行う。また、途中「１」設定により定速連続モー
ドに切り替わる。

【０１２９】（内部１６ビットタイマトリガ設定処理）（タイマレジスタ）加速用、定速用、減速用にそれぞれ
独立した１６ビットのタイマレジスタがあり、それらに
タイマデータを設定する。加減速用は０〜７段、定速用
は１段である。

【０１３０】（タイマレジスタ使用開始位置設定処理）
加速用、減速用のタイマレジスタは全８段中、使用開始
の位置を１段単位で設定可能である。

【０１３１】（レジスタ書き換え要求設定処理）加速
用、減速用のタイマレジスタに関し、途中で書き換えを
行うための要求信号をコンペア終了後、出力することが
できる。書き換えたいタイミングに合わせ、段数を選択
可能である。

【０１３２】（ステップカウント読み出し処理）図１２
に示すように、トリガ用タイマ６３５ａ、カウント用タ
イマ６３５ｂを具え、カウントデータが入力されるステ
ップカウント読み出しレジスタ６３５（ＳＴＰＣＬ／
Ｈ）より、現在動作中のステップカウントを即時に最新
の値を読み出すことができ、次のステッピングモータコ
ントローラ動作開始時にクリアされる。

【０１３３】（ホスト信号入力設定処理）コントロール
レジスタ２（ＣＴＲ２）のビット０の設定により、ホス
ト７００からの非常停止の制御が可能である。「１」を
書き込んだ時点で、ホスト信号用定速ステップ設定レジ
スタとホスト信号用減速ステップ設定レジスタに設定さ
れたステップ数だけ動作した後、停止する。定速連続モ
ード動作中でも、ホスト信号入力設定は可能である。ま
た、加速中にセンサ位置の到達した場合などの動作につ
いては、各種のパターンがある。

【０１３４】ここで、定速動作中にセンサ位置通過、加
速動作中にセンサ位置通過その１（ホスト信号用定速値
４−加速残＝プラス）、加速動作中にセンサ位置通過そ
の２（ホスト信号用定速値４−加速残＝マイナス）の３
通りのパターンについて説明する。

【０１３５】図１３は、定速動作中にセンサ位置を通過
する例である。

【０１３６】まず、電源投入後、フローのに従って通
常加速実行する。次に、に従って通常定速実行する。
次に、センサ位置を通り、に従ってホスト信号定速実
行する。次に、に従って通常減速実行、停止する。次
に、停止位置確定後、通常動作開始する。

【０１３７】図１４は、加速動作中にセンサ位置を通過
する（その１：ホスト信号用定速値４−加速残＝プラ
ス）の例である。

【０１３８】まず、電源投入後、フローのに従って通
常加速実行する。次に、センサ位置を通過する。このと
き、−加速残＝４Ａを算出（４レジスタに影響無し）
する。次に、加速の残りを実行後、４Ａに従いホスト信
号用定速を実行する。次に、に従って通常減速実行、
停止する。次に、停止位置確定後、通常動作開始する。

【０１３９】図１５は、加速動作中にセンサ位置を通過
する（その２：ホスト信号用定速値４−加速残＝マイナ
ス）の例である。

【０１４０】まず、電源投入後、フローのに従って通
常加速実行する。次に、センサ位置を通過する。このと
き、−加速残＝４Ａを算出し、その結果はマイナスと
なる。次に、加速の残りを実行し、前記マイナス分４Ａ
をから引き３Ａを算出（３Ａレジスタに影響無し）す
る。次に、３Ａに従って通常減速実行する。Ａでステ
ップ数が削減されているため、スピード３で停止する。
次に、停止位置を確定後、通常動作開始する。

【０１４１】なお、加速の残りは、ホスト信号用定速、
通常用加減速の順にそれぞれ減算され、減算後の通常用
加減速の値（３Ａ）がマイナスにならないように設定を
行わなければならない。また、その値が少なければ高速
からの急停止となるため、設定に注意する。

【０１４２】（割り込み設定処理）図１６は、割り込み
信号の出力を示す。この割り込み信号は、４ｃｈで１本
のみ設定が可能である。割り込み要因設定／ステータス
レジスタ（ＩＲＥＦＴＭ）で制御し、割り込み信号は発
生で立ち下がり、割り込み発生要因全てのステータスが
クリアされた場合、信号が復帰する。

【０１４３】（割り込み要因設定処理）割り込み要因／
タイマ設定レジスタ（ＩＲＥＦＴＭ）のビット４〜７を
設定することによって、割り込み要因別の割り込み許可
／禁止設定が可能であり、許可の時、一致するイベント
が発生した場合、割り込み信号を出力する。ビット４が
加速終了、ビット５が定速終了、ビット６が減速終了、
ビット７がカウントタイマ一致のイベントに対応してい
る。

【０１４４】代表的な割り込み発生パターンとしては、
図１７に示すように、加速／定速／減速時のパターン
や、図１８に示すように、カウントタイマ一致時のパタ
ーンなどがある。

【０１４５】（割り込みステータス確認、クリア処理）
コントロールレジスタ２（ＣＴＲ２）のビット４〜７を
読み出すことにより、割り込み要因のチャネルを確定可
能である。「０」で割り込みなし、「１」で割り込み有
りである。また、「０」を書き込むことで割り込み要因
のクリアが行われる。ビット４が加速終了、ビット５が
定速終了、ビット６が減速終了、ビット７がカウントタ
イマ一致のイベントに対応している。

【０１４６】（タイマ設定処理）図１９に示すように、
タイマ内には基本クロックを４分周したクロックを、さ
らに分周するプリスケーラを内蔵している。そして、タ
イマコントロールレジスタの設定により、タイマへ供給
する入力クロックを選択することが可能である。

【０１４７】（制御レジスタ群）ここで、制御レジスタ
群６３３の内部の各レジスタの構成及び機能を詳細に説
明する。なお、ここでは、図１を代表して説明し、その
内部の各レジスタについての図示は行なわない。

【０１４８】（１）コントロールレジスタ１（ＣＴＲ
１）このコントロールレジスタ１（ＣＴＲ１）により、相励
磁の設定と、パターン切り替え制御の設定と、相データ
回転方向制御の設定と、オールオフ出力の設定とを行う
ことが可能である。

【０１４９】（２）コントロールレジスタ２（ＣＴＲ
２）このコントロールレジスタ２（ＣＴＲ２）により、トリ
ガ倍速モードの設定と、ステッピングモータコントロー
ラ動作スタート／ステータス確認の設定と、定速モード
の設定と、ホスト信号入力の設定と、割り込みステータ
スの確認およびクリアの設定とを行うことが可能であ
る。

【０１５０】（３）ステップカウント読み出しレジスタ
（ＳＴＰＣＬ／Ｈ）このステップカウント読み出しレジスタ（ＳＴＰＣＬ／
Ｈ）により、図１２の説明と同様な処理が行なえる。

【０１５１】（４）通常用加減速ステップ設定レジスタ
（ＳＴＰＳＴＲ１）この通常用加減速ステップ設定レジスタ（ＳＴＰＳＴＲ
１）により、加減速に費やすべきステップ数を設定する
ことができる。

【０１５２】（５）通常定速ステップ設定レジスタ（Ｓ
ＴＰＳＴＲ２Ｌ／Ｈ）この通常定速ステップ設定レジスタ（ＳＴＰＳＴＲ２Ｌ
／Ｈ）により、減速に費やすべきステップ数を設定する
ことができる。

【０１５３】（６）加速タイマレジスタ（ＡＣＣ０−７
Ｌ／Ｈ）この加速タイマレジスタ（ＡＣＣ０−７Ｌ／Ｈ）は、１
６ビット長で全８段あり、ホスト７００側から所望の値
を書き込むことによって、加速制御が可能になる。

【０１５４】（７）減速タイマレジスタ（ＳＬＷ０−７
Ｌ／Ｈ）この減速タイマレジスタ（ＳＬＷ０−７Ｌ／Ｈ）は、１
６ビット長で全８段あり、ホスト７００側から所望の値
を書き込むことによって、減速制御が可能になる。

【０１５５】（８）定速タイマレジスタ（ＳＴＡＬ／
Ｈ）この定速タイマレジスタ（ＳＴＡＬ／Ｈ）は、１６ビッ
ト長で、ホスト７００側から所望の値を書き込むことに
よって、定速時の速度を決定することができる。

【０１５６】（９）加速タイマコントロールレジスタ
（ＡＣＣＣＴＬ）この加速タイマコントロールレジスタ（ＡＣＣＣＴＬ）
により、加速タイマデータ使用スタート設定と、書き換
え要求信号出力段設定と、書き換え要求信号設定とを行
うことが可能である。

【０１５７】（１０）減速タイマコントロールレジスタ
（ＳＬＷＣＴＬ）この減速タイマコントロールレジスタ（ＳＬＷＣＴＬ）
により、減速タイマデータ使用スタート設定と、書き換
え要求信号出力段設定と、書き換え要求信号設定とを行
うことが可能である。

【０１５８】（１１）割り込み要因／タイマ設定レジス
タ（ＩＲＥＦＴＭ）この割り込み要因／タイマ設定レジスタ（ＩＲＥＦＴ
Ｍ）により、割り込み要因設定と、トリガタイマモード
設定とを行うことが可能である。

【０１５９】（１２）ホスト信号用定速ステップ設定レ
ジスタ（ＳＴＰＨＳＴＬ／Ｈ）このホスト信号用定速ステップ設定レジスタ（ＳＴＰＨ
ＳＴＬ／Ｈ）は、ホスト信号入力によって、強制的にス
テッピングモータの動作を停止させる場合に使用される
値を設定することができる。

【０１６０】（１３）カウントタイマ一致設定レジスタ
（Ｃ−ＴＲＥＧＬ／Ｈ）このカウントタイマ一致設定レジスタ（Ｃ−ＴＲＥＧＬ
／Ｈ）により、カウントタイマ一致の割り込み要因設定
を行ったときに使用されるカウント値を設定することが
できる。

【０１６１】（１４）パターンテーブルレジスタ（ＳＭ
ＰＴ０−７）このパターンテーブルレジスタ（ＳＭＰＴ０−７）によ
り、相励磁パターンを設定することができる。

【０１６２】次に、各レジスタの確定タイミングの時期
について説明する。

【０１６３】コントロールレジスタ（ＣＴＲ）１，２の
場合、データラッチは常時可能であり、レジスタへのア
クセスの度にレジスタをチェックする時である。

【０１６４】ステップカウント読み出しレジスタの場
合、最小トリガ以下の周期でレジスタへカウント値を自
動的に取り込む時である。

【０１６５】通常用定速／加速／減速ステップ設定レジ
スタの場合、ステッピングモータコントローラ動作開始
時である。

【０１６６】加速／定速タイマレジスタの場合、ステッ
ピングモータコントローラ動作開始時である。

【０１６７】減速タイマレジスタの場合、ステッピング
モータコントローラ動作開始時である。但し、ホスト信
号による動作時は、ホスト信号受付時である。

【０１６８】割り込み要因／タイマレジスタの場合、タ
イマ部は、ステッピングモータコントローラ動作開始時
である。割り込み部は、割り込み要因発生時である。

【０１６９】ホスト信号用定速／減速ステップ設定レジ
スタの場合、ホスト信号受付時である。

【０１７０】カウントタイマ一致レジスタの場合、割り
込みステータスクリア、及びステッピングモータコント
ローラ動作開始時である。

【０１７１】パターンテーブルレジスタの場合、ステッ
ピングモータコントローラ動作開始時である。

【０１７２】（シリアルノード）次に、シリアルノード
について説明する。前述した図１で説明したように、シ
リアルＩ／Ｏ制御部６２０を介して、センサなどを接続
するセンサロジックＩＣが実装された入力シリアルノー
ド６４０〜６４２や電磁クラッチ、ステッピングモータ
６０２などを接続するプリドライバＩＣが実装された出
力シリアルノード６５０〜６５２に接続されている。以
下、入力シリアルノード６４０〜６４２および出力シリ
アルノード６５０〜６５２について説明する。

【０１７３】図２０は、入力シリアルノード６４０〜６
４２の内部構成を示す。この入力シリアルノード６４０
〜６４２には、ロジック部が内蔵されたセンサロジック
ＩＣ６４５と、シリアル信号のインターフェース（Ｉ／
Ｆ）部６４６、ノードアドレス設定のためのスイッチ６
４７などが実装されている。

【０１７４】センサロジックＩＣ６４５は、シリアルＩ
／Ｏコントローラ（ＳＩＯＣ）５２１へ前述した受信モ
ードに従ってシリアル信号を送出する。実際には、ＳＩ
ＯＣ５２１からアドレス信号などのシリアル信号を受信
した後、アドレス情報が自分のものであれば、接続され
ているセンサ類の情報を元にデータフレームを生成し
て、ＳＩＯＣ５２１へ送出すると共に、接続された他の
ノードに受け取ったシリアル信号をバケツリレー的に受
け渡すために出力を行う。

【０１７５】図２１は、出力シリアルノード６５０〜６
５２の内部構成を示す。この出力シリアルノード６５０
〜６５２には、ロジック部６５５ａとプリドライブ部６
５５ｂが内蔵されたプリドライバＩＣ６５５と、シリア
ル信号のインターフェース（Ｉ／Ｆ）部６５６、用途に
よってはパワードライブ部、さらにノードアドレス設定
のためのスイッチ６５７などが実装されている。

【０１７６】プリドライバＩＣ６５５は、シリアルＩ／
Ｏコントローラ（ＳＩＯＣ）５２１からのシリアル信号
により、接続された各負荷へのドライブを行うことにな
り、実際には、受け取ったシリアル信号を図示しないロ
ジック部内のシフトレジスタを通じて図示しないロジッ
ク部内のラッチ回路にてラッチし、プリドライブ部６５
５ｂを介して出力を行うと共に、接続された他のノード
に受け取ったシリアル信号をバケツリレー的に受け渡す
ために出力を行う。また、ステッピングモータ制御用の
図示しない専用ストロープ信号もロジック部に接続され
ている。

【０１７７】〔通信フォーマット〕次に、ＳＩＯＣ５２
１の通信モードのフォーマットを、図３および図４に基
づいて説明する。

【０１７８】本例における通信モードは、すべて、図３
のフォーマットを基本としている。ただし、このフォー
マットによって、ビットの意味が多少異なる場合もあ
る。また、リセットモードと接続チェックモードとで
は、図３のフレームが２回連続し、１フレームは１７ク
ロックで８ビットのデータを転送する。

【０１７９】以下、各ビットについて説明する。

【０１８０】●スタートコンディションビット（ＳＴ）スタートコンディションビット（ＳＴ）は、フレームの
開始を知らせるビットであり、「０」でフレームの開始
を知らせる。

【０１８１】●通信方向ビット（Ｒ／Ｗ）通信方向ビット（Ｒ／Ｗ）は、次のビットのＡ０，Ａ
１，Ａ２と併せて通信モードを指定する。ノーマルモー
ドでは、通信が受信と送信のどちらなのかを知らせるビ
ットである。

【０１８２】ここでは、「０」で送信し、「１」で受信
する。

【０１８３】●アドレスビット（Ａ１，Ａ１，Ａ２）：
３ビットアドレスビット（Ａ１，Ａ１，Ａ２）は、前記の通信方
向ビット（Ｒ／Ｗ）と併せて、通信モード（送信モー
ド、受信モード）を指定する。その指定は、図４に示す
ようになる。

【０１８４】●データビット（ｂ０〜ｂ７）：８ビットデータビット（ｂ０〜ｂ７）は、通信データで接続され
ているノードのビット数に関わらず、８ビットである。
送信のときは、ＳＩＯＣ５２１から一番遠いシリアルノ
ードのデータから順に出力される。受信のときは、ＳＩ
ＯＣ５２１から一番近いシリアルノードのデータから順
に入力される。リセットモードと接続チェックモードの
ときは、「ＦＦ」である。

【０１８５】●パリティビット（ＰＡ）パリティＰＡは、ノーマルモードのときに、通信データ
が正しいかをチェックするためのビットであり、偶数パ
リティである。

【０１８６】シリアルノード側でパリティを計算するの
は、同一アドレス中の一番端のシリアルノードだけで、
送信ではＳＩＯＣ５２１からシリアルノードへ、受信は
シリアルノードからＳＩＯＣ５２１へ送られる。リセッ
トモード、及び、接続チェックモードでは「１」であ
る。

【０１８７】●アクノリッジビット（ＡＣＫ）アクノリッジビットＡＣＫは、送信モードの時に、受け
取ったデータがパリティエラーが発生したかどうかを、
シリアルノードがＳＩＯＣ５２１に知らせるためのビッ
トである。

【０１８８】パリティエラーを検出するのは、上のパリ
ティビットのときと同様に、同一アドレス中の一番端の
シリアルノードだけで、同一アドレスの他のシリアルノ
ードにもアクノリッジを伝える必要がある。これは最後
のストップビットで知らせる。受信モード、リセットモ
ード、接続チェックモードでは「１」である。

【０１８９】ここで、「１」でパリティエラーなしを示
し、「１」でパリティエラーありを示す。

【０１９０】●データ衝突回避ビット（ＣＦＡ）データ衝突回避ビット（ＣＦＡ）は、データの入出力方
向が変わるために、データが衝突しないように回避する
ためのダミービットである。

【０１９１】●ストップビット（ＳＰ）ストップビットＳＰは、フレームの終了を知らせるビッ
トであり、送信モードでパリティエラーが発生したかど
うかも知らせる。

【０１９２】ここで、「０」で送信フレームでパリティ
エラーが発生したことを示し、「１」でフレームが正常
に終了したことを示す。

【０１９３】〔通信モード〕次に、前記通信フォーマッ
トを基本とした通信モードについて説明する。

【０１９４】通信モードは、送信モード、受信モード、
接続チェックモード、リセットモードの４つのモードを
有している。以下、各モードについて説明する。

【０１９５】（送信モード）送信モードについて説明す
る。送信するには、まず、シリアルコマンドレジスタ
（ＳＣｎＣＭＤ）の送信許可ビット（ＴＸＥ）を「１」
にセットする。この状態でシリアル送信データレジスタ
（ＳＣｎＴＤＴ）にデータを書き込むと送信を開始す
る。送信許可ビット（ＴＸＥ）は、１度「１」にセット
すると、「０」にクリアするまで「１」のままなので、
１度「１」にセットした後は、シリアル送信データレジ
スタ（ＳＣｎＴＤＴ）にデータを書き込むだけで送信す
る。

【０１９６】ただし、まだ前のデータの送信中で、送信
バッファにデータが残っている場合は、前の送信が終了
するまで待つ。このバッファはダブルバッファ構成にな
っているので、シリアル送信データレジスタ（ＳＣｎＴ
ＤＴ）から送信バッファにデータが転送されると、送信
割り込みが発生する。このとき、シリアルステータスレ
ジスタ（ＳＣｎＳＲ）の送信エンプティビットが「１」
にセットされ、リードすると「０」にクリアされる。

【０１９７】送信割り込みは、シリアル割り込みマスク
レジスタ（ＳＣｎＩＮＴ）の送信割り込み許可ビット
（ＩＮＴＴＸ）を「０」にすることによってマスクする
ことが可能である。

【０１９８】シリアルノード６４０〜６４２，６５０〜
６５２では、送信データからパリティ（偶数パリティ）
を計算して、ＳＩＯＣ５２１から受け取ったパリティビ
ットと同じ値ならばＡＣＫビットで「０」をＳＩＯＣ５
２１に返し、パリティが一致しなかった場合には、ＡＣ
Ｋビットで「１」を返す。ＳＩＯＣ５２１は、そのＡＣ
Ｋビットにより、パリティエラーの発生を判断する。パ
リティエラーが未発生ならばストップビットに「１」を
送信し、エラー発生時はストップビットに「０」を送信
する。

【０１９９】パリティエラーが発生したときは、シリア
ルモードレジスタ（ＳＣｎＭＯＤ）のリトライ制御ビッ
ト（ＲＳＴＲＴ）が「０」の時はフレームの終了時にエ
ラー割り込みを発生させ、シリアルステータスレジスタ
（ＳＣｎＳＲ）のパリティエラービット（ＰＥＲＲ）を
「１」にセットし、リトライ制御ビット（ＲＳＴＲＴ）
が「１」の時は再度送信を行う。２度目の送信でもパリ
ティエラーが発生したときは、フレームの終了時にエラ
ー割り込みを出して、シリアルステータスレジスタ（Ｓ
ＣｎＳＲ）のパリティエラービットを「１」にセットす
る。

【０２００】（受信モード）受信モードについて説明す
る。受信するには、１回だけ受信するシングルモード
と、連続して受信するリピートモードとがある。どちら
の場合も、シリアルモードレジスタ（ＳＣｎＭＯＤ）の
アドレス制御ビット（ＡＤ２／１／０）で受信するアド
レスを指定してから、シリアルコマンドレジスタ（ＳＣ
ｎＣＭＤ）の受信許可ビット（ＲＸＥ）を「１」にセッ
トすることで、受信を開始する。

【０２０１】シングルモードでは、その受信許可ビット
（ＲＸＥ）は、受信が終了した時点で「０」にクリアさ
れ、リピートモードでは、「０」を書き込むまで「１」
のままである。このビットに「０」を書き込んだ後、実
行中の受信が終了した時点で通信が終了する。

【０２０２】シングル／リピートモードの切り替えは、
シリアルモードレジスタ（ＳＣｎＭＯＤ）の受信リピー
ト制御ビット（ＲＰＴ）で制御する。このビットが
「０」でシングル、「１」でリピートとなる。１アドレ
ス分の受信が終了すると、受信割り込みが発生して、シ
リアルステータスレジスタ（ＳＣｎＳＲ）のビット１の
受信終了ビット（ＲｘＥＮＤ）が「１」にセットされ、
シリアルステータスレジスタ（ＳＣｎＳＲ）はリードす
ると「０」にクリアされる。

【０２０３】受信割り込みは、シリアル割り込みマスク
レジスタ（ＳＣｎＩＮＴ）の受信割り込み許可ビット
（ＩＮＴＲＸ）を「０」にすることによってマスクされ
る。ＳＩＯＣ５２１は、受信したデータからパリティ
（偶数パリティ）を計算し、これを受け取ったパリティ
の値と比較する。値が同じならば受信データをシリアル
受信データレジスタｍ−１（ＳＣｎＴＤＴ，ｍ−１）に
書き込み、受信割り込みを発生する。

【０２０４】また、シリアルステータスレジスタ（ＳＣ
ｎＳＲ）の受信終了ビットが「１」にセットされる。パ
リティの値が異なった場合は、シリアルモードレジスタ
（ＳＣｎＭＯＤ）のリトライ制御ビット（ＲＳＴＲＴ）
の設定により動作が異なり、リトライ制御ビット（ＲＳ
ＴＲＴ）が「０」の時は、パリティエラービット「１」
にセットし、かつ、エラー割り込みを発生する。これに
対して、エラー時のリトライ制御ビット（ＲＳＴＲＴ）
が「１」の時は再度受信する。２度目の受信で、パリテ
ィが一致したら、受信データをシリアル受信データレジ
スタｍ−１（ＳＣｎＴＤＴ，ｍ−１）に書き込み、受信
割り込みを発生する。

【０２０５】また、受信レディビットが「１」にセット
される。２度目の受信でもパリティが一致しなかった場
合は、パリティエラービット（ＰＥＲＲ）を「１」にセ
ットし、かつエラー割り込みを発生する。このとき、受
信終了ビット（ＲｘＥＮＤ）が「１」にセットされる。

【０２０６】（２値比較処理）２値比較（比較手段、デ
ータ無効手段）について説明する。この２値比較手段と
は、連続して２回同じ値がくるまで受信を繰り返し、２
回同じ値であった時点で受信データをレジスタに書き込
み、受信終了を発生するモードである。また、受信デー
タバッファの値を比較し、その比較結果に応じて受信デ
ータを無効にする処理を行う。このようなモードにする
には、シリアルＩ／Ｏ制御部６２０の制御レジスタ群６
２３におけるシリアルモードレジスタ（ＳＣｎＭＯＤ）
の２値比較制御ビットを「１」にセットする。このモー
ドを使うことによって、ホスト７００側で２値比較を行
う必要がなくなり、ホストＣＰＵの負荷軽減を実現する
ことができる。

【０２０７】（データ変化検知制御処理）データ変化検
知制御について説明する。

【０２０８】データ変化検知制御とは、受信してレジス
タに書き込もうとするデータと、シリアル受信データレ
ジスタ（ＳＣｎＲＤＴ）に書き込まれているデータ（前
回のデータ）とを比較して、データに変化があった場合
に割り込みを発生するモードである。また、シリアルス
テータスレジスタ（ＳＣｎＳＲ）の該当アドレスのビー
トが「１」にセットされる。この割り込みは、シリアル
Ｉ／Ｏ制御部６２０の制御レジスタ群６２３におけるシ
リアル割り込みマスクレジスタ（ＳＣｎＩＮＴ）の受信
データ変化割り込み許可ビット（ＩＮＴＵＭ）を「０」
にすることによってマスク可能である。この機能を使用
することにより、ホスト７００側で変化を常時監視する
必要がなくなり、ホストＣＰＵの負荷軽減を実現するこ
とができる。

【０２０９】（接続チェックモード）接続チェックモー
ドについて説明する。この接続チェックモードは、シリ
アル通信線が正しく接続されているかを調べるためのモ
ードである。実行するには、まず、シリアルＩ／Ｏ制御
部６２０の制御レジスタ群６２３におけるシリアル割り
込み発生レジスタ（ＳＣＩＮＴＣＨ０／１）でアドレス
を指定して、次にシリアルコマンドレジスタ（ＳＣｎＣ
ＭＤ）の接続チェックビット（ＣＨＫ）を「１」にセッ
トする。この接続チェックビット（ＣＨＫ）のセットに
より、接続チェックシーケンスを実行する。接続チェッ
クシーケンスが終了すると、シリアルステータスレジス
タ（ＳＣｎＳＲ）の接続チェック終了ビット（ＣＨＫＥ
ＮＤ）が「１」にセットされ、接続チェック終了割り込
みが発生する。また、接続結果をシリアルステータスレ
ジスタ（ＳＣｎＳＲ）の接続チェック結果ビット（ＣＨ
ＫＲＬＴ）に示す。異常なアドレスとビット情報は、シ
リアル接続チェック結果レジスタに示される。

【０２１０】通信は、シリアルなため、ＳＩＯＣ５２１
に近い方から順番にチェックしていき、最初に異常があ
った時点でシリアルステータスレジスタ（ＳＣｎＳＲ）
の接続チェック結果ビット（ＣＨＫＲＬＴ）に「１」を
セットしてシーケンスを終了する。このシーケンス中
は、各シリアルノードの通信ラッチは、センサやドライ
バと切り離され、送信データをそのまま受信するいわゆ
るループチェックが行われる。

【０２１１】（リセットモード）リセットモードについ
て説明する。このリセットモードは、シリアルノード６
４０〜６４２，６５０〜６５２の通信ラッチと通信カウ
ンタをリセットするモードである。シリアルＩ／Ｏ制御
部６２０の制御レジスタ群６２３におけるシリアルコマ
ンドレジスタ（ＳＣｎＣＭＤ）のリセットビット（ＲＳ
Ｔ）をセットすることによってリセットコードが送信さ
れる。リセットモードは２フレームで行われ、同じフレ
ームを２回繰り返す。これは、そのモードが特殊なた
め、本モードへの誤突入を防止するためである。

【０２１２】（ダミーカウント）ダミーカウントについ
て説明する。センサロジック及びドライバロジックは、
通信カウンタを内蔵しており、ノイズによりこのカウン
タがずれてしまった場合には、強制的にクロックを入力
してカウンタをオーバーフローさせる必要があるために
ダミーカウントを行う。この処理は、パリティエラーが
発生したとき、シリアルＩ／Ｏ制御部６２０の制御レジ
スタ群６２３におけるシリアルモードレジスタ（ＳＣｎ
ＭＯＤ）のダミーカウント制御ビットを「１」にセット
し、次の通信の際にフレームの前に１７クロックのダミ
ークロックを発生することによって行う。

【０２１３】（ボーレート）ボーレートについて説明す
る。シリアルＩ／Ｏ制御部６２０の制御レジスタ群６２
３におけるボーレートジェネレータコントローラレジス
タ（ＢＲｎＣＲ）を設定することによって、最大１Ｍｂ
ｐｓのボーレートを実現することができる。

【０２１４】（エラー処理）エラー処理（伝送経路異常
検知手段）について説明する。

【０２１５】送信時は、センサロジック及びドライバロ
ジックがパリティをチェックして結果をＳＩＯＣ５２１
に知らせる。受信時は、ＳＩＯＣ５２１がパリティをチ
ェックする。パリティエラー発生時には、フレームの終
了時にパリティエラー割り込みを発生して、シリアルＩ
／Ｏ制御部６２０の制御レジスタ群６２３におけるシリ
アルステータスレジスタ（ＳＣｎＳＲ）のパリティエラ
ービット（ＰＥＲＲ）を「１」にする。この割り込み
は、シリアル割り込みマスクレジスタ（ＳＣｎＩＮＴ）
のパリティエラー割り込み許可ビット（ＩＮＴＰＥＲ）
を「０」にすることによってマスク可能である。また、
シリアルモードレジスタ（ＳＣｎＭＯＤ）のエラー時の
リトライ制御ビット（ＲＳＴＲＴ）を「１」にセットし
てあると、パリティエラーが発生したときに自動的に再
通信を行う。このときは２度目でもパリティエラーが発
生したときはじめて、パリティエラー割り込みを発生し
て、シリアルステータスレジスタ（ＳＣｎＳＲ）をパリ
ティエラービットを「１」にセットする。

【０２１６】（割り込み処理）割り込み処理について説
明する。各チャネル毎に送信エンプティ割り込み、受信
終了割り込み、接続チェック割り込み、パリティエラー
発生割り込み、及び受信データ変化割り込みの５つの割
り込み要因がある。各割り込みが発生すると、シリアル
Ｉ／Ｏ制御部６２０の制御レジスタ群６２３における各
チャネルのシリアルステータスレジスタ（ＳＣｎＳＲ）
の該当ビットが「１」にセットされる。

【０２１７】シリアルステータスレジスタ（ＳＣｎＳ
Ｒ）及びシリアル割り込み発生レジスタ（ＳＣＩＮＴＣ
Ｈ０／１）をリードすると「０」にクリアされる。ホス
ト７００に対する割り込みは１本なので、シリアル割り
込み発生レジスタ（ＳＣＩＮＴＣＨ０／１）及びシリア
ルステータスレジスタ（ＳＣｎＳＲ）を呼んでチャネル
と要因を判別する。各割り込み要因で、ホスト７００へ
の割り込みを発生させるかどうかは、シリアル割り込み
マスクレジスタ（ＳＣｎＩＮＴ）によるマスクで処理が
可能である。

【０２１８】ここで、各種割り込みの発生タイミング例
について述べておく。送信エンプティ割り込みのタイミ
ングは、シリアル送信データレジスタ（ＳＣｎＴＤＴ）
から送信バッファにデータを取り込んだ時である。ま
た、受信終了割り込みのタイミングは、受信フレーム終
了時である。接続チェック終了割り込みのタイミング
は、接続チェック終了時である。パリティエラー割り込
みのタイミングは、送信フレーム及び受信フレーム終了
時である。受信データ変化発生割り込みのタイミング
は、受信フレーム終了時である。

【０２１９】

【発明の効果】以上説明したように、本発明によれば、
装置全体を制御する制御指令手段と、入力ユニットまた
は出力ユニットの複数のユニットとの間でデータを送受
信するネットワーク手段を提供することにより、装置全
体を制御する制御指令手段を含む制御基板と入力ユニッ
トまたは出力ユニットを物理的に分離させることが可能
となり、制御基板の実装スペースに余裕を持たせること
ができる。また、制御基板から入力ユニットまたは出力
ユニットまでの信号線の数を飛躍的に減少させることが
可能になり、組立性の面からも有利となる。

【０２２０】さらに、制御指令手段を含む制御基板はデ
ータバッファのみを持ち、そのデータと負荷またはセン
サとの対応付けをソフトウエアで変更することが可能で
あるため、制御基板は非常に汎用性の高いものにでき
る。

【０２２１】また、入力ユニットから制御指令手段に転
送されたデータが複数回一致することをデータの確定条
件とすることによって、データ通信で用いられるパリテ
ィチェック等のエラーコレクションのみではなく、さら
に信頼性の高いデータ通信を提供できる。

【０２２２】また、ネットワーク手段の伝送経路の断線
または短絡等を検知する伝送経路異常検知によって、制
御基板から入力ユニットまたは出力ユニットまでの信号
線の異常が検出可能となり、システムの信頼性が向上す
る。さらに、検出結果から異常の発生箇所の特定が容易
に行えるため、保守時の効率が向上する。

【図面の簡単な説明】

【図１】本発明の実施の形態であるシリアルＩ／Ｏコン
トローラ（ＳＩＯＣ）の内部構成を示すブロック図であ
る。

【図２】装置背面の配線構成を示すものであり、ＳＩＯ
Ｃおよび制御指令手段を搭載した制御基板と、入出力ユ
ニットとの間をシリアルな状態で接続したブロック図で
ある。

【図３】通信フォーマットの構成を示す説明図である。

【図４】通信フォーマットの構成を示す説明図である。

【図５】ステッピングモータ制御部の構成を示すブロッ
ク図である。

【図６】ＳＩＯＣの制御レジスタにおける相励磁設定例
を示す説明図である。

【図７】ＳＩＯＣの制御レジスタにおけるパターン切り
替え制御例を示す説明図である。

【図８】ＳＩＯＣの制御レジスタにおける相データ設定
例を示す説明図である。

【図９】ＳＩＯＣのステッピングモータ制御例である定
速モード設定例を示す説明図である。

【図１０】ＳＩＯＣのステッピングモータ制御例である
定速連続モード設定例を示す説明図である。

【図１１】ＳＩＯＣのステッピングモータ制御例である
定速モードと連続モードとが混在した場合の設定例を示
す説明図である。

【図１２】ＳＩＯＣのステッピングモータ制御例である
ステップカウント読出し例を示す説明図である。

【図１３】ＳＩＯＣのステッピングモータ制御例である
定速動作中にセンサ位置を通過する動作フローを示す説
明図である。

【図１４】ＳＩＯＣのステッピングモータ制御例である
加速動作中にセンサ位置を通過する動作フローを示す説
明図である。

【図１５】ＳＩＯＣのステッピングモータ制御例である
加速動作中にセンサ位置を通過する他の動作フローを示
す説明図である。

【図１６】ＳＩＯＣのステッピングモータ制御例である
割り込み信号出力を示す波形図である。

【図１７】割り込み発生パターン例を示す波形図であ
る。

【図１８】割り込み発生パターンの他の例を示す波形図
である。

【図１９】タイマ設定例を示す説明図である。

【図２０】入力シリアルノードの構成を示すブロック図
である。

【図２１】出力シリアルノードの構成を示すブロック図
である。

【図２２】本発明に係る画像形成装置の装置本体内部の
構成を示す断面図である。

【図２３】画像形成装置の操作部の構成を示す正面図で
ある。

【図２４】画像形成装置の回路構成の概略を示すブロッ
ク図である。

【図２５】画像形成装置内の規制板と位置検知センサと
の関係を示す構成図である。

【符号の説明】

２０６制御指令手段５０８入力ユニット５１０，５１０ａ，ｂ出力ユニット５１１，５１１ａ，ｂ入力ユニット５１２，５１４，５１６，５１８出力ユニット５１３，５１５，５１７，５１９入力ユニット６０４，６２２タイミング制御手段６２１，６２１ａネットワーク手段６２３受信データバッファ６４０〜６４２入力ユニット６５０〜６５２出力ユニット

Claims

【特許請求の範囲】

【請求項１】装置本体の各部の状態を検出する状態検
出手段と、前記装置本体の各部の駆動を行う駆動手段と、前記状態検出手段により検出した入力データの状態に基
づいて、前記装置本体の全体を制御する制御指令手段
と、前記状態検出手段により検出した入力データを記憶する
機能を有する入力ユニットと、前記駆動手段を駆動するための出力データを記憶する機
能を有する出力ユニットと、前記制御指令手段と前記入力ユニットまたは前記出力ユ
ニットの複数ユニットとの間でデータを送受信するネッ
トワーク手段と、前記ネットワーク手段にデータを送受信するタイミング
制御手段と、前記入力ユニットから前記ネットワーク手段を介して受
信した複数回分の受信データを記憶する受信データバッ
ファと、前記受信データバッファを比較する比較手段と前記比較
手段の比較結果に応じて、受信データを無効にするデー
タ無効手段とを具えたことを特徴とする画像形成装置。
【請求項２】前記ネットワーク手段は、データをシリアルに転送するシリアル転送手段であるこ
とを特徴とする請求項１記載の画像形成装置。
【請求項３】前記受信データバッファを比較する比較
手段は、少なくとも２回以上のデータの一致を比較し、一致して
いないときには受信データを無効にすることを特徴とす
る請求項１又は２記載の画像形成装置。
【請求項４】前記ネットワーク手段の伝送経路の異常
状態を検知する伝送経路異常検知手段をさらに具えたこ
とを特徴とする請求項１ないし３のいずれかに記載の画
像形成装置。
【請求項５】前記伝送経路異常検知手段は、前記制御指令手段が、予め定められた検出用データを送
信後に当該検出用データを受信してデータの不一致を検
出することによって、異常状態を検知することを特徴と
する請求項４記載の画像形成装置。
【請求項６】前記伝送経路異常検知手段は、前記ネットワーク手段の伝送経路における断線または短
絡の異常状態を検知することを特徴とする請求項４又は
５記載の画像形成装置。
【請求項７】装置本体の各部の状態を検出する状態検
出手段と、前記装置本体の各部の駆動を行う駆動手段と、前記状態検出手段により検出した入力データの状態に基
づいて、前記装置本体の全体を制御する制御指令手段
と、前記状態検出手段により検出した入力データを記憶する
機能を有する入力ユニットと、前記駆動手段を駆動するための出力データを記憶する機
能を有する出力ユニットと、前記制御指令手段と前記入力ユニットまたは前記出力ユ
ニットの複数ユニットとの間でデータを送受信するネッ
トワーク手段と、前記ネットワーク手段の伝送経路の異常状態を検知する
伝送経路異常検知手段とを具えたことを特徴とする画像
形成装置。
【請求項８】前記ネットワーク手段は、前記制御指令手段を一端とし、前記入力ユニットまたは
前記出力ユニットが直列に接続されており、転送データ
は双方向の双受信が可能であることを特徴とする請求項
７記載の画像形成装置。
【請求項９】前記伝送経路異常検知手段は、前記制御指令手段が、予め定められた検出用データを送
信後に当該検出用データを受信してデータの不一致を検
出することによって、異常状態を検知することを特徴と
する請求項７又は８記載の画像形成装置。
【請求項１０】前記伝送経路異常検知手段は、前記ネットワーク手段の伝送経路における断線または短
絡の異常状態を検知することを特徴とする請求項７ない
し９のいずれかに記載の画像形成装置。