JP3546578B2 - 電流検出装置 - Google Patents
電流検出装置 Download PDFInfo
- Publication number
- JP3546578B2 JP3546578B2 JP04130496A JP4130496A JP3546578B2 JP 3546578 B2 JP3546578 B2 JP 3546578B2 JP 04130496 A JP04130496 A JP 04130496A JP 4130496 A JP4130496 A JP 4130496A JP 3546578 B2 JP3546578 B2 JP 3546578B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- control unit
- external interface
- signal
- potential control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Inverter Devices (AREA)
- Measurement Of Current Or Voltage (AREA)
- Control Of Ac Motors In General (AREA)
- Power Conversion In General (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、電流検出装置に係わり、特に外部ユニットやエンコーダ等のインタフェースを多数備えたＰＷＭインバータ、またはサーボアンプの電流検出装置に関する。
【０００２】
【従来の技術】
ＰＷＭインバータは直流電圧をスイッチングさせることにより所望の出力電流を得る制御装置であり、その出力電流を精度よく高応答に制御するために電流検出装置が必要である。従来は、スイッチング動作に同期してモータへの出力電流をホール素子や絶縁アンプ等を利用して検出していた。
【０００３】
また、実開昭５０−１３４６１７号公報や特開昭６３−８０７７４号公報に記載のように、モータ電流を直接検出するのではなく、電流検出用のシャント抵抗をＰＷＭインバータの下アームの直流電源との間に配置し、下アームのスイッチング素子が全相導通状態のタイミングでシャント抵抗の両端の電圧を検出することにより、モータ電流を推定する方法がある。
【０００４】
図７は従来のＰＷＭインバータの下アームのスイッチング素子と直流電源の間にシャント抵抗を配置した場合の構成を示す図である。図において、モータ１はエンコーダ２が装備されており、ＩＧＢＴ、トランジスタ等のスイッチング素子により構成されるインバータ３により駆動される。シャント抵抗４〜６はインバータ３の下アームのスイッチング素子と直流電源との間に接続されており、直流電源はダイオードモジュール７および平滑コンデンサ８により供給される。
【０００５】
エンコーダ２の検出データは、フォトカプラ２０ｂを介してエンコーダインタフェース１３が受信し、ＣＰＵ１４ｂは位置、速度の情報を得る。また、モータに流れる電流は、ＣＰＵ１４ｂがタイミング生成回路３２ｂから発生する割り込み信号に同期してマルチプレクサ１１を切り替え、シャント抵抗４〜６の両端の電圧を、Ａ／Ｄコンバータ１２ａでアナログ・デジタル変換（以後、Ａ／Ｄ変換と記す）することにより検出する。
【０００６】
ＣＰＵ１４ｂは、これらの情報を基にＰＷＭ指令値を演算し、ＰＷＭ信号発生器１０に指令する。ＰＷＭ信号発生器１０が発生するＵ相、Ｖ相、Ｗ相のＰＷＭ信号ＳＵ、ＳＶ、ＳＷにより、ベース回路９はインバータ３の各スイッチング素子にゲート信号ＧＵＰ、ＧＵＮ、ＧＶＰ、ＧＶＮ、ＧＷＰ、ＧＷＮを発生する。
【０００７】
外部ユニットインタフェース１５はアナログの入出力、デジタル入出力、シリアル通信入出力、パルス列入出力のインタフェースであり、Ｄ／Ａコンバータ１６、Ａ／Ｄコンバータ１２ｂ、ＤＩＯインタフェース１７、ＳＩＯインタフェース１８、パルスカウンタ１９から構成され、絶縁アンプ２１ｂ、２１ｃ、フォトカプラ２０ｃ等の絶縁素子が必要である。
【０００８】
図８は従来のＰＷＭインバータのＰＷＭ制御と電流検出のタイミングを表した図である。図において、ＣＰＵ１４ｂで演算したＰＷＭ指令値Ｕｃｍｄ、Ｖｃｍｄ、Ｗｃｍｄは、ＰＷＭ信号発生器１０で三角波と比較され、ＰＷＭ信号ＳＵ、ＳＶ、ＳＷを発生する。ＳＵ、ＳＶ、ＳＷは各々Ｈの時に下アームスイッチング素子が導通し、Ｌの時に上アームスイッチング素子が導通する。
【０００９】
Ｖ相電流ｉｖとＶ相のシャント抵抗５の両端電圧Ｖｖｎとの関係は図示となっており、Ｖ相下アームが導通しているタイミングではＶ相電流ｉｖと両端電圧Ｖｖｎとは比例関係にあるので、このタイミングで両端電圧Ｖｖｎを計測することによりＶ相電流ｉｖが検出できる。Ｕ相、Ｗ相についても同様であり、下アームが全相導通しているタイミングでシャント抵抗４〜６の両端電圧をＡ／Ｄ変換することにより、Ｕ相、Ｖ相、Ｗ相の電流が検出できる。
【００１０】
【発明が解決しようとする課題】
図９は従来のＰＷＭインバータの制御ブロック図と制御電位との関係を示した図である。ＣＰＵ１４ｂが直流電源のＮ電位に配置されているので、図７に示すように上位のコントローラやエンコーダ２とのインタフェースにはフォトカプラ２０ｂ、２０ｃ、絶縁アンプ２１ｂ、２１ｃ等の多数の絶縁部品が必要であり、応答速度を上げられないという問題点、ノイズに弱いという問題点、寿命があるという問題点がある。さらに、絶縁距離を確保するため実装面積も大きくなるという問題点がある。
【００１１】
図１０は従来のＰＷＭインバータのＡ／Ｄ変換のタイミングを示した図、図１１は従来のＰＷＭインバータのトルク・回転数特性を示した図である。モータ電流を検出するためには、Ａ／Ｄコンバータ１２ｂは下アームが全相導通しているタイミングでＡ／Ｄ変換する必要があり、図１０に示すように割り込み信号から全相のＡ／Ｄ変換が完了するまでのＡＤ変換時間の２倍の時間だけ全相導通時間を確保する必要がある。このため無駄時間が大きくなると同時に、全相導通時間を確保するためにＰＷＭ指令の最大値を小さく制限する必要がある。このためモータ電流の最大値が制限され、電圧飽和をおこすという問題点がある。
特に高速回転で誘起電圧が大きい領域で、図１１に示すように電圧飽和をおこし、トルクが出なくなるという問題点がある。
【００１２】
この発明は、上述のような課題を解決するためになされたもので、第１の目的は、従来装置において上位のコントローラやエンコーダとのインタフェースに必要であった多数の絶縁部品を大幅に削減できる電流検出装置を得るものである。
【００１３】
また、第２の目的は、全相導通時間を短縮できる電流検出装置を得るものである。
【００１４】
【課題を解決するための手段】
この発明に係る電流検出装置においては、インバータの下アームと直流電源との間に配置されたシャント抵抗と、このシャント抵抗に接続されるマルチプレクサと、このマルチプレクサで切り替え、選択された前記シャント抵抗の両端電圧を絶縁アンプを介してアナログ・デジタル変換するＡ／Ｄ変換器と、この変換されたデータにより電流を検出するＣＰＵと、外部ユニットやエンコーダとの情報の送受信を実施し、位置、速度、電流制御を実施する外部インタフェース電位制御部と、インバータの下アームと直流電源との間に配置されたシャント抵抗の両端電圧を検出するためのマルチプレクサ切り替えタイミングとＰＷＭ信号発生を制御するＮ電位制御部と、を有し、
前記外部インタフェース電位制御部を外部ユニットインタフェースおよびエンコーダインタフェースと同電位とするとともに、
前記外部インタフェース電位制御部と前記Ｎ電位制御部とをフォトカプラを介したシリアル通信で結合したものである。
【００１５】
また、Ｎ電位制御部は、前記外部インタフェース電位制御部が送信する、シンクコード部、ＩＤコード部、データ部、誤り検出ビット部から構成される第１のシリアル送信データと、シリアル通信用同期クロックとを受信し、レジスタに格納するとともに、Ｎ電位制御部のステータスデータに誤り検出ビットを付加した上でシリアル通信用同期クロックに同期して第２のシリアル送信データを前記外部インタフェース電位制御部に送信するようにしたものである。
【００１６】
さらに、外部インタフェース電位制御部は、制御のベースクロックに同期したタイミングで外部インタフェース電位タイミング生成回路が発生する自動送信開始信号に同期して第１のシリアル送信データを出力し、またＮ電位制御部は、この第１のシリアル送信データのＩＤコードを認識すると同時に発生される同期信号によりＮ電位のベースクロックを発生するＮ電位タイミング生成回路を備えたものである。
【００１７】
さらにまた、Ｎ電位タイミング生成回路が発生する切り替え開始信号により、マルチプレクサを切り替える信号を発生するマルチプレクサ制御回路を備えたものである。
【００１８】
また、Ｎ電位タイミング生成回路の発生するＮ電位のベースクロックから一定時間位相をずらしたＰＷＭ用クロックを発生するタイミング変更タイマーを備えたものである。
【００１９】
また、誤り検出ビット、シンクコード、シリアル通信用同期クロック数を確認し異常が検知されたときは通信異常として、データの書き込みを阻止するシリアル通信異常監視回路を備えたものである。
【００２０】
さらに、ＣＰＵから一定期間アクセスがない場合、シリアル通信遮断信号を発生し、第１のシリアル送信データラインをＬレベルに落とすウォッチドグ監視回路を備えたものである。
【００２１】
さらにまた、第１のシリアル送信データラインが一定時間以上Ｌレベルの場合、停止信号を発生するシリアルラインゲートオフ回路と、この停止信号によりＰＷＭ信号の発生を停止させるシーケンス制御部と、を備えたものである。
【００２２】
【発明の実施の形態】
発明の実施の形態１．
図１はこの発明の一実施の形態である電流検出装置を有するＰＷＭインバータの構成を示す図、図２はこの発明の一実施の形態であるＰＷＭインバータの制御電位と制御ブロックの関係を示す図である。この発明の一実施の形態であるＰＷＭインバータにおいては、図２に示すように位置制御、速度制御、電流制御はエンコーダ２と同電位である外部インタフェース電位で実施し、ＰＷＭ制御と電流検出をＮ電位で実施する。
【００２３】
図１において、１〜１３、１５〜１９は上記従来装置と同様であり、その説明を省略する。また、エンコーダインタフェース１３および外部ユニットインタフェース１５は、外部インタフェース電位制御部と同電位であるため、フォトカプラや絶縁アンプ等の絶縁部品を介さず直接入力できる。
外部インタフェース電位タイミング生成回路３２ａはＣＰＵ１４ａに割り込み信号を発生する機能と外部インタフェース電位制御部としてのシリアル通信インタフェース／外部インタフェース電位制御部３０に自動送信開始信号を発生する機能とを有する。
【００２４】
シリアル通信インタフェース／外部インタフェース電位制御部３０は、外部インタフェース電位タイミング生成回路３２ａの発生する自動送信開始信号や、ＣＰＵ１４ａの発生する送信開始信号をトリガとして、シリアル通信用同期クロック（以後、ＳＣＬＫと記す）および第１のシリアル送信データ（以後、ＳＴＸと記す）を送信する。
【００２５】
ＳＴＸは、ＰＷＭ電圧指令、シーケンス指令、設定データからなるデータ部、データ部に対応して付加されるＩＤコード部、シンクコード部、誤り検出ビット部から構成される。
【００２６】
ＳＣＬＫ、ＳＴＸをフォトカプラ２０ａを介して受信したＮ電位制御部としてのシリアル通信インタフェース／Ｎ電位制御部３１は、ＳＴＸをレジスタに格納するとともに、Ｎ電位の制御ステータス情報にＣＲＣデータ等の誤り検出ビットを付加した第２のシリアル送信データ（以後、ＳＲＸと記す）を、ＳＬＣＫに同期してシリアル通信インタフェース／外部インタフェース電位制御部３０に送信する。
【００２７】
シリアル通信インタフェース／Ｎ電位制御部３１は、シリアル通信インタフェース／外部インタフェース電位制御部３０が外部インタフェース電位タイミング生成回路３２ａのベースクロックをトリガとして付加した特定のＩＤコードを検出して、Ｎ電位タイミング生成回路２６に同期信号を発生することにより、外部インタフェース電位タイミング生成回路３２ａとＮ電位タイミング生成回路２６は同期する。
【００２８】
Ｎ電位タイミング生成回路２６は，ＰＷＭ信号発生器１０に三角波の基準となるＰＷＭ用クロックを、またマルチプレクサ制御回路２７に切り替え開始信号を発生する。
マルチプレクサ制御回路２７は、順次シャント抵抗の両端電圧Ｖｕｎ、Ｖｖｎ、Ｖｗｎの切り替え信号を発生し、マルチプレクサ１１の出力は絶縁アンプ２１ａを介してＡＤコンバータ１２ａに入力される。
【００２９】
シリアル通信異常監視回路２４はシリアル通信の異常を監視し、異常が発生した場合は、シリアル通信データをレジスタに書き込むのを阻止し、またＳＴＸ信号が一定期間Ｌレベルであることを検出しＰＷＭ信号発生器１０の機能を停止させる。
【００３０】
図３はこの発明の一実施の形態であるＰＷＭインバータのシリアル通信インタフェース／外部インタフェース電位制御部３０とシリアル通信インタフェース／Ｎ電位制御部３１の詳細を示した図である。
図において、ＣＰＵ１４ａは図２に示した制御で生成したＰＷＭ指令をＰＷＭ指令レジスタ３３に、シーケンス指令をシーケンス指令レジスタ３４に書き込む。
【００３１】
外部インタフェース電位タイミング生成回路３２ａは、制御のベースクロック（ＢＣＬＫ）に同期したタイミングで自動送信開始信号を、シリアル通信インタフェース／外部インタフェース電位制御部３０に発生する。
ＩＤコード・シンクコード付加回路４２は、シーケンス指令レジスタ３４内のデータにＩＤコード、シンクコードを付加し、ＳＴＸ信号送信レジスタ３６に転送する。さらに、同時に起動した同期通信クロック生成回路３５が発生するシリアル通信用同期クロック（ＳＣＬＫ）の立ち下がりに同期して、シリアル通信インタフェース／外部インタフェース電位制御部３０からＳＴＸ信号を出力する。
【００３２】
また、誤り検出ビット付加部３８ａではＳＴＸ送信レジスタ３６が発生するシフトデータからＣＲＣデータ等の誤り検出ビットを生成し、ＳＴＸデータの最後に付加する。
【００３３】
また、ＰＷＭ指令レジスタ３３に書き込まれたデータは、ＣＰＵ１４ａが発生する送信開始信号をトリガとして、シンクコード、ＩＤコード、ＣＲＣデータを付加した上で、ＳＴＸ信号として送信される。
【００３４】
送信されたシリアル通信同期クロック（ＳＣＬＫ）や送信データ（ＳＴＸ）は、フォトカプラ２０ａを介してシリアル通信インタフェース／Ｎ電位制御部３１が受信し、それぞれ同期通信クロック受信レジスタ５０、ＳＴＸ信号受信レジスタ５１に入力され、同時にＳＲＸ信号送信レジスタ５２が起動し、誤り検出ビット付加部３８ｂで生成したＣＲＣデータを付加した上で、シリアル通信同期クロック（ＳＣＬＫ）の立ち上がりに同期してＳＲＸ信号を、シリアル通信インタフェース／外部インタフェース電位制御部３０に送信する。
【００３５】
シリアル通信インタフェース／外部インタフェース電位制御部３０は、ＳＲＸ信号受信レジスタ３７で、ＳＣＬＫ信号の立ち下がりで受信し、受信したデータは受信後ＳＲＸ受信バッファ４３に格納し、Ｎ電位制御ステータスレジスタ４１に転送される。
ＣＲＣデータを確認する通信異常検出部３９は、受信したデータに異常がある場合書き込み信号をブロックし、Ｎ電位制御ステータスレジスタ４１への書き込みを阻止する。
【００３６】
シリアル通信インタフェース／Ｎ電位制御部３１は、ＳＴＸ信号をＳＴＸ信号受信レジスタ５１で受信し、ＳＴＸ受信バッファ５４に格納する。
受信コントローラ５３はＳＣＬＫをカウントしＩＤコードを読み込み、セレクタ５５にＩＤコードと書き込み信号を発信する。これに応じて、セレクタ５５がＰＷＭ信号発生器１０やシーケンス制御部５７に書き込む。
また、受信コントローラ５３は、シーケンス指令を送信するＩＤコードを検出し、ＩＤコードを認識すると同時に同期信号（ＳＹＳＴ）をＮ電位タイミング生成回路２６に発生する。この同期信号によりＮ電位タイミング生成回路２６を同期することにより、外部インタフェース電位タイミング生成回路３２ａとＮ電位タイミング生成回路２６が同期することができる。
【００３７】
シリアル通信異常監視回路２４は、誤り検出ビットエラー検出部５８とシンクコードエラー検出部５９と同期通信クロック異常検出部６０とから構成され、異常を検出した場合は各レジスタへの書き込みを阻止する。
【００３８】
マルチプレクサ制御回路２７は、Ｎ電位タイミング生成回路２６の発生する切り替え開始信号をもとにマルチプレクサ１１を切り替える信号を発生する。
６１はＮ電位制御ステータスでありＳＲＸ信号送信レジスタ５２を介してシリアル通信インタフェース／外部インタフェース電位制御部３０にＮ電位制御ステータスを送信する。
【００３９】
ウオッチドグ監視回路４０はＣＰＵ１４ａから定期的にアクセスされ、ＣＰＵ１４ａから一定期間以上アクセスがないと、シリアル通信遮断信号ＷＤ信号を発生し、ＳＴＸ信号ラインを強制的にＬレベルに落とす。
【００４０】
シリアルラインゲートオフ検知回路６３はＳＴＸ信号ラインが一定期間Ｌレベルであることを検知し、シーケンス制御部５７に停止信号を発生、シーケンス制御部５７はＰＷＭ信号発生器１０を停止する。
【００４１】
タイミング変更タイマー６２は、Ｎ電位タイミング生成回路２６のベースクロックから一定時間位相をずらしたＰＷＭクロックを生成する。
【００４２】
図４はこの発明の一実施の形態である電流検出装置を有するＰＷＭインバータのシーケンスデータをＳＴＸ信号として送信する例を示す図である。
外部インタフェース電位タイミング生成回路３２ａのベースクロック（ＢＣＬＫ）の立ち下がりで発生する自動送信開始信号をトリガとして、ＳＴＸ信号としてシンクコード、ＩＤコード、シーケンスデータ、ＣＲＣデータの順に送信する。
受信コントローラ５３はＩＤコード（００１）を検出すると同時に発生するＳＹＳＴ信号を発生し、これによりＮ電位タイミング生成回路２６が同期し、タイミング変更タイマー６２によりＰＷＭクロック（ＰＷＭ用ＣＬＫ）の位相を一定期間ずらす。
【００４３】
また、マルチプレクサ制御回路２７もＮ電位タイミング生成回路２６に同期して切り替え信号ＳＷ０〜２を順次出力し、このタイミングに合わせてＡＤコンバータ１２ａが絶縁アンプ２１ａの出力をアナログデジタル変換する。
【００４４】
図５はこの発明の一実施の形態であるＰＷＭインバータのＰＷＭ指令データをＳＴＸ信号として送信する例を示す図である。
ＰＷＭ指令レジスタ３３にＰＷＭ指令値Ｕｃｍｄ、Ｖｃｍｄ、Ｗｃｍｄのデータを書き込んだ後、送信開始信号をＣＰＵ１４が送信開始信号を出力すると同時にＳＴＸデータを送信開始する。
【００４５】
図６はこの発明の一実施の形態であるＰＷＭインバータのＮ電位ＰＷＭクロックと外部インタフェース電位ベースクロック（ＢＣＬＫ）および下側アーム全相導通期間の関係を示した図である。ＣＰＵ１４ａが割り込み信号を受けてＵ相、Ｖ相、Ｗ相のＡＤ変換を開始することにより、インバータの下アームが全相導通している時間をＡＤ変換している時間に制限できる。
これによりＰＷＭ指令値の制限値を向上し、高速回転領域での電圧飽和を緩和できる。
【００４６】
上記の実施の形態では、シャント抵抗をＵ相、Ｖ相、Ｗ相のインバータの下アームと直流電源の間に配置した例を示したが、Ｕ相、Ｖ相、Ｗ相の任意の２つの相についてインバータ下アームと直流電源の間に配置し両端電圧を検出し、残りの相は検出データを加算し符号を反転することにより検出することも可能である。
【００４７】
また、上記の実施の形態では、ウオッチドグ監視回路４０およびシリアルラインゲートオフ検知回路６３はＳＴＸ信号をＬレベルにした例を示したが、これをＳＣＬＫ信号でＬレベルにしてゲートオフすることも可能である。
【００４８】
また、上記説明では電流検出装置をＰＷＭインバータに使用した例を示したが、ＰＷＭインバータに限定されるものではなく、サーボアンプにも利用できることはいうまでもない。
【００４９】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００５０】
外部インタフェース電位制御部とＮ電位制御部とに分離し、外部インタフェース電位制御部をエンコーダインタフェースおよび外部ユニットインタフェースと同電位とし、外部インタフェース電位制御部とＮ電位制御部とをフォトカプラを介したシリアル通信で結合するようにしたので、従来装置において上位のコントローラやエンコーダとのインタフェースに必要であった多数の絶縁部品を大幅に削減でき、実装面積が小さくできる。
【００５１】
また、Ｎ電位制御部は、外部インタフェース電位制御部が送信する、シンクコード部、ＩＤコード部、データ部、誤り検出ビット部から構成される第１のシリアル送信データと、シリアル通信用同期クロックとを受信し、レジスタに格納するとともに、Ｎ電位の制御ステータス情報にＣＲＣデータ等の誤り検出ビットを付加した上でシリアル通信用同期クロックに同期して第２のシリアル送信データを外部インタフェース電位制御部に送信するようにしたので、外部インタフェース電位制御部とＮ電位制御部とのシリアル通信の同期が容易にとれる。
【００５２】
さらに、外部インタフェース電位制御部は、制御のベースクロックに同期したタイミングで外部インタフェース電位タイミング生成回路が発生する自動送信開始信号に同期して第１のシリアル送信データを出力し、またＮ電位制御部は、この第１のシリアル送信データのＩＤコードを認識すると同時に発生される同期信号によりＮ電位のベースクロックを発生するＮ電位タイミング生成回路を備えたので、外部インタフェース電位制御部とＮ電位制御部のクロックを同期させることができる。
【００５３】
さらにまた、Ｎ電位タイミング生成回路が発生する切り替え開始信号により、マルチプレクサを切り替える信号を発生するマルチプレクサ制御回路を備えたので、ＰＷＭ出力信号とマルチプレクサ切り替え信号と、ＣＰＵの割り込み信号が同期し、インバータの下アームが全相導通している状態でマルチプレクサを順次切り替え、絶縁アンプを介してアナログ・デジタル変換し、モータに流れる電流を効率良く検出することができる。
【００５４】
また、Ｎ電位タイミング生成回路の発生するＮ電位のベースクロックから一定時間位相をずらしたＰＷＭ用クロックを発生するタイミング変更タイマーを備えたので、インバータの下アームが全相導通している時間を短縮することができ、ＰＷＭ指令値の制限値を向上し、高速回転領域での電圧飽和を緩和できる。
【００５５】
また、誤り検出ビット、シンクコード、シリアル通信用同期クロック数を確認し異常が検知されたときは通信異常として、データの書き込みを阻止するシリアル通信異常監視回路を備えたので、シリアル通信で異常が発生した場合の誤動作を防ぐことができる。
【００５６】
さらに、ＣＰＵから一定期間アクセスがない場合、シリアル通信遮断信号を発生し、シリアル送信データラインをＬレベルに落とすウォッチドグ監視回路を備えたので、ＣＰＵで異常が発生した場合に、ゲート遮断しモータに流れる電流を遮断できる。
【００５７】
さらにまた、シリアル送信データラインが一定時間以上Ｌレベルの場合、停止信号を発生するシリアルラインゲートオフ回路と、この停止信号によりＰＷＭ信号の発生を停止させるシーケンス制御部と、を備えたので、外部インタフェース電位制御部とＮ電位制御部のいずれも制御不可能な状況になった場合に、ゲート遮断しモータに流れる電流を遮断できる。
【００５８】
【図面の簡単な説明】
【図１】この発明の一実施の形態である電流検出装置を有するＰＷＭインバータの構成を示す図である。
【図２】この発明の一実施の形態であるＰＷＭインバータの制御電位と制御ブロックの関係を示す図である。
【図３】この発明の一実施の形態であるＰＷＭインバータのシリアル通信インタフェース／外部インタフェース電位制御部３０とシリアル通信インタフェース／Ｎ電位制御部３１の詳細を示した図である。
【図４】この発明の一実施の形態である電流検出装置を有するＰＷＭインバータのシーケンスデータをＳＴＸ信号として送信する例を示す図である。
【図５】この発明の一実施の形態であるＰＷＭインバータのＰＷＭ指令データをＳＴＸ信号として送信する例を示す図である。
【図６】この発明の一実施の形態であるＰＷＭインバータのＮ電位ＰＷＭクロックと外部インタフェース電位ベースクロックおよび下側アーム全相導通期間の関係を示した図である。
【図７】従来のＰＷＭインバータの下アームのスイッチング素子と直流電源の間にシャント抵抗を配置した場合の構成を示す図である。
【図８】従来のＰＷＭインバータのＰＷＭ制御と電流検出のタイミングを表した図である。
【図９】従来のＰＷＭインバータの制御ブロック図と制御電位との関係を示した図である。
【図１０】従来のＰＷＭインバータのＡ／Ｄ変換のタイミングを示した図である。
【図１１】従来のＰＷＭインバータのトルク・回転数特性を示した図である。
【符号の説明】
１ モータ、 ２ エンコーダ、 ３ インバータ、 ４〜６ シャント抵抗、 １０ ＰＷＭ信号発生器、 １１ マルチプレクサ、 １２ａ ＡＤコンバータ、 １３ エンコーダインタフェース、 １４ａ ＣＰＵ、 １５ 外部ユニットインタフェース、 ２０ａ フォトカプラ、 ２１ａ 絶縁アンプ、 ２４ シリアル通信異常監視回路、 ２６ Ｎ電位タイミング生成回路、 ２７ マルチプレクサ制御回路、 ３０ シリアル通信インタフェース／外部インタフェース電位制御部、 ３１ シリアル通信インタフェース／Ｎ電位制御部、 ３２ａ 外部インタフェース電位タイミング生成回路、 ３３ ＰＷＭ指令レジスタ、 ３４ シーケンス指令レジスタ、 ３５ 同期通信クロック生成回路、 ３６ ＳＴＸ送信レジスタ、 ３７ ＳＲＸ信号受信レジスタ、 ３８ａ 誤り検出ビット付加部、 ３９ 通信異常検出部、 ４０ ウォッチドグ監視回路、４１ Ｎ電位制御ステータスレジスタ、 ４２ ＩＤコード・シンクコード付加回路、 ４３ ＳＲＸ受信バッファ、 ５０ 同期通信クロック受信レジスタ、 ５１ ＳＴＸ信号受信レジスタ、 ５２ ＳＲＸ信号送信レジスタ、 ５３受信コントローラ、 ５４ ＳＴＸ受信バッファ、 ５５ セレクタ、 ５６異常検知回路、 ５７ シーケンス制御部、 ５８ 誤り検出ビットエラー検出部、 ５９ シンクコードエラー検出部、 ６０ 同期通信クロック異常検出部、 ６１ Ｎ電位制御ステータス、 ６２ タイミング変更タイマー、 ６３
シリアルラインゲートオフ検知回路。
【発明の属する技術分野】
この発明は、電流検出装置に係わり、特に外部ユニットやエンコーダ等のインタフェースを多数備えたＰＷＭインバータ、またはサーボアンプの電流検出装置に関する。
【０００２】
【従来の技術】
ＰＷＭインバータは直流電圧をスイッチングさせることにより所望の出力電流を得る制御装置であり、その出力電流を精度よく高応答に制御するために電流検出装置が必要である。従来は、スイッチング動作に同期してモータへの出力電流をホール素子や絶縁アンプ等を利用して検出していた。
【０００３】
また、実開昭５０−１３４６１７号公報や特開昭６３−８０７７４号公報に記載のように、モータ電流を直接検出するのではなく、電流検出用のシャント抵抗をＰＷＭインバータの下アームの直流電源との間に配置し、下アームのスイッチング素子が全相導通状態のタイミングでシャント抵抗の両端の電圧を検出することにより、モータ電流を推定する方法がある。
【０００４】
図７は従来のＰＷＭインバータの下アームのスイッチング素子と直流電源の間にシャント抵抗を配置した場合の構成を示す図である。図において、モータ１はエンコーダ２が装備されており、ＩＧＢＴ、トランジスタ等のスイッチング素子により構成されるインバータ３により駆動される。シャント抵抗４〜６はインバータ３の下アームのスイッチング素子と直流電源との間に接続されており、直流電源はダイオードモジュール７および平滑コンデンサ８により供給される。
【０００５】
エンコーダ２の検出データは、フォトカプラ２０ｂを介してエンコーダインタフェース１３が受信し、ＣＰＵ１４ｂは位置、速度の情報を得る。また、モータに流れる電流は、ＣＰＵ１４ｂがタイミング生成回路３２ｂから発生する割り込み信号に同期してマルチプレクサ１１を切り替え、シャント抵抗４〜６の両端の電圧を、Ａ／Ｄコンバータ１２ａでアナログ・デジタル変換（以後、Ａ／Ｄ変換と記す）することにより検出する。
【０００６】
ＣＰＵ１４ｂは、これらの情報を基にＰＷＭ指令値を演算し、ＰＷＭ信号発生器１０に指令する。ＰＷＭ信号発生器１０が発生するＵ相、Ｖ相、Ｗ相のＰＷＭ信号ＳＵ、ＳＶ、ＳＷにより、ベース回路９はインバータ３の各スイッチング素子にゲート信号ＧＵＰ、ＧＵＮ、ＧＶＰ、ＧＶＮ、ＧＷＰ、ＧＷＮを発生する。
【０００７】
外部ユニットインタフェース１５はアナログの入出力、デジタル入出力、シリアル通信入出力、パルス列入出力のインタフェースであり、Ｄ／Ａコンバータ１６、Ａ／Ｄコンバータ１２ｂ、ＤＩＯインタフェース１７、ＳＩＯインタフェース１８、パルスカウンタ１９から構成され、絶縁アンプ２１ｂ、２１ｃ、フォトカプラ２０ｃ等の絶縁素子が必要である。
【０００８】
図８は従来のＰＷＭインバータのＰＷＭ制御と電流検出のタイミングを表した図である。図において、ＣＰＵ１４ｂで演算したＰＷＭ指令値Ｕｃｍｄ、Ｖｃｍｄ、Ｗｃｍｄは、ＰＷＭ信号発生器１０で三角波と比較され、ＰＷＭ信号ＳＵ、ＳＶ、ＳＷを発生する。ＳＵ、ＳＶ、ＳＷは各々Ｈの時に下アームスイッチング素子が導通し、Ｌの時に上アームスイッチング素子が導通する。
【０００９】
Ｖ相電流ｉｖとＶ相のシャント抵抗５の両端電圧Ｖｖｎとの関係は図示となっており、Ｖ相下アームが導通しているタイミングではＶ相電流ｉｖと両端電圧Ｖｖｎとは比例関係にあるので、このタイミングで両端電圧Ｖｖｎを計測することによりＶ相電流ｉｖが検出できる。Ｕ相、Ｗ相についても同様であり、下アームが全相導通しているタイミングでシャント抵抗４〜６の両端電圧をＡ／Ｄ変換することにより、Ｕ相、Ｖ相、Ｗ相の電流が検出できる。
【００１０】
【発明が解決しようとする課題】
図９は従来のＰＷＭインバータの制御ブロック図と制御電位との関係を示した図である。ＣＰＵ１４ｂが直流電源のＮ電位に配置されているので、図７に示すように上位のコントローラやエンコーダ２とのインタフェースにはフォトカプラ２０ｂ、２０ｃ、絶縁アンプ２１ｂ、２１ｃ等の多数の絶縁部品が必要であり、応答速度を上げられないという問題点、ノイズに弱いという問題点、寿命があるという問題点がある。さらに、絶縁距離を確保するため実装面積も大きくなるという問題点がある。
【００１１】
図１０は従来のＰＷＭインバータのＡ／Ｄ変換のタイミングを示した図、図１１は従来のＰＷＭインバータのトルク・回転数特性を示した図である。モータ電流を検出するためには、Ａ／Ｄコンバータ１２ｂは下アームが全相導通しているタイミングでＡ／Ｄ変換する必要があり、図１０に示すように割り込み信号から全相のＡ／Ｄ変換が完了するまでのＡＤ変換時間の２倍の時間だけ全相導通時間を確保する必要がある。このため無駄時間が大きくなると同時に、全相導通時間を確保するためにＰＷＭ指令の最大値を小さく制限する必要がある。このためモータ電流の最大値が制限され、電圧飽和をおこすという問題点がある。
特に高速回転で誘起電圧が大きい領域で、図１１に示すように電圧飽和をおこし、トルクが出なくなるという問題点がある。
【００１２】
この発明は、上述のような課題を解決するためになされたもので、第１の目的は、従来装置において上位のコントローラやエンコーダとのインタフェースに必要であった多数の絶縁部品を大幅に削減できる電流検出装置を得るものである。
【００１３】
また、第２の目的は、全相導通時間を短縮できる電流検出装置を得るものである。
【００１４】
【課題を解決するための手段】
この発明に係る電流検出装置においては、インバータの下アームと直流電源との間に配置されたシャント抵抗と、このシャント抵抗に接続されるマルチプレクサと、このマルチプレクサで切り替え、選択された前記シャント抵抗の両端電圧を絶縁アンプを介してアナログ・デジタル変換するＡ／Ｄ変換器と、この変換されたデータにより電流を検出するＣＰＵと、外部ユニットやエンコーダとの情報の送受信を実施し、位置、速度、電流制御を実施する外部インタフェース電位制御部と、インバータの下アームと直流電源との間に配置されたシャント抵抗の両端電圧を検出するためのマルチプレクサ切り替えタイミングとＰＷＭ信号発生を制御するＮ電位制御部と、を有し、
前記外部インタフェース電位制御部を外部ユニットインタフェースおよびエンコーダインタフェースと同電位とするとともに、
前記外部インタフェース電位制御部と前記Ｎ電位制御部とをフォトカプラを介したシリアル通信で結合したものである。
【００１５】
また、Ｎ電位制御部は、前記外部インタフェース電位制御部が送信する、シンクコード部、ＩＤコード部、データ部、誤り検出ビット部から構成される第１のシリアル送信データと、シリアル通信用同期クロックとを受信し、レジスタに格納するとともに、Ｎ電位制御部のステータスデータに誤り検出ビットを付加した上でシリアル通信用同期クロックに同期して第２のシリアル送信データを前記外部インタフェース電位制御部に送信するようにしたものである。
【００１６】
さらに、外部インタフェース電位制御部は、制御のベースクロックに同期したタイミングで外部インタフェース電位タイミング生成回路が発生する自動送信開始信号に同期して第１のシリアル送信データを出力し、またＮ電位制御部は、この第１のシリアル送信データのＩＤコードを認識すると同時に発生される同期信号によりＮ電位のベースクロックを発生するＮ電位タイミング生成回路を備えたものである。
【００１７】
さらにまた、Ｎ電位タイミング生成回路が発生する切り替え開始信号により、マルチプレクサを切り替える信号を発生するマルチプレクサ制御回路を備えたものである。
【００１８】
また、Ｎ電位タイミング生成回路の発生するＮ電位のベースクロックから一定時間位相をずらしたＰＷＭ用クロックを発生するタイミング変更タイマーを備えたものである。
【００１９】
また、誤り検出ビット、シンクコード、シリアル通信用同期クロック数を確認し異常が検知されたときは通信異常として、データの書き込みを阻止するシリアル通信異常監視回路を備えたものである。
【００２０】
さらに、ＣＰＵから一定期間アクセスがない場合、シリアル通信遮断信号を発生し、第１のシリアル送信データラインをＬレベルに落とすウォッチドグ監視回路を備えたものである。
【００２１】
さらにまた、第１のシリアル送信データラインが一定時間以上Ｌレベルの場合、停止信号を発生するシリアルラインゲートオフ回路と、この停止信号によりＰＷＭ信号の発生を停止させるシーケンス制御部と、を備えたものである。
【００２２】
【発明の実施の形態】
発明の実施の形態１．
図１はこの発明の一実施の形態である電流検出装置を有するＰＷＭインバータの構成を示す図、図２はこの発明の一実施の形態であるＰＷＭインバータの制御電位と制御ブロックの関係を示す図である。この発明の一実施の形態であるＰＷＭインバータにおいては、図２に示すように位置制御、速度制御、電流制御はエンコーダ２と同電位である外部インタフェース電位で実施し、ＰＷＭ制御と電流検出をＮ電位で実施する。
【００２３】
図１において、１〜１３、１５〜１９は上記従来装置と同様であり、その説明を省略する。また、エンコーダインタフェース１３および外部ユニットインタフェース１５は、外部インタフェース電位制御部と同電位であるため、フォトカプラや絶縁アンプ等の絶縁部品を介さず直接入力できる。
外部インタフェース電位タイミング生成回路３２ａはＣＰＵ１４ａに割り込み信号を発生する機能と外部インタフェース電位制御部としてのシリアル通信インタフェース／外部インタフェース電位制御部３０に自動送信開始信号を発生する機能とを有する。
【００２４】
シリアル通信インタフェース／外部インタフェース電位制御部３０は、外部インタフェース電位タイミング生成回路３２ａの発生する自動送信開始信号や、ＣＰＵ１４ａの発生する送信開始信号をトリガとして、シリアル通信用同期クロック（以後、ＳＣＬＫと記す）および第１のシリアル送信データ（以後、ＳＴＸと記す）を送信する。
【００２５】
ＳＴＸは、ＰＷＭ電圧指令、シーケンス指令、設定データからなるデータ部、データ部に対応して付加されるＩＤコード部、シンクコード部、誤り検出ビット部から構成される。
【００２６】
ＳＣＬＫ、ＳＴＸをフォトカプラ２０ａを介して受信したＮ電位制御部としてのシリアル通信インタフェース／Ｎ電位制御部３１は、ＳＴＸをレジスタに格納するとともに、Ｎ電位の制御ステータス情報にＣＲＣデータ等の誤り検出ビットを付加した第２のシリアル送信データ（以後、ＳＲＸと記す）を、ＳＬＣＫに同期してシリアル通信インタフェース／外部インタフェース電位制御部３０に送信する。
【００２７】
シリアル通信インタフェース／Ｎ電位制御部３１は、シリアル通信インタフェース／外部インタフェース電位制御部３０が外部インタフェース電位タイミング生成回路３２ａのベースクロックをトリガとして付加した特定のＩＤコードを検出して、Ｎ電位タイミング生成回路２６に同期信号を発生することにより、外部インタフェース電位タイミング生成回路３２ａとＮ電位タイミング生成回路２６は同期する。
【００２８】
Ｎ電位タイミング生成回路２６は，ＰＷＭ信号発生器１０に三角波の基準となるＰＷＭ用クロックを、またマルチプレクサ制御回路２７に切り替え開始信号を発生する。
マルチプレクサ制御回路２７は、順次シャント抵抗の両端電圧Ｖｕｎ、Ｖｖｎ、Ｖｗｎの切り替え信号を発生し、マルチプレクサ１１の出力は絶縁アンプ２１ａを介してＡＤコンバータ１２ａに入力される。
【００２９】
シリアル通信異常監視回路２４はシリアル通信の異常を監視し、異常が発生した場合は、シリアル通信データをレジスタに書き込むのを阻止し、またＳＴＸ信号が一定期間Ｌレベルであることを検出しＰＷＭ信号発生器１０の機能を停止させる。
【００３０】
図３はこの発明の一実施の形態であるＰＷＭインバータのシリアル通信インタフェース／外部インタフェース電位制御部３０とシリアル通信インタフェース／Ｎ電位制御部３１の詳細を示した図である。
図において、ＣＰＵ１４ａは図２に示した制御で生成したＰＷＭ指令をＰＷＭ指令レジスタ３３に、シーケンス指令をシーケンス指令レジスタ３４に書き込む。
【００３１】
外部インタフェース電位タイミング生成回路３２ａは、制御のベースクロック（ＢＣＬＫ）に同期したタイミングで自動送信開始信号を、シリアル通信インタフェース／外部インタフェース電位制御部３０に発生する。
ＩＤコード・シンクコード付加回路４２は、シーケンス指令レジスタ３４内のデータにＩＤコード、シンクコードを付加し、ＳＴＸ信号送信レジスタ３６に転送する。さらに、同時に起動した同期通信クロック生成回路３５が発生するシリアル通信用同期クロック（ＳＣＬＫ）の立ち下がりに同期して、シリアル通信インタフェース／外部インタフェース電位制御部３０からＳＴＸ信号を出力する。
【００３２】
また、誤り検出ビット付加部３８ａではＳＴＸ送信レジスタ３６が発生するシフトデータからＣＲＣデータ等の誤り検出ビットを生成し、ＳＴＸデータの最後に付加する。
【００３３】
また、ＰＷＭ指令レジスタ３３に書き込まれたデータは、ＣＰＵ１４ａが発生する送信開始信号をトリガとして、シンクコード、ＩＤコード、ＣＲＣデータを付加した上で、ＳＴＸ信号として送信される。
【００３４】
送信されたシリアル通信同期クロック（ＳＣＬＫ）や送信データ（ＳＴＸ）は、フォトカプラ２０ａを介してシリアル通信インタフェース／Ｎ電位制御部３１が受信し、それぞれ同期通信クロック受信レジスタ５０、ＳＴＸ信号受信レジスタ５１に入力され、同時にＳＲＸ信号送信レジスタ５２が起動し、誤り検出ビット付加部３８ｂで生成したＣＲＣデータを付加した上で、シリアル通信同期クロック（ＳＣＬＫ）の立ち上がりに同期してＳＲＸ信号を、シリアル通信インタフェース／外部インタフェース電位制御部３０に送信する。
【００３５】
シリアル通信インタフェース／外部インタフェース電位制御部３０は、ＳＲＸ信号受信レジスタ３７で、ＳＣＬＫ信号の立ち下がりで受信し、受信したデータは受信後ＳＲＸ受信バッファ４３に格納し、Ｎ電位制御ステータスレジスタ４１に転送される。
ＣＲＣデータを確認する通信異常検出部３９は、受信したデータに異常がある場合書き込み信号をブロックし、Ｎ電位制御ステータスレジスタ４１への書き込みを阻止する。
【００３６】
シリアル通信インタフェース／Ｎ電位制御部３１は、ＳＴＸ信号をＳＴＸ信号受信レジスタ５１で受信し、ＳＴＸ受信バッファ５４に格納する。
受信コントローラ５３はＳＣＬＫをカウントしＩＤコードを読み込み、セレクタ５５にＩＤコードと書き込み信号を発信する。これに応じて、セレクタ５５がＰＷＭ信号発生器１０やシーケンス制御部５７に書き込む。
また、受信コントローラ５３は、シーケンス指令を送信するＩＤコードを検出し、ＩＤコードを認識すると同時に同期信号（ＳＹＳＴ）をＮ電位タイミング生成回路２６に発生する。この同期信号によりＮ電位タイミング生成回路２６を同期することにより、外部インタフェース電位タイミング生成回路３２ａとＮ電位タイミング生成回路２６が同期することができる。
【００３７】
シリアル通信異常監視回路２４は、誤り検出ビットエラー検出部５８とシンクコードエラー検出部５９と同期通信クロック異常検出部６０とから構成され、異常を検出した場合は各レジスタへの書き込みを阻止する。
【００３８】
マルチプレクサ制御回路２７は、Ｎ電位タイミング生成回路２６の発生する切り替え開始信号をもとにマルチプレクサ１１を切り替える信号を発生する。
６１はＮ電位制御ステータスでありＳＲＸ信号送信レジスタ５２を介してシリアル通信インタフェース／外部インタフェース電位制御部３０にＮ電位制御ステータスを送信する。
【００３９】
ウオッチドグ監視回路４０はＣＰＵ１４ａから定期的にアクセスされ、ＣＰＵ１４ａから一定期間以上アクセスがないと、シリアル通信遮断信号ＷＤ信号を発生し、ＳＴＸ信号ラインを強制的にＬレベルに落とす。
【００４０】
シリアルラインゲートオフ検知回路６３はＳＴＸ信号ラインが一定期間Ｌレベルであることを検知し、シーケンス制御部５７に停止信号を発生、シーケンス制御部５７はＰＷＭ信号発生器１０を停止する。
【００４１】
タイミング変更タイマー６２は、Ｎ電位タイミング生成回路２６のベースクロックから一定時間位相をずらしたＰＷＭクロックを生成する。
【００４２】
図４はこの発明の一実施の形態である電流検出装置を有するＰＷＭインバータのシーケンスデータをＳＴＸ信号として送信する例を示す図である。
外部インタフェース電位タイミング生成回路３２ａのベースクロック（ＢＣＬＫ）の立ち下がりで発生する自動送信開始信号をトリガとして、ＳＴＸ信号としてシンクコード、ＩＤコード、シーケンスデータ、ＣＲＣデータの順に送信する。
受信コントローラ５３はＩＤコード（００１）を検出すると同時に発生するＳＹＳＴ信号を発生し、これによりＮ電位タイミング生成回路２６が同期し、タイミング変更タイマー６２によりＰＷＭクロック（ＰＷＭ用ＣＬＫ）の位相を一定期間ずらす。
【００４３】
また、マルチプレクサ制御回路２７もＮ電位タイミング生成回路２６に同期して切り替え信号ＳＷ０〜２を順次出力し、このタイミングに合わせてＡＤコンバータ１２ａが絶縁アンプ２１ａの出力をアナログデジタル変換する。
【００４４】
図５はこの発明の一実施の形態であるＰＷＭインバータのＰＷＭ指令データをＳＴＸ信号として送信する例を示す図である。
ＰＷＭ指令レジスタ３３にＰＷＭ指令値Ｕｃｍｄ、Ｖｃｍｄ、Ｗｃｍｄのデータを書き込んだ後、送信開始信号をＣＰＵ１４が送信開始信号を出力すると同時にＳＴＸデータを送信開始する。
【００４５】
図６はこの発明の一実施の形態であるＰＷＭインバータのＮ電位ＰＷＭクロックと外部インタフェース電位ベースクロック（ＢＣＬＫ）および下側アーム全相導通期間の関係を示した図である。ＣＰＵ１４ａが割り込み信号を受けてＵ相、Ｖ相、Ｗ相のＡＤ変換を開始することにより、インバータの下アームが全相導通している時間をＡＤ変換している時間に制限できる。
これによりＰＷＭ指令値の制限値を向上し、高速回転領域での電圧飽和を緩和できる。
【００４６】
上記の実施の形態では、シャント抵抗をＵ相、Ｖ相、Ｗ相のインバータの下アームと直流電源の間に配置した例を示したが、Ｕ相、Ｖ相、Ｗ相の任意の２つの相についてインバータ下アームと直流電源の間に配置し両端電圧を検出し、残りの相は検出データを加算し符号を反転することにより検出することも可能である。
【００４７】
また、上記の実施の形態では、ウオッチドグ監視回路４０およびシリアルラインゲートオフ検知回路６３はＳＴＸ信号をＬレベルにした例を示したが、これをＳＣＬＫ信号でＬレベルにしてゲートオフすることも可能である。
【００４８】
また、上記説明では電流検出装置をＰＷＭインバータに使用した例を示したが、ＰＷＭインバータに限定されるものではなく、サーボアンプにも利用できることはいうまでもない。
【００４９】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００５０】
外部インタフェース電位制御部とＮ電位制御部とに分離し、外部インタフェース電位制御部をエンコーダインタフェースおよび外部ユニットインタフェースと同電位とし、外部インタフェース電位制御部とＮ電位制御部とをフォトカプラを介したシリアル通信で結合するようにしたので、従来装置において上位のコントローラやエンコーダとのインタフェースに必要であった多数の絶縁部品を大幅に削減でき、実装面積が小さくできる。
【００５１】
また、Ｎ電位制御部は、外部インタフェース電位制御部が送信する、シンクコード部、ＩＤコード部、データ部、誤り検出ビット部から構成される第１のシリアル送信データと、シリアル通信用同期クロックとを受信し、レジスタに格納するとともに、Ｎ電位の制御ステータス情報にＣＲＣデータ等の誤り検出ビットを付加した上でシリアル通信用同期クロックに同期して第２のシリアル送信データを外部インタフェース電位制御部に送信するようにしたので、外部インタフェース電位制御部とＮ電位制御部とのシリアル通信の同期が容易にとれる。
【００５２】
さらに、外部インタフェース電位制御部は、制御のベースクロックに同期したタイミングで外部インタフェース電位タイミング生成回路が発生する自動送信開始信号に同期して第１のシリアル送信データを出力し、またＮ電位制御部は、この第１のシリアル送信データのＩＤコードを認識すると同時に発生される同期信号によりＮ電位のベースクロックを発生するＮ電位タイミング生成回路を備えたので、外部インタフェース電位制御部とＮ電位制御部のクロックを同期させることができる。
【００５３】
さらにまた、Ｎ電位タイミング生成回路が発生する切り替え開始信号により、マルチプレクサを切り替える信号を発生するマルチプレクサ制御回路を備えたので、ＰＷＭ出力信号とマルチプレクサ切り替え信号と、ＣＰＵの割り込み信号が同期し、インバータの下アームが全相導通している状態でマルチプレクサを順次切り替え、絶縁アンプを介してアナログ・デジタル変換し、モータに流れる電流を効率良く検出することができる。
【００５４】
また、Ｎ電位タイミング生成回路の発生するＮ電位のベースクロックから一定時間位相をずらしたＰＷＭ用クロックを発生するタイミング変更タイマーを備えたので、インバータの下アームが全相導通している時間を短縮することができ、ＰＷＭ指令値の制限値を向上し、高速回転領域での電圧飽和を緩和できる。
【００５５】
また、誤り検出ビット、シンクコード、シリアル通信用同期クロック数を確認し異常が検知されたときは通信異常として、データの書き込みを阻止するシリアル通信異常監視回路を備えたので、シリアル通信で異常が発生した場合の誤動作を防ぐことができる。
【００５６】
さらに、ＣＰＵから一定期間アクセスがない場合、シリアル通信遮断信号を発生し、シリアル送信データラインをＬレベルに落とすウォッチドグ監視回路を備えたので、ＣＰＵで異常が発生した場合に、ゲート遮断しモータに流れる電流を遮断できる。
【００５７】
さらにまた、シリアル送信データラインが一定時間以上Ｌレベルの場合、停止信号を発生するシリアルラインゲートオフ回路と、この停止信号によりＰＷＭ信号の発生を停止させるシーケンス制御部と、を備えたので、外部インタフェース電位制御部とＮ電位制御部のいずれも制御不可能な状況になった場合に、ゲート遮断しモータに流れる電流を遮断できる。
【００５８】
【図面の簡単な説明】
【図１】この発明の一実施の形態である電流検出装置を有するＰＷＭインバータの構成を示す図である。
【図２】この発明の一実施の形態であるＰＷＭインバータの制御電位と制御ブロックの関係を示す図である。
【図３】この発明の一実施の形態であるＰＷＭインバータのシリアル通信インタフェース／外部インタフェース電位制御部３０とシリアル通信インタフェース／Ｎ電位制御部３１の詳細を示した図である。
【図４】この発明の一実施の形態である電流検出装置を有するＰＷＭインバータのシーケンスデータをＳＴＸ信号として送信する例を示す図である。
【図５】この発明の一実施の形態であるＰＷＭインバータのＰＷＭ指令データをＳＴＸ信号として送信する例を示す図である。
【図６】この発明の一実施の形態であるＰＷＭインバータのＮ電位ＰＷＭクロックと外部インタフェース電位ベースクロックおよび下側アーム全相導通期間の関係を示した図である。
【図７】従来のＰＷＭインバータの下アームのスイッチング素子と直流電源の間にシャント抵抗を配置した場合の構成を示す図である。
【図８】従来のＰＷＭインバータのＰＷＭ制御と電流検出のタイミングを表した図である。
【図９】従来のＰＷＭインバータの制御ブロック図と制御電位との関係を示した図である。
【図１０】従来のＰＷＭインバータのＡ／Ｄ変換のタイミングを示した図である。
【図１１】従来のＰＷＭインバータのトルク・回転数特性を示した図である。
【符号の説明】
１ モータ、 ２ エンコーダ、 ３ インバータ、 ４〜６ シャント抵抗、 １０ ＰＷＭ信号発生器、 １１ マルチプレクサ、 １２ａ ＡＤコンバータ、 １３ エンコーダインタフェース、 １４ａ ＣＰＵ、 １５ 外部ユニットインタフェース、 ２０ａ フォトカプラ、 ２１ａ 絶縁アンプ、 ２４ シリアル通信異常監視回路、 ２６ Ｎ電位タイミング生成回路、 ２７ マルチプレクサ制御回路、 ３０ シリアル通信インタフェース／外部インタフェース電位制御部、 ３１ シリアル通信インタフェース／Ｎ電位制御部、 ３２ａ 外部インタフェース電位タイミング生成回路、 ３３ ＰＷＭ指令レジスタ、 ３４ シーケンス指令レジスタ、 ３５ 同期通信クロック生成回路、 ３６ ＳＴＸ送信レジスタ、 ３７ ＳＲＸ信号受信レジスタ、 ３８ａ 誤り検出ビット付加部、 ３９ 通信異常検出部、 ４０ ウォッチドグ監視回路、４１ Ｎ電位制御ステータスレジスタ、 ４２ ＩＤコード・シンクコード付加回路、 ４３ ＳＲＸ受信バッファ、 ５０ 同期通信クロック受信レジスタ、 ５１ ＳＴＸ信号受信レジスタ、 ５２ ＳＲＸ信号送信レジスタ、 ５３受信コントローラ、 ５４ ＳＴＸ受信バッファ、 ５５ セレクタ、 ５６異常検知回路、 ５７ シーケンス制御部、 ５８ 誤り検出ビットエラー検出部、 ５９ シンクコードエラー検出部、 ６０ 同期通信クロック異常検出部、 ６１ Ｎ電位制御ステータス、 ６２ タイミング変更タイマー、 ６３
シリアルラインゲートオフ検知回路。
Claims (8)
- インバータの下アームと直流電源との間に配置されたシャント抵抗と、このシャント抵抗に接続されるマルチプレクサと、このマルチプレクサで切り替え、選択された前記シャント抵抗の両端電圧を絶縁アンプを介してアナログ・デジタル変換するＡ／Ｄ変換器と、この変換されたデータにより電流を検出するＣＰＵと、外部ユニットやエンコーダとの情報の送受信を実施し、位置、速度、電流制御を実施する外部インタフェース電位制御部と、前記シャント抵抗の両端電圧を検出するためのマルチプレクサ切り替えタイミングとＰＷＭ信号発生を制御するＮ電位制御部と、を有し、
前記外部インタフェース電位制御部を外部ユニットインタフェースおよびエンコーダインタフェースと同電位とするとともに、
前記外部インタフェース電位制御部と前記Ｎ電位制御部とをフォトカプラを介したシリアル通信で結合した電流検出装置。 - 前記Ｎ電位制御部は、前記外部インタフェース電位制御部が送信する、シンクコード部、ＩＤコード部、データ部、誤り検出ビット部から構成される第１のシリアル送信データと、シリアル通信用同期クロックとを受信し、レジスタに格納するとともに、前記Ｎ電位制御部のステータスデータに誤り検出ビットを付加した上でシリアル通信用同期クロックに同期して第２のシリアル送信データを前記外部インタフェース電位制御部に送信するようにしたことを特徴とする請求項１記載の電流検出装置。
- 前記外部インタフェース電位制御部は、制御のベースクロックに同期したタイミングで外部インタフェース電位タイミング生成回路が発生する自動送信開始信号、またはＣＰＵが発生する送信開始信号に同期して第１のシリアル送信データを出力し、前記Ｎ電位制御部は、この第１のシリアル送信データのＩＤコードを認識すると同時に発生される同期信号によりＮ電位のベースクロックを発生するＮ電位タイミング生成回路を備えたことを特徴とする請求項２記載の電流検出装置。
- 前記Ｎ電位タイミング生成回路が発生する切り替え開始信号により、前記マルチプレクサを切り替える信号を発生するマルチプレクサ制御回路を備えたことを特徴とする請求項３記載の電流検出装置。
- 前記Ｎ電位タイミング生成回路の発生するＮ電位のベースクロックから一定時間位相をずらしたＰＷＭ用クロックを発生するタイミング変更タイマーを備えたことを特徴とする請求項３記載の電流検出装置。
- 誤り検出ビット、シンクコード、シリアル通信用同期クロック数を確認し異常が検知されたときは通信異常として、データの書き込みを阻止するシリアル通信異常監視回路を備えたことを特徴とする請求項１から請求項５のいずれかに記載の電流検出装置。
- 前記ＣＰＵから一定期間アクセスがない場合、シリアル通信遮断信号を発生し、第１のシリアル送信データラインをＬレベルに落とすウォッチドグ監視回路を備えたことを特徴とする請求項１から請求項６のいずれかに記載の電流検出装置。
- 前記第１のシリアル送信データラインが一定時間以上Ｌレベルの場合、停止信号を発生するシリアルラインゲートオフ回路と、この停止信号によりＰＷＭ信号の発生を停止させるシーケンス制御部と、を備えたことを特徴とする請求項１から請求項７のいずれかに記載のＰＷＭインバータまたはサーボアンプの電流検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04130496A JP3546578B2 (ja) | 1996-02-28 | 1996-02-28 | 電流検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04130496A JP3546578B2 (ja) | 1996-02-28 | 1996-02-28 | 電流検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09229972A JPH09229972A (ja) | 1997-09-05 |
| JP3546578B2 true JP3546578B2 (ja) | 2004-07-28 |
Family
ID=12604755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04130496A Expired - Fee Related JP3546578B2 (ja) | 1996-02-28 | 1996-02-28 | 電流検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3546578B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3421277B2 (ja) * | 1998-08-26 | 2003-06-30 | 三菱電機株式会社 | モータ駆動制御装置およびモータ駆動制御方法 |
| JP4512211B2 (ja) * | 1999-01-25 | 2010-07-28 | 株式会社日立産機システム | 電流制御回路、インバータ制御装置、インバータ装置、および電力変換装置 |
| JP4491083B2 (ja) * | 1999-02-25 | 2010-06-30 | 株式会社日立産機システム | モータ制御装置およびその同期方法 |
| JP4880828B2 (ja) | 2001-06-19 | 2012-02-22 | 株式会社東芝 | インバータ装置 |
| JP2007159185A (ja) * | 2005-11-30 | 2007-06-21 | Nsk Ltd | 電動パワーステアリング制御装置、および方法 |
| JP5223659B2 (ja) * | 2008-05-13 | 2013-06-26 | 富士電機株式会社 | 電力変換装置の試験装置 |
| JP2010088186A (ja) * | 2008-09-30 | 2010-04-15 | Sanyo Electric Co Ltd | モータ制御回路 |
| JP4942804B2 (ja) * | 2009-11-04 | 2012-05-30 | 三菱電機株式会社 | 半導体電力変換装置 |
| US9071169B2 (en) * | 2011-02-18 | 2015-06-30 | Ge Hybrid Technologies, Llc | Programmable gate controller system and method |
| US9184650B2 (en) * | 2012-10-10 | 2015-11-10 | General Electric Company | Systems, methods, and apparatus for controlling power semiconductor devices |
| US10356228B2 (en) | 2012-10-10 | 2019-07-16 | General Electric Company | Systems, methods, and apparatus for controlling power semiconductor devices |
| JP6155779B2 (ja) * | 2013-04-09 | 2017-07-05 | 株式会社デンソー | パワー素子の電流検出回路 |
| KR101721107B1 (ko) | 2015-07-15 | 2017-03-29 | 엘에스산전 주식회사 | 게이트 드라이버 구동장치 |
| JP6595275B2 (ja) * | 2015-09-18 | 2019-10-23 | 株式会社東芝 | 電力変換器の制御装置 |
-
1996
- 1996-02-28 JP JP04130496A patent/JP3546578B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09229972A (ja) | 1997-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3546578B2 (ja) | 電流検出装置 | |
| CA2093242C (en) | Brushless motor control system | |
| JP2002345252A (ja) | 複数台の電力変換装置の運転方法とその装置 | |
| CN107209811B (zh) | 用于异步切换i2c数据线的系统和方法 | |
| CA2112238A1 (en) | Programmed pwm inverter controller | |
| JP5398380B2 (ja) | Ｐｗｍ半導体電力変換装置システムおよびｐｗｍ半導体電力変換装置 | |
| US11807211B2 (en) | Control apparatus for in-vehicle apparatus | |
| JP3421277B2 (ja) | モータ駆動制御装置およびモータ駆動制御方法 | |
| US8450983B2 (en) | Secondary control system for maintaining motor generator power generation during primary control failure | |
| CN107453752A (zh) | 共享通信总线的部件的内部振荡器的同步 | |
| JP2002300783A (ja) | ３相ｐｗｍ信号生成回路 | |
| US9136791B2 (en) | Motor driving device, integrated circuit device, motor apparatus and motor driving system | |
| US20140056338A1 (en) | Data communication device that carries out serial communication in order to control motor | |
| JP2001258151A (ja) | 電源電圧異常検出回路および方法 | |
| JP2002315389A (ja) | 電動機制御装置 | |
| JP3303104B2 (ja) | 電力変換器の故障モニタ装置 | |
| JP4181482B2 (ja) | 電子制御装置 | |
| JP5515688B2 (ja) | 高圧インバータのセル通信制御装置およびセル通信制御方法 | |
| US20180278195A1 (en) | Serializer-deserializer for motor drive circuit | |
| JP3793909B2 (ja) | 電力変換器の故障モニタ装置 | |
| JP3227533B2 (ja) | 電力変換装置の制御装置 | |
| JP2675225B2 (ja) | ブラシレスモータ制御用エンコーダ装置 | |
| JP3253890B2 (ja) | ブラシレスモータ制御用エンコーダ装置 | |
| JPH0447841B2 (ja) | ||
| WO2002037665A1 (fr) | Systeme de servocommande |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040323 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040405 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080423 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110423 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120423 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120423 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140423 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |