JPH09229972A - 電流検出装置 - Google Patents
電流検出装置Info
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- JPH09229972A JPH09229972A JP8041304A JP4130496A JPH09229972A JP H09229972 A JPH09229972 A JP H09229972A JP 8041304 A JP8041304 A JP 8041304A JP 4130496 A JP4130496 A JP 4130496A JP H09229972 A JPH09229972 A JP H09229972A
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- Power Conversion In General (AREA)
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Abstract
(57)【要約】
【課題】 従来装置において上位のコントローラやエン
コーダとのインタフェースに必要であった多数の絶縁部
品を大幅に削減できる電流検出装置を得る。 【解決手段】 外部ユニットやエンコーダとの情報の送
受信を実施し、位置、速度、電流制御を実施する外部イ
ンタフェース電位制御部３０と、インバータの下アーム
直流電源との間に配置されたシャント抵抗４〜６の両端
電圧を検出するためのマルチプレクサ１１切り替えタイ
ミングとＰＷＭ信号発生を制御するＮ電位制御部３１
と、を有し、外部インタフェース電位制御部３０を外部
ユニットインタフェースおよびエンコーダインタフェー
スと同電位とするとともに、外部インタフェース電位制
御部３０とＮ電位制御部３１とをフォトカプラ２０ａを
介したシリアル通信で結合した。
コーダとのインタフェースに必要であった多数の絶縁部
品を大幅に削減できる電流検出装置を得る。 【解決手段】 外部ユニットやエンコーダとの情報の送
受信を実施し、位置、速度、電流制御を実施する外部イ
ンタフェース電位制御部３０と、インバータの下アーム
直流電源との間に配置されたシャント抵抗４〜６の両端
電圧を検出するためのマルチプレクサ１１切り替えタイ
ミングとＰＷＭ信号発生を制御するＮ電位制御部３１
と、を有し、外部インタフェース電位制御部３０を外部
ユニットインタフェースおよびエンコーダインタフェー
スと同電位とするとともに、外部インタフェース電位制
御部３０とＮ電位制御部３１とをフォトカプラ２０ａを
介したシリアル通信で結合した。
Description
【０００１】
【発明の属する技術分野】この発明は、電流検出装置に
係わり、特に外部ユニットやエンコーダ等のインタフェ
ースを多数備えたＰＷＭインバータ、またはサーボアン
プの電流検出装置に関する。
係わり、特に外部ユニットやエンコーダ等のインタフェ
ースを多数備えたＰＷＭインバータ、またはサーボアン
プの電流検出装置に関する。
【０００２】
【従来の技術】ＰＷＭインバータは直流電圧をスイッチ
ングさせることにより所望の出力電流を得る制御装置で
あり、その出力電流を精度よく高応答に制御するために
電流検出装置が必要である。従来は、スイッチング動作
に同期してモータへの出力電流をホール素子や絶縁アン
プ等を利用して検出していた。
ングさせることにより所望の出力電流を得る制御装置で
あり、その出力電流を精度よく高応答に制御するために
電流検出装置が必要である。従来は、スイッチング動作
に同期してモータへの出力電流をホール素子や絶縁アン
プ等を利用して検出していた。
【０００３】また、実開昭５０−１３４６１７号公報や
特開昭６３−８０７７４号公報に記載のように、モータ
電流を直接検出するのではなく、電流検出用のシャント
抵抗をＰＷＭインバータの下アームの直流電源との間に
配置し、下アームのスイッチング素子が全相導通状態の
タイミングでシャント抵抗の両端の電圧を検出すること
により、モータ電流を推定する方法がある。
特開昭６３−８０７７４号公報に記載のように、モータ
電流を直接検出するのではなく、電流検出用のシャント
抵抗をＰＷＭインバータの下アームの直流電源との間に
配置し、下アームのスイッチング素子が全相導通状態の
タイミングでシャント抵抗の両端の電圧を検出すること
により、モータ電流を推定する方法がある。
【０００４】図７は従来のＰＷＭインバータの下アーム
のスイッチング素子と直流電源の間にシャント抵抗を配
置した場合の構成を示す図である。図において、モータ
１はエンコーダ２が装備されており、ＩＧＢＴ、トラン
ジスタ等のスイッチング素子により構成されるインバー
タ３により駆動される。シャント抵抗４〜６はインバー
タ３の下アームのスイッチング素子と直流電源との間に
接続されており、直流電源はダイオードモジュール７お
よび平滑コンデンサ８により供給される。
のスイッチング素子と直流電源の間にシャント抵抗を配
置した場合の構成を示す図である。図において、モータ
１はエンコーダ２が装備されており、ＩＧＢＴ、トラン
ジスタ等のスイッチング素子により構成されるインバー
タ３により駆動される。シャント抵抗４〜６はインバー
タ３の下アームのスイッチング素子と直流電源との間に
接続されており、直流電源はダイオードモジュール７お
よび平滑コンデンサ８により供給される。
【０００５】エンコーダ２の検出データは、フォトカプ
ラ２０ｂを介してエンコーダインタフェース１３が受信
し、ＣＰＵ１４ｂは位置、速度の情報を得る。また、モ
ータに流れる電流は、ＣＰＵ１４ｂがタイミング生成回
路３２ｂから発生する割り込み信号に同期してマルチプ
レクサ１１を切り替え、シャント抵抗４〜６の両端の電
圧を、Ａ／Ｄコンバータ１２ａでアナログ・デジタル変
換（以後、Ａ／Ｄ変換と記す）することにより検出す
る。
ラ２０ｂを介してエンコーダインタフェース１３が受信
し、ＣＰＵ１４ｂは位置、速度の情報を得る。また、モ
ータに流れる電流は、ＣＰＵ１４ｂがタイミング生成回
路３２ｂから発生する割り込み信号に同期してマルチプ
レクサ１１を切り替え、シャント抵抗４〜６の両端の電
圧を、Ａ／Ｄコンバータ１２ａでアナログ・デジタル変
換（以後、Ａ／Ｄ変換と記す）することにより検出す
る。
【０００６】ＣＰＵ１４ｂは、これらの情報を基にＰＷ
Ｍ指令値を演算し、ＰＷＭ信号発生器１０に指令する。
ＰＷＭ信号発生器１０が発生するＵ相、Ｖ相、Ｗ相のＰ
ＷＭ信号ＳＵ、ＳＶ、ＳＷにより、ベース回路９はイン
バータ３の各スイッチング素子にゲート信号ＧＵＰ、Ｇ
ＵＮ、ＧＶＰ、ＧＶＮ、ＧＷＰ、ＧＷＮを発生する。
Ｍ指令値を演算し、ＰＷＭ信号発生器１０に指令する。
ＰＷＭ信号発生器１０が発生するＵ相、Ｖ相、Ｗ相のＰ
ＷＭ信号ＳＵ、ＳＶ、ＳＷにより、ベース回路９はイン
バータ３の各スイッチング素子にゲート信号ＧＵＰ、Ｇ
ＵＮ、ＧＶＰ、ＧＶＮ、ＧＷＰ、ＧＷＮを発生する。
【０００７】外部ユニットインタフェース１５はアナロ
グの入出力、デジタル入出力、シリアル通信入出力、パ
ルス列入出力のインタフェースであり、Ｄ／Ａコンバー
タ１６、Ａ／Ｄコンバータ１２ｂ、ＤＩＯインタフェー
ス１７、ＳＩＯインタフェース１８、パルスカウンタ１
９から構成され、絶縁アンプ２１ｂ、２１ｃ、フォトカ
プラ２０ｃ等の絶縁素子が必要である。
グの入出力、デジタル入出力、シリアル通信入出力、パ
ルス列入出力のインタフェースであり、Ｄ／Ａコンバー
タ１６、Ａ／Ｄコンバータ１２ｂ、ＤＩＯインタフェー
ス１７、ＳＩＯインタフェース１８、パルスカウンタ１
９から構成され、絶縁アンプ２１ｂ、２１ｃ、フォトカ
プラ２０ｃ等の絶縁素子が必要である。
【０００８】図８は従来のＰＷＭインバータのＰＷＭ制
御と電流検出のタイミングを表した図である。図におい
て、ＣＰＵ１４ｂで演算したＰＷＭ指令値Ｕｃｍｄ、Ｖ
ｃｍｄ、Ｗｃｍｄは、ＰＷＭ信号発生器１０で三角波と
比較され、ＰＷＭ信号ＳＵ、ＳＶ、ＳＷを発生する。Ｓ
Ｕ、ＳＶ、ＳＷは各々Ｈの時に下アームスイッチング素
子が導通し、Ｌの時に上アームスイッチング素子が導通
する。
御と電流検出のタイミングを表した図である。図におい
て、ＣＰＵ１４ｂで演算したＰＷＭ指令値Ｕｃｍｄ、Ｖ
ｃｍｄ、Ｗｃｍｄは、ＰＷＭ信号発生器１０で三角波と
比較され、ＰＷＭ信号ＳＵ、ＳＶ、ＳＷを発生する。Ｓ
Ｕ、ＳＶ、ＳＷは各々Ｈの時に下アームスイッチング素
子が導通し、Ｌの時に上アームスイッチング素子が導通
する。
【０００９】Ｖ相電流ｉｖとＶ相のシャント抵抗５の両
端電圧Ｖｖｎとの関係は図示となっており、Ｖ相下アー
ムが導通しているタイミングではＶ相電流ｉｖと両端電
圧Ｖｖｎとは比例関係にあるので、このタイミングで両
端電圧Ｖｖｎを計測することによりＶ相電流ｉｖが検出
できる。Ｕ相、Ｗ相についても同様であり、下アームが
全相導通しているタイミングでシャント抵抗４〜６の両
端電圧をＡ／Ｄ変換することにより、Ｕ相、Ｖ相、Ｗ相
の電流が検出できる。
端電圧Ｖｖｎとの関係は図示となっており、Ｖ相下アー
ムが導通しているタイミングではＶ相電流ｉｖと両端電
圧Ｖｖｎとは比例関係にあるので、このタイミングで両
端電圧Ｖｖｎを計測することによりＶ相電流ｉｖが検出
できる。Ｕ相、Ｗ相についても同様であり、下アームが
全相導通しているタイミングでシャント抵抗４〜６の両
端電圧をＡ／Ｄ変換することにより、Ｕ相、Ｖ相、Ｗ相
の電流が検出できる。
【００１０】
【発明が解決しようとする課題】図９は従来のＰＷＭイ
ンバータの制御ブロック図と制御電位との関係を示した
図である。ＣＰＵ１４ｂが直流電源のＮ電位に配置され
ているので、図７に示すように上位のコントローラやエ
ンコーダ２とのインタフェースにはフォトカプラ２０
ｂ、２０ｃ、絶縁アンプ２１ｂ、２１ｃ等の多数の絶縁
部品が必要であり、応答速度を上げられないという問題
点、ノイズに弱いという問題点、寿命があるという問題
点がある。さらに、絶縁距離を確保するため実装面積も
大きくなるという問題点がある。
ンバータの制御ブロック図と制御電位との関係を示した
図である。ＣＰＵ１４ｂが直流電源のＮ電位に配置され
ているので、図７に示すように上位のコントローラやエ
ンコーダ２とのインタフェースにはフォトカプラ２０
ｂ、２０ｃ、絶縁アンプ２１ｂ、２１ｃ等の多数の絶縁
部品が必要であり、応答速度を上げられないという問題
点、ノイズに弱いという問題点、寿命があるという問題
点がある。さらに、絶縁距離を確保するため実装面積も
大きくなるという問題点がある。
【００１１】図１０は従来のＰＷＭインバータのＡ／Ｄ
変換のタイミングを示した図、図１１は従来のＰＷＭイ
ンバータのトルク・回転数特性を示した図である。モー
タ電流を検出するためには、Ａ／Ｄコンバータ１２ｂは
下アームが全相導通しているタイミングでＡ／Ｄ変換す
る必要があり、図１０に示すように割り込み信号から全
相のＡ／Ｄ変換が完了するまでのＡＤ変換時間の２倍の
時間だけ全相導通時間を確保する必要がある。このため
無駄時間が大きくなると同時に、全相導通時間を確保す
るためにＰＷＭ指令の最大値を小さく制限する必要があ
る。このためモータ電流の最大値が制限され、電圧飽和
をおこすという問題点がある。特に高速回転で誘起電圧
が大きい領域で、図１１に示すように電圧飽和をおこ
し、トルクが出なくなるという問題点がある。
変換のタイミングを示した図、図１１は従来のＰＷＭイ
ンバータのトルク・回転数特性を示した図である。モー
タ電流を検出するためには、Ａ／Ｄコンバータ１２ｂは
下アームが全相導通しているタイミングでＡ／Ｄ変換す
る必要があり、図１０に示すように割り込み信号から全
相のＡ／Ｄ変換が完了するまでのＡＤ変換時間の２倍の
時間だけ全相導通時間を確保する必要がある。このため
無駄時間が大きくなると同時に、全相導通時間を確保す
るためにＰＷＭ指令の最大値を小さく制限する必要があ
る。このためモータ電流の最大値が制限され、電圧飽和
をおこすという問題点がある。特に高速回転で誘起電圧
が大きい領域で、図１１に示すように電圧飽和をおこ
し、トルクが出なくなるという問題点がある。
【００１２】この発明は、上述のような課題を解決する
ためになされたもので、第１の目的は、従来装置におい
て上位のコントローラやエンコーダとのインタフェース
に必要であった多数の絶縁部品を大幅に削減できる電流
検出装置を得るものである。
ためになされたもので、第１の目的は、従来装置におい
て上位のコントローラやエンコーダとのインタフェース
に必要であった多数の絶縁部品を大幅に削減できる電流
検出装置を得るものである。
【００１３】また、第２の目的は、全相導通時間を短縮
できる電流検出装置を得るものである。
できる電流検出装置を得るものである。
【００１４】
【課題を解決するための手段】この発明に係る電流検出
装置においては、インバータの下アームと直流電源との
間に配置されたシャント抵抗と、このシャント抵抗に接
続されるマルチプレクサと、このマルチプレクサで切り
替え、選択された前記シャント抵抗の両端電圧を絶縁ア
ンプを介してアナログ・デジタル変換するＡ／Ｄ変換器
と、この変換されたデータにより電流を検出するＣＰＵ
と、外部ユニットやエンコーダとの情報の送受信を実施
し、位置、速度、電流制御を実施する外部インタフェー
ス電位制御部と、インバータの下アームと直流電源との
間に配置されたシャント抵抗の両端電圧を検出するため
のマルチプレクサ切り替えタイミングとＰＷＭ信号発生
を制御するＮ電位制御部と、を有し、前記外部インタフ
ェース電位制御部を外部ユニットインタフェースおよび
エンコーダインタフェースと同電位とするとともに、前
記外部インタフェース電位制御部と前記Ｎ電位制御部と
をフォトカプラを介したシリアル通信で結合したもので
ある。
装置においては、インバータの下アームと直流電源との
間に配置されたシャント抵抗と、このシャント抵抗に接
続されるマルチプレクサと、このマルチプレクサで切り
替え、選択された前記シャント抵抗の両端電圧を絶縁ア
ンプを介してアナログ・デジタル変換するＡ／Ｄ変換器
と、この変換されたデータにより電流を検出するＣＰＵ
と、外部ユニットやエンコーダとの情報の送受信を実施
し、位置、速度、電流制御を実施する外部インタフェー
ス電位制御部と、インバータの下アームと直流電源との
間に配置されたシャント抵抗の両端電圧を検出するため
のマルチプレクサ切り替えタイミングとＰＷＭ信号発生
を制御するＮ電位制御部と、を有し、前記外部インタフ
ェース電位制御部を外部ユニットインタフェースおよび
エンコーダインタフェースと同電位とするとともに、前
記外部インタフェース電位制御部と前記Ｎ電位制御部と
をフォトカプラを介したシリアル通信で結合したもので
ある。
【００１５】また、Ｎ電位制御部は、前記外部インタフ
ェース電位制御部が送信する、シンクコード部、ＩＤコ
ード部、データ部、誤り検出ビット部から構成される第
１のシリアル送信データと、シリアル通信用同期クロッ
クとを受信し、レジスタに格納するとともに、Ｎ電位制
御部のステータスデータに誤り検出ビットを付加した上
でシリアル通信用同期クロックに同期して第２のシリア
ル送信データを前記外部インタフェース電位制御部に送
信するようにしたものである。
ェース電位制御部が送信する、シンクコード部、ＩＤコ
ード部、データ部、誤り検出ビット部から構成される第
１のシリアル送信データと、シリアル通信用同期クロッ
クとを受信し、レジスタに格納するとともに、Ｎ電位制
御部のステータスデータに誤り検出ビットを付加した上
でシリアル通信用同期クロックに同期して第２のシリア
ル送信データを前記外部インタフェース電位制御部に送
信するようにしたものである。
【００１６】さらに、外部インタフェース電位制御部
は、制御のベースクロックに同期したタイミングで外部
インタフェース電位タイミング生成回路が発生する自動
送信開始信号に同期して第１のシリアル送信データを出
力し、またＮ電位制御部は、この第１のシリアル送信デ
ータのＩＤコードを認識すると同時に発生される同期信
号によりＮ電位のベースクロックを発生するＮ電位タイ
ミング生成回路を備えたものである。
は、制御のベースクロックに同期したタイミングで外部
インタフェース電位タイミング生成回路が発生する自動
送信開始信号に同期して第１のシリアル送信データを出
力し、またＮ電位制御部は、この第１のシリアル送信デ
ータのＩＤコードを認識すると同時に発生される同期信
号によりＮ電位のベースクロックを発生するＮ電位タイ
ミング生成回路を備えたものである。
【００１７】さらにまた、Ｎ電位タイミング生成回路が
発生する切り替え開始信号により、マルチプレクサを切
り替える信号を発生するマルチプレクサ制御回路を備え
たものである。
発生する切り替え開始信号により、マルチプレクサを切
り替える信号を発生するマルチプレクサ制御回路を備え
たものである。
【００１８】また、Ｎ電位タイミング生成回路の発生す
るＮ電位のベースクロックから一定時間位相をずらした
ＰＷＭ用クロックを発生するタイミング変更タイマーを
備えたものである。
るＮ電位のベースクロックから一定時間位相をずらした
ＰＷＭ用クロックを発生するタイミング変更タイマーを
備えたものである。
【００１９】また、誤り検出ビット、シンクコード、シ
リアル通信用同期クロック数を確認し異常が検知された
ときは通信異常として、データの書き込みを阻止するシ
リアル通信異常監視回路を備えたものである。
リアル通信用同期クロック数を確認し異常が検知された
ときは通信異常として、データの書き込みを阻止するシ
リアル通信異常監視回路を備えたものである。
【００２０】さらに、ＣＰＵから一定期間アクセスがな
い場合、シリアル通信遮断信号を発生し、第１のシリア
ル送信データラインをＬレベルに落とすウォッチドグ監
視回路を備えたものである。
い場合、シリアル通信遮断信号を発生し、第１のシリア
ル送信データラインをＬレベルに落とすウォッチドグ監
視回路を備えたものである。
【００２１】さらにまた、第１のシリアル送信データラ
インが一定時間以上Ｌレベルの場合、停止信号を発生す
るシリアルラインゲートオフ回路と、この停止信号によ
りＰＷＭ信号の発生を停止させるシーケンス制御部と、
を備えたものである。
インが一定時間以上Ｌレベルの場合、停止信号を発生す
るシリアルラインゲートオフ回路と、この停止信号によ
りＰＷＭ信号の発生を停止させるシーケンス制御部と、
を備えたものである。
【００２２】
発明の実施の形態１．図１はこの発明の一実施の形態で
ある電流検出装置を有するＰＷＭインバータの構成を示
す図、図２はこの発明の一実施の形態であるＰＷＭイン
バータの制御電位と制御ブロックの関係を示す図であ
る。この発明の一実施の形態であるＰＷＭインバータに
おいては、図２に示すように位置制御、速度制御、電流
制御はエンコーダ２と同電位である外部インタフェース
電位で実施し、ＰＷＭ制御と電流検出をＮ電位で実施す
る。
ある電流検出装置を有するＰＷＭインバータの構成を示
す図、図２はこの発明の一実施の形態であるＰＷＭイン
バータの制御電位と制御ブロックの関係を示す図であ
る。この発明の一実施の形態であるＰＷＭインバータに
おいては、図２に示すように位置制御、速度制御、電流
制御はエンコーダ２と同電位である外部インタフェース
電位で実施し、ＰＷＭ制御と電流検出をＮ電位で実施す
る。
【００２３】図１において、１〜１３、１５〜１９は上
記従来装置と同様であり、その説明を省略する。また、
エンコーダインタフェース１３および外部ユニットイン
タフェース１５は、外部インタフェース電位制御部と同
電位であるため、フォトカプラや絶縁アンプ等の絶縁部
品を介さず直接入力できる。外部インタフェース電位タ
イミング生成回路３２ａはＣＰＵ１４ａに割り込み信号
を発生する機能と外部インタフェース電位制御部として
のシリアル通信インタフェース／外部インタフェース電
位制御部３０に自動送信開始信号を発生する機能とを有
する。
記従来装置と同様であり、その説明を省略する。また、
エンコーダインタフェース１３および外部ユニットイン
タフェース１５は、外部インタフェース電位制御部と同
電位であるため、フォトカプラや絶縁アンプ等の絶縁部
品を介さず直接入力できる。外部インタフェース電位タ
イミング生成回路３２ａはＣＰＵ１４ａに割り込み信号
を発生する機能と外部インタフェース電位制御部として
のシリアル通信インタフェース／外部インタフェース電
位制御部３０に自動送信開始信号を発生する機能とを有
する。
【００２４】シリアル通信インタフェース／外部インタ
フェース電位制御部３０は、外部インタフェース電位タ
イミング生成回路３２ａの発生する自動送信開始信号
や、ＣＰＵ１４ａの発生する送信開始信号をトリガとし
て、シリアル通信用同期クロック（以後、ＳＣＬＫと記
す）および第１のシリアル送信データ（以後、ＳＴＸと
記す）を送信する。
フェース電位制御部３０は、外部インタフェース電位タ
イミング生成回路３２ａの発生する自動送信開始信号
や、ＣＰＵ１４ａの発生する送信開始信号をトリガとし
て、シリアル通信用同期クロック（以後、ＳＣＬＫと記
す）および第１のシリアル送信データ（以後、ＳＴＸと
記す）を送信する。
【００２５】ＳＴＸは、ＰＷＭ電圧指令、シーケンス指
令、設定データからなるデータ部、データ部に対応して
付加されるＩＤコード部、シンクコード部、誤り検出ビ
ット部から構成される。
令、設定データからなるデータ部、データ部に対応して
付加されるＩＤコード部、シンクコード部、誤り検出ビ
ット部から構成される。
【００２６】ＳＣＬＫ、ＳＴＸをフォトカプラ２０ａを
介して受信したＮ電位制御部としてのシリアル通信イン
タフェース／Ｎ電位制御部３１は、ＳＴＸをレジスタに
格納するとともに、Ｎ電位の制御ステータス情報にＣＲ
Ｃデータ等の誤り検出ビットを付加した第２のシリアル
送信データ（以後、ＳＲＸと記す）を、ＳＬＣＫに同期
してシリアル通信インタフェース／外部インタフェース
電位制御部３０に送信する。
介して受信したＮ電位制御部としてのシリアル通信イン
タフェース／Ｎ電位制御部３１は、ＳＴＸをレジスタに
格納するとともに、Ｎ電位の制御ステータス情報にＣＲ
Ｃデータ等の誤り検出ビットを付加した第２のシリアル
送信データ（以後、ＳＲＸと記す）を、ＳＬＣＫに同期
してシリアル通信インタフェース／外部インタフェース
電位制御部３０に送信する。
【００２７】シリアル通信インタフェース／Ｎ電位制御
部３１は、シリアル通信インタフェース／外部インタフ
ェース電位制御部３０が外部インタフェース電位タイミ
ング生成回路３２ａのベースクロックをトリガとして付
加した特定のＩＤコードを検出して、Ｎ電位タイミング
生成回路２６に同期信号を発生することにより、外部イ
ンタフェース電位タイミング生成回路３２ａとＮ電位タ
イミング生成回路２６は同期する。
部３１は、シリアル通信インタフェース／外部インタフ
ェース電位制御部３０が外部インタフェース電位タイミ
ング生成回路３２ａのベースクロックをトリガとして付
加した特定のＩＤコードを検出して、Ｎ電位タイミング
生成回路２６に同期信号を発生することにより、外部イ
ンタフェース電位タイミング生成回路３２ａとＮ電位タ
イミング生成回路２６は同期する。
【００２８】Ｎ電位タイミング生成回路２６は，ＰＷＭ
信号発生器１０に三角波の基準となるＰＷＭ用クロック
を、またマルチプレクサ制御回路２７に切り替え開始信
号を発生する。マルチプレクサ制御回路２７は、順次シ
ャント抵抗の両端電圧Ｖｕｎ、Ｖｖｎ、Ｖｗｎの切り替
え信号を発生し、マルチプレクサ１１の出力は絶縁アン
プ２１ａを介してＡＤコンバータ１２ａに入力される。
信号発生器１０に三角波の基準となるＰＷＭ用クロック
を、またマルチプレクサ制御回路２７に切り替え開始信
号を発生する。マルチプレクサ制御回路２７は、順次シ
ャント抵抗の両端電圧Ｖｕｎ、Ｖｖｎ、Ｖｗｎの切り替
え信号を発生し、マルチプレクサ１１の出力は絶縁アン
プ２１ａを介してＡＤコンバータ１２ａに入力される。
【００２９】シリアル通信異常監視回路２４はシリアル
通信の異常を監視し、異常が発生した場合は、シリアル
通信データをレジスタに書き込むのを阻止し、またＳＴ
Ｘ信号が一定期間Ｌレベルであることを検出しＰＷＭ信
号発生器１０の機能を停止させる。
通信の異常を監視し、異常が発生した場合は、シリアル
通信データをレジスタに書き込むのを阻止し、またＳＴ
Ｘ信号が一定期間Ｌレベルであることを検出しＰＷＭ信
号発生器１０の機能を停止させる。
【００３０】図３はこの発明の一実施の形態であるＰＷ
Ｍインバータのシリアル通信インタフェース／外部イン
タフェース電位制御部３０とシリアル通信インタフェー
ス／Ｎ電位制御部３１の詳細を示した図である。図にお
いて、ＣＰＵ１４ａは図２に示した制御で生成したＰＷ
Ｍ指令をＰＷＭ指令レジスタ３３に、シーケンス指令を
シーケンス指令レジスタ３４に書き込む。
Ｍインバータのシリアル通信インタフェース／外部イン
タフェース電位制御部３０とシリアル通信インタフェー
ス／Ｎ電位制御部３１の詳細を示した図である。図にお
いて、ＣＰＵ１４ａは図２に示した制御で生成したＰＷ
Ｍ指令をＰＷＭ指令レジスタ３３に、シーケンス指令を
シーケンス指令レジスタ３４に書き込む。
【００３１】外部インタフェース電位タイミング生成回
路３２ａは、制御のベースクロック（ＢＣＬＫ）に同期
したタイミングで自動送信開始信号を、シリアル通信イ
ンタフェース／外部インタフェース電位制御部３０に発
生する。ＩＤコード・シンクコード付加回路４２は、シ
ーケンス指令レジスタ３４内のデータにＩＤコード、シ
ンクコードを付加し、ＳＴＸ信号送信レジスタ３６に転
送する。さらに、同時に起動した同期通信クロック生成
回路３５が発生するシリアル通信用同期クロック（ＳＣ
ＬＫ）の立ち下がりに同期して、シリアル通信インタフ
ェース／外部インタフェース電位制御部３０からＳＴＸ
信号を出力する。
路３２ａは、制御のベースクロック（ＢＣＬＫ）に同期
したタイミングで自動送信開始信号を、シリアル通信イ
ンタフェース／外部インタフェース電位制御部３０に発
生する。ＩＤコード・シンクコード付加回路４２は、シ
ーケンス指令レジスタ３４内のデータにＩＤコード、シ
ンクコードを付加し、ＳＴＸ信号送信レジスタ３６に転
送する。さらに、同時に起動した同期通信クロック生成
回路３５が発生するシリアル通信用同期クロック（ＳＣ
ＬＫ）の立ち下がりに同期して、シリアル通信インタフ
ェース／外部インタフェース電位制御部３０からＳＴＸ
信号を出力する。
【００３２】また、誤り検出ビット付加部３８ａではＳ
ＴＸ送信レジスタ３６が発生するシフトデータからＣＲ
Ｃデータ等の誤り検出ビットを生成し、ＳＴＸデータの
最後に付加する。
ＴＸ送信レジスタ３６が発生するシフトデータからＣＲ
Ｃデータ等の誤り検出ビットを生成し、ＳＴＸデータの
最後に付加する。
【００３３】また、ＰＷＭ指令レジスタ３３に書き込ま
れたデータは、ＣＰＵ１４ａが発生する送信開始信号を
トリガとして、シンクコード、ＩＤコード、ＣＲＣデー
タを付加した上で、ＳＴＸ信号として送信される。
れたデータは、ＣＰＵ１４ａが発生する送信開始信号を
トリガとして、シンクコード、ＩＤコード、ＣＲＣデー
タを付加した上で、ＳＴＸ信号として送信される。
【００３４】送信されたシリアル通信同期クロック（Ｓ
ＣＬＫ）や送信データ（ＳＴＸ）は、フォトカプラ２０
ａを介してシリアル通信インタフェース／Ｎ電位制御部
３１が受信し、それぞれ同期通信クロック受信レジスタ
５０、ＳＴＸ信号受信レジスタ５１に入力され、同時に
ＳＲＸ信号送信レジスタ５２が起動し、誤り検出ビット
付加部３８ｂで生成したＣＲＣデータを付加した上で、
シリアル通信同期クロック（ＳＣＬＫ）の立ち上がりに
同期してＳＲＸ信号を、シリアル通信インタフェース／
外部インタフェース電位制御部３０に送信する。
ＣＬＫ）や送信データ（ＳＴＸ）は、フォトカプラ２０
ａを介してシリアル通信インタフェース／Ｎ電位制御部
３１が受信し、それぞれ同期通信クロック受信レジスタ
５０、ＳＴＸ信号受信レジスタ５１に入力され、同時に
ＳＲＸ信号送信レジスタ５２が起動し、誤り検出ビット
付加部３８ｂで生成したＣＲＣデータを付加した上で、
シリアル通信同期クロック（ＳＣＬＫ）の立ち上がりに
同期してＳＲＸ信号を、シリアル通信インタフェース／
外部インタフェース電位制御部３０に送信する。
【００３５】シリアル通信インタフェース／外部インタ
フェース電位制御部３０は、ＳＲＸ信号受信レジスタ３
７で、ＳＣＬＫ信号の立ち下がりで受信し、受信したデ
ータは受信後ＳＲＸ受信バッファ４３に格納し、Ｎ電位
制御ステータスレジスタ４１に転送される。ＣＲＣデー
タを確認する通信異常検出部３９は、受信したデータに
異常がある場合書き込み信号をブロックし、Ｎ電位制御
ステータスレジスタ４１への書き込みを阻止する。
フェース電位制御部３０は、ＳＲＸ信号受信レジスタ３
７で、ＳＣＬＫ信号の立ち下がりで受信し、受信したデ
ータは受信後ＳＲＸ受信バッファ４３に格納し、Ｎ電位
制御ステータスレジスタ４１に転送される。ＣＲＣデー
タを確認する通信異常検出部３９は、受信したデータに
異常がある場合書き込み信号をブロックし、Ｎ電位制御
ステータスレジスタ４１への書き込みを阻止する。
【００３６】シリアル通信インタフェース／Ｎ電位制御
部３１は、ＳＴＸ信号をＳＴＸ信号受信レジスタ５１で
受信し、ＳＴＸ受信バッファ５４に格納する。受信コン
トローラ５３はＳＣＬＫをカウントしＩＤコードを読み
込み、セレクタ５５にＩＤコードと書き込み信号を発信
する。これに応じて、セレクタ５５がＰＷＭ信号発生器
１０やシーケンス制御部５７に書き込む。また、受信コ
ントローラ５３は、シーケンス指令を送信するＩＤコー
ドを検出し、ＩＤコードを認識すると同時に同期信号
（ＳＹＳＴ）をＮ電位タイミング生成回路２６に発生す
る。この同期信号によりＮ電位タイミング生成回路２６
を同期することにより、外部インタフェース電位タイミ
ング生成回路３２ａとＮ電位タイミング生成回路２６が
同期することができる。
部３１は、ＳＴＸ信号をＳＴＸ信号受信レジスタ５１で
受信し、ＳＴＸ受信バッファ５４に格納する。受信コン
トローラ５３はＳＣＬＫをカウントしＩＤコードを読み
込み、セレクタ５５にＩＤコードと書き込み信号を発信
する。これに応じて、セレクタ５５がＰＷＭ信号発生器
１０やシーケンス制御部５７に書き込む。また、受信コ
ントローラ５３は、シーケンス指令を送信するＩＤコー
ドを検出し、ＩＤコードを認識すると同時に同期信号
（ＳＹＳＴ）をＮ電位タイミング生成回路２６に発生す
る。この同期信号によりＮ電位タイミング生成回路２６
を同期することにより、外部インタフェース電位タイミ
ング生成回路３２ａとＮ電位タイミング生成回路２６が
同期することができる。
【００３７】シリアル通信異常監視回路２４は、誤り検
出ビットエラー検出部５８とシンクコードエラー検出部
５９と同期通信クロック異常検出部６０とから構成さ
れ、異常を検出した場合は各レジスタへの書き込みを阻
止する。
出ビットエラー検出部５８とシンクコードエラー検出部
５９と同期通信クロック異常検出部６０とから構成さ
れ、異常を検出した場合は各レジスタへの書き込みを阻
止する。
【００３８】マルチプレクサ制御回路２７は、Ｎ電位タ
イミング生成回路２６の発生する切り替え開始信号をも
とにマルチプレクサ１１を切り替える信号を発生する。
６１はＮ電位制御ステータスでありＳＲＸ信号送信レジ
スタ５２を介してシリアル通信インタフェース／外部イ
ンタフェース電位制御部３０にＮ電位制御ステータスを
送信する。
イミング生成回路２６の発生する切り替え開始信号をも
とにマルチプレクサ１１を切り替える信号を発生する。
６１はＮ電位制御ステータスでありＳＲＸ信号送信レジ
スタ５２を介してシリアル通信インタフェース／外部イ
ンタフェース電位制御部３０にＮ電位制御ステータスを
送信する。
【００３９】ウオッチドグ監視回路４０はＣＰＵ１４ａ
から定期的にアクセスされ、ＣＰＵ１４ａから一定期間
以上アクセスがないと、シリアル通信遮断信号ＷＤ信号
を発生し、ＳＴＸ信号ラインを強制的にＬレベルに落と
す。
から定期的にアクセスされ、ＣＰＵ１４ａから一定期間
以上アクセスがないと、シリアル通信遮断信号ＷＤ信号
を発生し、ＳＴＸ信号ラインを強制的にＬレベルに落と
す。
【００４０】シリアルラインゲートオフ検知回路６３は
ＳＴＸ信号ラインが一定期間Ｌレベルであることを検知
し、シーケンス制御部５７に停止信号を発生、シーケン
ス制御部５７はＰＷＭ信号発生器１０を停止する。
ＳＴＸ信号ラインが一定期間Ｌレベルであることを検知
し、シーケンス制御部５７に停止信号を発生、シーケン
ス制御部５７はＰＷＭ信号発生器１０を停止する。
【００４１】タイミング変更タイマー６２は、Ｎ電位タ
イミング生成回路２６のベースクロックから一定時間位
相をずらしたＰＷＭクロックを生成する。
イミング生成回路２６のベースクロックから一定時間位
相をずらしたＰＷＭクロックを生成する。
【００４２】図４はこの発明の一実施の形態である電流
検出装置を有するＰＷＭインバータのシーケンスデータ
をＳＴＸ信号として送信する例を示す図である。外部イ
ンタフェース電位タイミング生成回路３２ａのベースク
ロック（ＢＣＬＫ）の立ち下がりで発生する自動送信開
始信号をトリガとして、ＳＴＸ信号としてシンクコー
ド、ＩＤコード、シーケンスデータ、ＣＲＣデータの順
に送信する。受信コントローラ５３はＩＤコード（００
１）を検出すると同時に発生するＳＹＳＴ信号を発生
し、これによりＮ電位タイミング生成回路２６が同期
し、タイミング変更タイマー６２によりＰＷＭクロック
（ＰＷＭ用ＣＬＫ）の位相を一定期間ずらす。
検出装置を有するＰＷＭインバータのシーケンスデータ
をＳＴＸ信号として送信する例を示す図である。外部イ
ンタフェース電位タイミング生成回路３２ａのベースク
ロック（ＢＣＬＫ）の立ち下がりで発生する自動送信開
始信号をトリガとして、ＳＴＸ信号としてシンクコー
ド、ＩＤコード、シーケンスデータ、ＣＲＣデータの順
に送信する。受信コントローラ５３はＩＤコード（００
１）を検出すると同時に発生するＳＹＳＴ信号を発生
し、これによりＮ電位タイミング生成回路２６が同期
し、タイミング変更タイマー６２によりＰＷＭクロック
（ＰＷＭ用ＣＬＫ）の位相を一定期間ずらす。
【００４３】また、マルチプレクサ制御回路２７もＮ電
位タイミング生成回路２６に同期して切り替え信号ＳＷ
０〜２を順次出力し、このタイミングに合わせてＡＤコ
ンバータ１２ａが絶縁アンプ２１ａの出力をアナログデ
ジタル変換する。
位タイミング生成回路２６に同期して切り替え信号ＳＷ
０〜２を順次出力し、このタイミングに合わせてＡＤコ
ンバータ１２ａが絶縁アンプ２１ａの出力をアナログデ
ジタル変換する。
【００４４】図５はこの発明の一実施の形態であるＰＷ
ＭインバータのＰＷＭ指令データをＳＴＸ信号として送
信する例を示す図である。ＰＷＭ指令レジスタ３３にＰ
ＷＭ指令値Ｕｃｍｄ、Ｖｃｍｄ、Ｗｃｍｄのデータを書
き込んだ後、送信開始信号をＣＰＵ１４が送信開始信号
を出力すると同時にＳＴＸデータを送信開始する。
ＭインバータのＰＷＭ指令データをＳＴＸ信号として送
信する例を示す図である。ＰＷＭ指令レジスタ３３にＰ
ＷＭ指令値Ｕｃｍｄ、Ｖｃｍｄ、Ｗｃｍｄのデータを書
き込んだ後、送信開始信号をＣＰＵ１４が送信開始信号
を出力すると同時にＳＴＸデータを送信開始する。
【００４５】図６はこの発明の一実施の形態であるＰＷ
ＭインバータのＮ電位ＰＷＭクロックと外部インタフェ
ース電位ベースクロック（ＢＣＬＫ）および下側アーム
全相導通期間の関係を示した図である。ＣＰＵ１４ａが
割り込み信号を受けてＵ相、Ｖ相、Ｗ相のＡＤ変換を開
始することにより、インバータの下アームが全相導通し
ている時間をＡＤ変換している時間に制限できる。これ
によりＰＷＭ指令値の制限値を向上し、高速回転領域で
の電圧飽和を緩和できる。
ＭインバータのＮ電位ＰＷＭクロックと外部インタフェ
ース電位ベースクロック（ＢＣＬＫ）および下側アーム
全相導通期間の関係を示した図である。ＣＰＵ１４ａが
割り込み信号を受けてＵ相、Ｖ相、Ｗ相のＡＤ変換を開
始することにより、インバータの下アームが全相導通し
ている時間をＡＤ変換している時間に制限できる。これ
によりＰＷＭ指令値の制限値を向上し、高速回転領域で
の電圧飽和を緩和できる。
【００４６】上記の実施の形態では、シャント抵抗をＵ
相、Ｖ相、Ｗ相のインバータの下アームと直流電源の間
に配置した例を示したが、Ｕ相、Ｖ相、Ｗ相の任意の２
つの相についてインバータ下アームと直流電源の間に配
置し両端電圧を検出し、残りの相は検出データを加算し
符号を反転することにより検出することも可能である。
相、Ｖ相、Ｗ相のインバータの下アームと直流電源の間
に配置した例を示したが、Ｕ相、Ｖ相、Ｗ相の任意の２
つの相についてインバータ下アームと直流電源の間に配
置し両端電圧を検出し、残りの相は検出データを加算し
符号を反転することにより検出することも可能である。
【００４７】また、上記の実施の形態では、ウオッチド
グ監視回路４０およびシリアルラインゲートオフ検知回
路６３はＳＴＸ信号をＬレベルにした例を示したが、こ
れをＳＣＬＫ信号でＬレベルにしてゲートオフすること
も可能である。
グ監視回路４０およびシリアルラインゲートオフ検知回
路６３はＳＴＸ信号をＬレベルにした例を示したが、こ
れをＳＣＬＫ信号でＬレベルにしてゲートオフすること
も可能である。
【００４８】また、上記説明では電流検出装置をＰＷＭ
インバータに使用した例を示したが、ＰＷＭインバータ
に限定されるものではなく、サーボアンプにも利用でき
ることはいうまでもない。
インバータに使用した例を示したが、ＰＷＭインバータ
に限定されるものではなく、サーボアンプにも利用でき
ることはいうまでもない。
【００４９】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
れているので、以下に示すような効果を奏する。
【００５０】外部インタフェース電位制御部とＮ電位制
御部とに分離し、外部インタフェース電位制御部をエン
コーダインタフェースおよび外部ユニットインタフェー
スと同電位とし、外部インタフェース電位制御部とＮ電
位制御部とをフォトカプラを介したシリアル通信で結合
するようにしたので、従来装置において上位のコントロ
ーラやエンコーダとのインタフェースに必要であった多
数の絶縁部品を大幅に削減でき、実装面積が小さくでき
る。
御部とに分離し、外部インタフェース電位制御部をエン
コーダインタフェースおよび外部ユニットインタフェー
スと同電位とし、外部インタフェース電位制御部とＮ電
位制御部とをフォトカプラを介したシリアル通信で結合
するようにしたので、従来装置において上位のコントロ
ーラやエンコーダとのインタフェースに必要であった多
数の絶縁部品を大幅に削減でき、実装面積が小さくでき
る。
【００５１】また、Ｎ電位制御部は、外部インタフェー
ス電位制御部が送信する、シンクコード部、ＩＤコード
部、データ部、誤り検出ビット部から構成される第１の
シリアル送信データと、シリアル通信用同期クロックと
を受信し、レジスタに格納するとともに、Ｎ電位の制御
ステータス情報にＣＲＣデータ等の誤り検出ビットを付
加した上でシリアル通信用同期クロックに同期して第２
のシリアル送信データを外部インタフェース電位制御部
に送信するようにしたので、外部インタフェース電位制
御部とＮ電位制御部とのシリアル通信の同期が容易にと
れる。
ス電位制御部が送信する、シンクコード部、ＩＤコード
部、データ部、誤り検出ビット部から構成される第１の
シリアル送信データと、シリアル通信用同期クロックと
を受信し、レジスタに格納するとともに、Ｎ電位の制御
ステータス情報にＣＲＣデータ等の誤り検出ビットを付
加した上でシリアル通信用同期クロックに同期して第２
のシリアル送信データを外部インタフェース電位制御部
に送信するようにしたので、外部インタフェース電位制
御部とＮ電位制御部とのシリアル通信の同期が容易にと
れる。
【００５２】さらに、外部インタフェース電位制御部
は、制御のベースクロックに同期したタイミングで外部
インタフェース電位タイミング生成回路が発生する自動
送信開始信号に同期して第１のシリアル送信データを出
力し、またＮ電位制御部は、この第１のシリアル送信デ
ータのＩＤコードを認識すると同時に発生される同期信
号によりＮ電位のベースクロックを発生するＮ電位タイ
ミング生成回路を備えたので、外部インタフェース電位
制御部とＮ電位制御部のクロックを同期させることがで
きる。
は、制御のベースクロックに同期したタイミングで外部
インタフェース電位タイミング生成回路が発生する自動
送信開始信号に同期して第１のシリアル送信データを出
力し、またＮ電位制御部は、この第１のシリアル送信デ
ータのＩＤコードを認識すると同時に発生される同期信
号によりＮ電位のベースクロックを発生するＮ電位タイ
ミング生成回路を備えたので、外部インタフェース電位
制御部とＮ電位制御部のクロックを同期させることがで
きる。
【００５３】さらにまた、Ｎ電位タイミング生成回路が
発生する切り替え開始信号により、マルチプレクサを切
り替える信号を発生するマルチプレクサ制御回路を備え
たので、ＰＷＭ出力信号とマルチプレクサ切り替え信号
と、ＣＰＵの割り込み信号が同期し、インバータの下ア
ームが全相導通している状態でマルチプレクサを順次切
り替え、絶縁アンプを介してアナログ・デジタル変換
し、モータに流れる電流を効率良く検出することができ
る。
発生する切り替え開始信号により、マルチプレクサを切
り替える信号を発生するマルチプレクサ制御回路を備え
たので、ＰＷＭ出力信号とマルチプレクサ切り替え信号
と、ＣＰＵの割り込み信号が同期し、インバータの下ア
ームが全相導通している状態でマルチプレクサを順次切
り替え、絶縁アンプを介してアナログ・デジタル変換
し、モータに流れる電流を効率良く検出することができ
る。
【００５４】また、Ｎ電位タイミング生成回路の発生す
るＮ電位のベースクロックから一定時間位相をずらした
ＰＷＭ用クロックを発生するタイミング変更タイマーを
備えたので、インバータの下アームが全相導通している
時間を短縮することができ、ＰＷＭ指令値の制限値を向
上し、高速回転領域での電圧飽和を緩和できる。
るＮ電位のベースクロックから一定時間位相をずらした
ＰＷＭ用クロックを発生するタイミング変更タイマーを
備えたので、インバータの下アームが全相導通している
時間を短縮することができ、ＰＷＭ指令値の制限値を向
上し、高速回転領域での電圧飽和を緩和できる。
【００５５】また、誤り検出ビット、シンクコード、シ
リアル通信用同期クロック数を確認し異常が検知された
ときは通信異常として、データの書き込みを阻止するシ
リアル通信異常監視回路を備えたので、シリアル通信で
異常が発生した場合の誤動作を防ぐことができる。
リアル通信用同期クロック数を確認し異常が検知された
ときは通信異常として、データの書き込みを阻止するシ
リアル通信異常監視回路を備えたので、シリアル通信で
異常が発生した場合の誤動作を防ぐことができる。
【００５６】さらに、ＣＰＵから一定期間アクセスがな
い場合、シリアル通信遮断信号を発生し、シリアル送信
データラインをＬレベルに落とすウォッチドグ監視回路
を備えたので、ＣＰＵで異常が発生した場合に、ゲート
遮断しモータに流れる電流を遮断できる。
い場合、シリアル通信遮断信号を発生し、シリアル送信
データラインをＬレベルに落とすウォッチドグ監視回路
を備えたので、ＣＰＵで異常が発生した場合に、ゲート
遮断しモータに流れる電流を遮断できる。
【００５７】さらにまた、シリアル送信データラインが
一定時間以上Ｌレベルの場合、停止信号を発生するシリ
アルラインゲートオフ回路と、この停止信号によりＰＷ
Ｍ信号の発生を停止させるシーケンス制御部と、を備え
たので、外部インタフェース電位制御部とＮ電位制御部
のいずれも制御不可能な状況になった場合に、ゲート遮
断しモータに流れる電流を遮断できる。
一定時間以上Ｌレベルの場合、停止信号を発生するシリ
アルラインゲートオフ回路と、この停止信号によりＰＷ
Ｍ信号の発生を停止させるシーケンス制御部と、を備え
たので、外部インタフェース電位制御部とＮ電位制御部
のいずれも制御不可能な状況になった場合に、ゲート遮
断しモータに流れる電流を遮断できる。
【００５８】
【図１】 この発明の一実施の形態である電流検出装置
を有するＰＷＭインバータの構成を示す図である。
を有するＰＷＭインバータの構成を示す図である。
【図２】 この発明の一実施の形態であるＰＷＭインバ
ータの制御電位と制御ブロックの関係を示す図である。
ータの制御電位と制御ブロックの関係を示す図である。
【図３】 この発明の一実施の形態であるＰＷＭインバ
ータのシリアル通信インタフェース／外部インタフェー
ス電位制御部３０とシリアル通信インタフェース／Ｎ電
位制御部３１の詳細を示した図である。
ータのシリアル通信インタフェース／外部インタフェー
ス電位制御部３０とシリアル通信インタフェース／Ｎ電
位制御部３１の詳細を示した図である。
【図４】 この発明の一実施の形態である電流検出装置
を有するＰＷＭインバータのシーケンスデータをＳＴＸ
信号として送信する例を示す図である。
を有するＰＷＭインバータのシーケンスデータをＳＴＸ
信号として送信する例を示す図である。
【図５】 この発明の一実施の形態であるＰＷＭインバ
ータのＰＷＭ指令データをＳＴＸ信号として送信する例
を示す図である。
ータのＰＷＭ指令データをＳＴＸ信号として送信する例
を示す図である。
【図６】 この発明の一実施の形態であるＰＷＭインバ
ータのＮ電位ＰＷＭクロックと外部インタフェース電位
ベースクロックおよび下側アーム全相導通期間の関係を
示した図である。
ータのＮ電位ＰＷＭクロックと外部インタフェース電位
ベースクロックおよび下側アーム全相導通期間の関係を
示した図である。
【図７】 従来のＰＷＭインバータの下アームのスイッ
チング素子と直流電源の間にシャント抵抗を配置した場
合の構成を示す図である。
チング素子と直流電源の間にシャント抵抗を配置した場
合の構成を示す図である。
【図８】 従来のＰＷＭインバータのＰＷＭ制御と電流
検出のタイミングを表した図である。
検出のタイミングを表した図である。
【図９】 従来のＰＷＭインバータの制御ブロック図と
制御電位との関係を示した図である。
制御電位との関係を示した図である。
【図１０】 従来のＰＷＭインバータのＡ／Ｄ変換のタ
イミングを示した図である。
イミングを示した図である。
【図１１】 従来のＰＷＭインバータのトルク・回転数
特性を示した図である。
特性を示した図である。
１ モータ、 ２ エンコーダ、 ３ インバータ、
４〜６ シャント抵抗、 １０ ＰＷＭ信号発生器、
１１ マルチプレクサ、 １２ａ ＡＤコンバータ、
１３ エンコーダインタフェース、 １４ａ ＣＰＵ、
１５ 外部ユニットインタフェース、 ２０ａ フォ
トカプラ、 ２１ａ 絶縁アンプ、 ２４ シリアル通
信異常監視回路、 ２６ Ｎ電位タイミング生成回路、
２７マルチプレクサ制御回路、 ３０ シリアル通信
インタフェース／外部インタフェース電位制御部、 ３
１ シリアル通信インタフェース／Ｎ電位制御部、 ３
２ａ 外部インタフェース電位タイミング生成回路、
３３ ＰＷＭ指令レジスタ、 ３４ シーケンス指令レ
ジスタ、 ３５ 同期通信クロック生成回路、３６ Ｓ
ＴＸ送信レジスタ、 ３７ ＳＲＸ信号受信レジスタ、
３８ａ 誤り検出ビット付加部、 ３９ 通信異常検
出部、 ４０ ウォッチドグ監視回路、４１ Ｎ電位制
御ステータスレジスタ、 ４２ ＩＤコード・シンクコ
ード付加回路、 ４３ ＳＲＸ受信バッファ、 ５０
同期通信クロック受信レジスタ、 ５１ ＳＴＸ信号受
信レジスタ、 ５２ ＳＲＸ信号送信レジスタ、 ５３
受信コントローラ、 ５４ ＳＴＸ受信バッファ、 ５
５ セレクタ、 ５６異常検知回路、 ５７ シーケン
ス制御部、 ５８ 誤り検出ビットエラー検出部、 ５
９ シンクコードエラー検出部、 ６０ 同期通信クロ
ック異常検出部、 ６１ Ｎ電位制御ステータス、 ６
２ タイミング変更タイマー、 ６３シリアルラインゲ
ートオフ検知回路。
４〜６ シャント抵抗、 １０ ＰＷＭ信号発生器、
１１ マルチプレクサ、 １２ａ ＡＤコンバータ、
１３ エンコーダインタフェース、 １４ａ ＣＰＵ、
１５ 外部ユニットインタフェース、 ２０ａ フォ
トカプラ、 ２１ａ 絶縁アンプ、 ２４ シリアル通
信異常監視回路、 ２６ Ｎ電位タイミング生成回路、
２７マルチプレクサ制御回路、 ３０ シリアル通信
インタフェース／外部インタフェース電位制御部、 ３
１ シリアル通信インタフェース／Ｎ電位制御部、 ３
２ａ 外部インタフェース電位タイミング生成回路、
３３ ＰＷＭ指令レジスタ、 ３４ シーケンス指令レ
ジスタ、 ３５ 同期通信クロック生成回路、３６ Ｓ
ＴＸ送信レジスタ、 ３７ ＳＲＸ信号受信レジスタ、
３８ａ 誤り検出ビット付加部、 ３９ 通信異常検
出部、 ４０ ウォッチドグ監視回路、４１ Ｎ電位制
御ステータスレジスタ、 ４２ ＩＤコード・シンクコ
ード付加回路、 ４３ ＳＲＸ受信バッファ、 ５０
同期通信クロック受信レジスタ、 ５１ ＳＴＸ信号受
信レジスタ、 ５２ ＳＲＸ信号送信レジスタ、 ５３
受信コントローラ、 ５４ ＳＴＸ受信バッファ、 ５
５ セレクタ、 ５６異常検知回路、 ５７ シーケン
ス制御部、 ５８ 誤り検出ビットエラー検出部、 ５
９ シンクコードエラー検出部、 ６０ 同期通信クロ
ック異常検出部、 ６１ Ｎ電位制御ステータス、 ６
２ タイミング変更タイマー、 ６３シリアルラインゲ
ートオフ検知回路。
Claims (8)
- 【請求項１】 インバータの下アームと直流電源との間
に配置されたシャント抵抗と、このシャント抵抗に接続
されるマルチプレクサと、このマルチプレクサで切り替
え、選択された前記シャント抵抗の両端電圧を絶縁アン
プを介してアナログ・デジタル変換するＡ／Ｄ変換器
と、この変換されたデータにより電流を検出するＣＰＵ
と、外部ユニットやエンコーダとの情報の送受信を実施
し、位置、速度、電流制御を実施する外部インタフェー
ス電位制御部と、前記シャント抵抗の両端電圧を検出す
るためのマルチプレクサ切り替えタイミングとＰＷＭ信
号発生を制御するＮ電位制御部と、を有し、前記外部イ
ンタフェース電位制御部を外部ユニットインタフェース
およびエンコーダインタフェースと同電位とするととも
に、前記外部インタフェース電位制御部と前記Ｎ電位制
御部とをフォトカプラを介したシリアル通信で結合した
電流検出装置。 - 【請求項２】 前記Ｎ電位制御部は、前記外部インタフ
ェース電位制御部が送信する、シンクコード部、ＩＤコ
ード部、データ部、誤り検出ビット部から構成される第
１のシリアル送信データと、シリアル通信用同期クロッ
クとを受信し、レジスタに格納するとともに、前記Ｎ電
位制御部のステータスデータに誤り検出ビットを付加し
た上でシリアル通信用同期クロックに同期して第２のシ
リアル送信データを前記外部インタフェース電位制御部
に送信するようにしたことを特徴とする請求項１記載の
電流検出装置。 - 【請求項３】 前記外部インタフェース電位制御部は、
制御のベースクロックに同期したタイミングで外部イン
タフェース電位タイミング生成回路が発生する自動送信
開始信号、またはＣＰＵが発生する送信開始信号に同期
して第１のシリアル送信データを出力し、前記Ｎ電位制
御部は、この第１のシリアル送信データのＩＤコードを
認識すると同時に発生される同期信号によりＮ電位のベ
ースクロックを発生するＮ電位タイミング生成回路を備
えたことを特徴とする請求項２記載の電流検出装置。 - 【請求項４】 前記Ｎ電位タイミング生成回路が発生す
る切り替え開始信号により、前記マルチプレクサを切り
替える信号を発生するマルチプレクサ制御回路を備えた
ことを特徴とする請求項３記載の電流検出装置。 - 【請求項５】 前記Ｎ電位タイミング生成回路の発生す
るＮ電位のベースクロックから一定時間位相をずらした
ＰＷＭ用クロックを発生するタイミング変更タイマーを
備えたことを特徴とする請求項３記載の電流検出装置。 - 【請求項６】 誤り検出ビット、シンクコード、シリア
ル通信用同期クロック数を確認し異常が検知されたとき
は通信異常として、データの書き込みを阻止するシリア
ル通信異常監視回路を備えたことを特徴とする請求項１
から請求項５のいずれかに記載の電流検出装置。 - 【請求項７】 前記ＣＰＵから一定期間アクセスがない
場合、シリアル通信遮断信号を発生し、第１のシリアル
送信データラインをＬレベルに落とすウォッチドグ監視
回路を備えたことを特徴とする請求項１から請求項６の
いずれかに記載の電流検出装置。 - 【請求項８】 前記第１のシリアル送信データラインが
一定時間以上Ｌレベルの場合、停止信号を発生するシリ
アルラインゲートオフ回路と、この停止信号によりＰＷ
Ｍ信号の発生を停止させるシーケンス制御部と、を備え
たことを特徴とする請求項１から請求項７のいずれかに
記載のＰＷＭインバータまたはサーボアンプの電流検出
装置。
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