JP3548540B2 - トリガ生成回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、三相モータが出力に接続される電流帰還型三相ＰＷＭインバータのＰＷＭ波形生成に際し、モータ電流の検出をモータ接続端子の３箇所で行う場合でも、インバータ主回路のＤＣ部分の１箇所で行う場合でも対応可能な電流検出トリガタイミング信号を作成するトリガ生成回路に関する。
【０００２】
【従来の技術】
図８は、従来の３相ＰＷＭ信号生成回路の構造を示すブロック図である。
【０００３】
この３相ＰＷＭ信号生成回路は、タイマ２１と、第１乃至第４のコンペアレジスタ２２、２４、２６、２８と、第１乃至第４のバッファレジスタ２３、２５、２７、２９と、アップダウンカウントフラグ３０と、ＰＷＭ信号生成回路３１と、デッドタイム生成回路３２と、出力制御回路３３と、からなっている。
【０００４】
タイマ２１はＰＷＭ波形のキャリア周期を作るものであり、三角波キャリアの場合はアップダウンカウント動作を行なう。
【０００５】
第１のコンペアレジスタ２２はタイマ２１の周期を制御するレジスタであり、タイマ２１と常に比較動作を行ない、一致を検出するとタイマ２１をアップカウントからダウンカウントに切換える。
【０００６】
第１のコンペアレジスタ２２は第１の割り込み３４を発生させ、タイマ２１は第２の割り込み３５を発生させる。
【０００７】
アップダウンカウントフラグ３０はタイマ２１の動作状態を示すフラグであり、タイマ２１がアップカウント中はロウレベル、ダウンカウント中はハイレベルを保持する。
【０００８】
第２のコンペアレジスタ２４はＵ相のタイミングを作るものであり、タイマ２１と常に比較動作を行ない、一致を検出すると、一致検出信号（ワンショットパルス信号）を出力する。
【０００９】
第３のコンペアレジスタ２６はＶ相のタイミングを作るものであり、タイマ２１と常に比較動作を行ない、一致を検出すると、一致検出信号（ワンショットパルス信号）を出力する。
【００１０】
第４のコンペアレジスタ２８はＷ相のタイミングを作るものであり、タイマ２１と常に比較動作を行ない、一致を検出すると、一致検出信号（ワンショットパルス信号）を出力する。
【００１１】
第２乃至第４のコンペアレジスタ２４、２６、２８の一致検出信号はＰＷＭ信号生成回路３１に入力され、ＰＷＭ信号生成回路３１において、各相の正相側と逆相側の元となる信号がつくられる。
【００１２】
さらに、ＰＷＭ信号生成回路３１で作られた信号はデッドタイム生成回路３２に入力され、インバータの正相と逆相の短絡防止時間であるデッドタイムを付加したタイミングがつくられる。
【００１３】
次いで、出力制御回路３３を経由して、Ｕ０，Ｕ１，Ｖ０，Ｖ１，Ｗ０，Ｗ１信号がマイクロコンピュータの端子に出力される。
【００１４】
タイマ２１の動作と、コンペアレジスタの一致タイミングと、各端子のタイミングを図４に示す。
【００１５】
ここで、Ｕ０信号とＵ１信号とのタイミングのずれ、Ｖ０信号とＶ１信号とのタイミングのずれ、Ｗ０信号とＷ１信号とのタイミングのずれは、いずれもデッドタイム幅である。
【００１６】
図４に示されるように、第１の割込み３４は第１のコンペアレジスタ２２における一致により発生するものであり、そのタイミングは三角波キャリアの頂点である。
【００１７】
一方、第２の割込み３５はタイマ２１のアンダーフローで発生するものであり、そのタイミングは三角波キャリアの最下点である。
【００１８】
図４のタイミングチャートによれば、タイマ２１が三角波動作をしており、各コンペアレジスタ２２、２４、２６、２８の一致タイミングは、頂点を境に左右対称であることがわかる。これは三角波キャリア左右対称モードと呼ばれる。
【００１９】
以上が、従来の３相ＰＷＭ信号生成回路の一般的動作説明である。
【００２０】
一般に、３相ＰＷＭ信号生成回路には、特に、３相インバータモータのフィードバック制御のために、Ａ／Ｄトリガ生成回路が設けられる。
【００２１】
従来、このようなＡ／Ｄトリガ生成回路は、一般的に、マイクロコンピュータの外部回路として設けられていたが、近年、コスト低減、基板縮小化、モータを効率的に回転させるための緻密制御といった要求が強いため、３相ＰＷＭ出力制御とフィードバック制御とを１つのマイクロコンピュータにより行うことが求められている。
【００２２】
また、フィードバック制御を頻繁に行なえば、中央処理装置（ＣＰＵ）のデータ処理量が増えるが、ソフト処理時間を少しでも抑えたいと言う要求も存在している。
【００２３】
特に、エアコンの室外機などのようにファンモータやコンプレッサモータといった複数のモータを同時制御するシステムにおいては、益々、ソフト処理時間の増大が深刻な問題になっている。
【００２４】
【発明が解決しようとする課題】
この要請に応えるために、例えば、特開平９−１２１５５８号公報は、Ａ／Ｄ変換器により、ＰＷＭインバータの電流を検出する方法を提案している。
【００２５】
この方法においては、ＰＷＭインバータの出力電流はＡ／Ｄ変換器を介して検出される。
【００２６】
３相インバータモータの基本構成を示す図２を参照すると、この方法においては、Ｉｕ，Ｉｖ，Ｉｗの３カ所においてＰＷＭインバータの出力電流を検出している。
【００２７】
また、ＰＷＭインバータの出力電流の検出タイミングは、ＰＷＭキャリアの最下点、すなわち、図４のタイミングチャートを参照すると、割込み３５に相当する地点の１箇所だけである。
【００２８】
しかしながら、３相インバータモータにおけるセンサの有無やシステム構成によっては、図２のＩａの地点においてＰＷＭインバータの出力電流を検出することが必要になる場合もあり得る。
【００２９】
しかしながら、特開平９−１２１５５８号公報に記載された方法では、Ａ／ＤタイミングをＰＷＭ出力に関連した特定タイミングにずらすという視点が存在しないために、同方法は、Ｉｕ，Ｉｖ，Ｉｗを直接検出するシステムにしか対応できないという欠点がある。
【００３０】
また、特開平４−１７２９９５号公報は、インバータの出力電流の検出タイミングを調整する方法を提案している。この方法は、インバータ出力機能にＡ／Ｄ変換タイミングを作るコンペアレジスタを１本だけ追加した構成により、実施される。
【００３１】
しかしながら、この方法におけるコンペアレジスタ１段構成であるため、ソフト処理時間を意識する必要があること、コンペアレジスタが１段構成であるので、２箇所以上のＡ／Ｄタイミングを作ることが極めて困難であること、Ａ／Ｄトリガを単にＡ／Ｄスタートに接続しているため、複数のＡ／Ｄトリガを選択する手段が設けられていないこと、コンペアレジスタへの設定値はソフト処理で行われるため、ソフト処理負担が大きいこと、などの欠点があり、フィードバック制御を行なう方法として不十分である。
【００３２】
本発明は、以上のような問題点に鑑みてなされたものであり、ソフト処理を増加させることなくＡ／Ｄスタートトリガ（電流検出トリガタイミング信号）の生成を実現することができるトリガ生成回路を提供することを目的とする。
【００３３】
【課題を解決するための手段】
この目的を達成するため、本発明は、三相モータが出力に接続される電流帰還型三相ＰＷＭインバータのＰＷＭ波形生成に際し、モータ電流の検出をモータ接続端子の３箇所で行う場合でも、インバータ主回路のＤＣ部分の１箇所で行う場合でも対応可能な電流検出トリガタイミング信号を作成するにあたり、三相ＰＷＭ波形生成手段に対して外付けのハード回路で構成したことを特徴とするトリガ生成回路であって、前記三相ＰＷＭ波形生成手段は、キャリア周期設定値信号とクロック信号を入力とし、０と設定値との間を往復カウントすることで三角波信号を生成出力し、ダウンカウントからアップカウントに切り替わるタイミングでキャリア周期割込み信号を出力するキャリア発生用アップダウンタイマと、前記キャリア発生用アップダウンタイマがアップカウント中かダウンカウント中かを示すアップダウンカウントフラグと、ＰＷＭタイミング設定値信号を保持し、前記キャリア発生用アップダウンタイマからのキャリア周期割込み信号を入力とし、該キャリア周期割込み信号の発生タイミングに同期して前記ＰＷＭタイミング設定値信号を出力するＰＷＭ信号生成用バッファレジスタと、前記ＰＷＭ信号生成用バッファレジスタからの前記ＰＷＭタイミング設定値信号と、前記キャリア発生用アップダウンタイマからのアップダウンタイマ値と、を入力とし、該入力されるＰＷＭタイミング設定値信号を保持し、該保持値とアップダウンタイマ値との比較動作を常に行い一致を検出すると一致信号を出力するＰＷＭ信号生成用コンペアレジスタと、前記ＰＷＭ信号生成用コンペアレジスタからの一 致信号と、前記アップダウンカウントフラグからのアップダウンカウントフラグ信号と、を入力とし、ＰＷＭ信号を出力するＰＷＭ信号生成回路と、前記ＰＷＭ信号生成回路から出力されたＰＷＭ信号を入力とし、該ＰＷＭ信号を、デッドタイムを付加したタイミングに成形したデッドタイム付ＰＷＭ信号として出力するデッドタイム生成回路と、前記デッドタイム生成回路からの前記デッドタイム付ＰＷＭ信号を入力とし、三相ＰＷＭ波形を出力する出力制御回路と、を備え、出力に接続される三相モータの制御が可能である一方で、当該トリガ生成回路は、Ａ／Ｄ変換器による１回または複数回の変換時間、或いは、前記Ａ／Ｄ変換器のサンプリング時間を設定したＡ／Ｄ変換時間設定レジスタと、前記三相ＰＷＭ波形生成手段の前記ＰＷＭ信号生成用バッファレジスタからのＰＷＭタイミング設定値に前記Ａ／Ｄ変換時間設定レジスタの設定値を加算または減算した演算結果と、前記三相ＰＷＭ波形生成手段の前記キャリア発生用アップダウンタイマからのキャリア周期割込み信号と、を入力とし、前記キャリア周期割込み信号の発生タイミングに同期して、前記演算結果を電流検出トリガ設定信号として出力する電流検出トリガ用バッファレジスタと、前記電流検出トリガ用バッファレジスタからの前記電流検出トリガ設定信号と、前記三相ＰＷＭ波形生成手段の前記キャリア発生用アップダウンタイマからのアップダウンタイマ値信号と、を入力とし、該入力される電流検出トリガ設定信号を保持し、該保持値とアップダウンタイマ値との比較動作を常に行い一致を検出すると一致信号を出力する電流検出トリガ用コンペアレジスタと、前記電流検出トリガ用コンペアレジスタからの一致信号を入力とし、該入力される一致信号を、前記電流検出トリガタイミング信号として前記Ａ／Ｄ変換器に出力する出力回路と、を備え、前記電流検出トリガタイミング信号が前記Ａ／Ｄ変換器へ入力されるタイミングで該Ａ／Ｄ変換器にＡ／Ｄ変換を開始させて、電流検出を開始させるように構成され、前記三相ＰＷＭ波形生成手段の前記ＰＷＭ信号生成用バッファレジスタからのＰＷＭタイミング設定値に前記Ａ／Ｄ変換時間設定レジスタの設定値を加算または減算したタイミング値を、前記Ａ／Ｄ変換器への前記電流検出トリガタイミング信号の出力タイミングに使用する結果として、前記電流検出トリガタイミング信号を、その出力タイミングを前記Ａ／Ｄ変換時間設定レジスタの設定値の分だけ、前記三相ＰＷＭ波形生成手段で生成されるＰＷＭ信号の出力タイミングに対して早めたタイミングに設定し、該ＰＷＭ信号出力タイミングの直前のタイミングで出力するように構成されていることを特徴とするトリガ生成回路を提供する。
【００３４】
より具体的には、前記三相ＰＷＭ波形生成手段は、第１のＰＷＭ信号生成用バッファレジスタ及び第１のＰＷＭ信号生成用コンペアレジスタと、第２のＰＷＭ信号生成用バッファレジスタ及び第２のＰＷＭ信号生成用コンペアレジスタと、第３のＰＷＭ信号生成用バッファレジスタ及び第３のＰＷＭ信号生成用コンペアレジスタと、の３つのペアのレジスタを備え、三相それぞれのＰＷＭ信号を制御しており、このうち第１のＰＷＭ信号生成用バッファレジスタの値が第１のＰＷＭ信号生成用コンペアレジスタに、第２のＰＷＭ信号生成用バッファレジスタの値が第２のＰＷＭ信号生成用コンペアレジスタに、第３のＰＷＭ信号生成用バッファレジスタの値が第３のＰＷＭ信号生成用コンペアレジスタに、それぞれ転送されて、第１及至第３のＰＷＭ信号生成用コンペアレジスタが三相モータにおける３つの相電流のうちの１つずつを形成しＰＷＭ信号の出力タイミングを決定する構成であり、当該トリガ生成回路は、第１の電流検出トリガ用バッファレジスタ及び第１の電流検出トリガ用コンペアレジスタと、第１の電流検出トリガ用バッファレジスタ及び第２の電流検出トリガ用コンペアレジスタと、の２つのペアのレジスタを備え、３つの相電流のうち２つの相電流検出タイミングのそれぞれで前記Ａ／Ｄ変換器にＡ／Ｄ変換を行わせるものであり、前記第１の電流検出トリガ用バッファレジスタには、前記第１及至第３のＰＷＭ信号生成用バッファレジスタのうち何れか１つの値に前記Ａ／Ｄ変換時間設定レジスタ値を加算または減算した値が設定される一方で、前記第２の電流検出トリガ用バッファレジスタには、前記第１及至第３のＰＷＭ信号生成用バッファレジスタのうち何れか他の１つの値に前記Ａ／Ｄ変換時間設定レジスタ値を加算または減算した値が設定され、前記第１の電流検出トリガ用バッファレジスタの値が第１の電流検出トリガ用コンペアレジス タに、第２の電流検出トリガ用バッファレジスタの値が第２の電流検出トリガ用コンペアレジスタに、それぞれ転送され、前記第１の電流検出トリガ用コンペアレジスタは、前記２つの相電流検出タイミングのうち何れか一方のタイミングでの前記電流検出トリガタイミング信号の出力タイミング決定に用いられる一方で、前記第２の電流検出トリガ用コンペアレジスタは、前記２つの相電流検出タイミングのうち何れか他方のタイミングでの前記電流検出トリガタイミング信号の出力タイミング決定に用いられる。
【００３５】
より具体的には、当該トリガ生成回路の前記出力回路は、前記一致信号として、前記第１の電流検出トリガ用コンペアレジスタからの一致信号と、前記第２の電流検出トリガ用コンペアレジスタからの一致信号と、を入力とするのに加え、前記三相ＰＷＭ波形生成手段の前記アップダウンカウントフラグからのアップダウンカウントフラグ信号を入力とし、前記アップダウンカウントフラグ信号がアップカウント中であることを示している場合には、前記第１および第２の電流検出トリガ用コンペアレジスタのうち何れか一方からの一致信号を選択して前記電流検出トリガタイミング信号として出力し、前記アップダウンカウントフラグ信号がダウンカウント中であることを示している場合には、前記第１および第２の電流検出トリガ用コンペアレジスタのうち何れか他方からの一致信号を選択して前記電流検出トリガタイミング信号として出力するように構成されている。
【００３６】
また、当該トリガ生成回路と、前記Ａ／Ｄ変換器と、前記三相ＰＷＭ波形生成手段と、は同一マイクロコンピュータ内に内蔵されていることが好ましい。
【００３７】
本発明に係るトリガ生成回路は、３相モータのフィードバック制御に必要なものである。
【００３８】
周知のように、３相モータは、Ｕ相、Ｖ相及びＷ相と呼ばれる３つの相を持っている。これら３相をインバータ素子で駆動する場合、マイクロコンピュータでは、Ｕ相はＵとＵバー、Ｖ相はＶとＶバー、Ｗ相はＷとＷバーのそれぞれの制御信号（ＰＷＭ信号）を出力して、制御を行う。
【００３９】
ここで、バーがついていない制御信号はインバータ素子の上のアームつまり正相側を制御し、バーがついている信号はインバータ素子の下のアームすなわち逆相側を制御する。上下のアームに入力される信号は互いに反転関係にあり、かつ、インバータ素子のアクティブ期間が重なることを防止するためのデッドタイムをとった信号である。
【００４０】
図１は、本発明の一実施形態に係るＡ／Ｄトリガ生成回路（トリガ生成回路）１を含む制御回路の構造を示すブロック図である。この制御回路は、３相モータをインバータ素子で駆動するシステムに必要なＰＷＭ信号、すなわち、Ｕ相のインバータ素子の上下のアームを制御する信号Ｕ０とＵ１、同じくＶ相を制御する信号Ｖ０とＶ１、同じくＷ相を制御するＷ０とＷ１の各信号を生成し、端子に出力する機能と、キャリア周期で割込み３５を発生させる機能と、キャリア周期の中間時点で割込み３４を発生させる機能と、を有する３相ＰＷＭ信号生成回路（三相ＰＷＭ波形生成手段）２と、Ａ／Ｄトリガ生成回路１と、を備えている。
【００４１】
Ａ／Ｄトリガ生成回路１は、タイマ２１と常に比較動作を行ない、一致信号を発生するコンペアレジスタ（第１の電流検出トリガ用コンペアレジスタ）１１及びコンペアレジスタ（第２の電流検出トリガ用コンペアレジスタ）１３と、バッファレジスタ（第１の電流検出トリガ用バッファレジスタ）１２及びバッファレジスタ（第２の電流検出トリガ用バッファレジスタ）１４と、コンペアレジスタ１１、１３の何れか一方の一致信号を選択して、Ａ／Ｄスタートトリガ信号１６を発生させるＡ／Ｄトリガ選択回路（出力回路）１５と、同一マイクロコンピュータに内蔵されているＡ／Ｄ変換器の変換時間を反映した値が保持されるＡ／Ｄ変換時間設定レジスタ１７と、によって構成されている。
【００４２】
Ａ／Ｄトリガ生成回路１は、タイマ２１がアップカウント動作中の場合には、Ｗ相が変化するタイミングより少し前にＡ／Ｄスタートトリガ（電流検出トリガタイミング信号）を発生させるために、Ｗ相のバッファレジスタ（第３のＰＷＭ信号生成用バッファレジスタ）２９からＡ／Ｄ変換時間設定レジスタ１７を減算した値がバッファレジスタ１２に自動設定される。
【００４３】
次に、タイマ２１がダウンカウント動作中の場合には、Ｕ相が変化するタイミングより少し前にＡ／Ｄスタートトリガ（電流検出トリガタイミング信号）を発生させるために、Ｕ相のバッファレジスタ（第１のＰＷＭ信号生成用バッファレジスタ）２５にＡ／Ｄ変換時間設定レジスタ１７を加算した値がバッファレジスタ１４に自動設定される。
【００４４】
バッファレジスタ１２、１４からコンペアレジスタ１１、１３への転送タイミングは、３相ＰＷＭ信号生成回路２の中のバッファレジスタ２５、バッファレジスタ（第２のＰＷＭ信号生成用バッファレジスタ）２７及びバッファレジスタ２９からコンペアレジスタ（第１のＰＷＭ信号生成用コンペアレジスタ）２４、コンペアレジスタ（第２のＰＷＭ信号生成用コンペアレジスタ）２６及びコンペアレジスタ（第３のＰＷＭ信号生成用コンペアレジスタ）２８への転送タイミングと同一である。すなわち、一般的にタイマ２１から発生する周期割込み３５に同期したタイミングである。
【００４５】
このように、コンペアレジスタを２段構成とすることにより、１周期前に次周期の値を設定すれば良いのでソフト処理に要する時間を考慮する必要がなくなる。
【００４６】
次に、Ａ／Ｄトリガ選択回路１５はタイマ２１がアップカウント中は第１のコンペアレジスタ１１の一致信号を選択し、逆に、タイマ２１がダウンカウント中は第２のコンペアレジスタ１３の一致信号を選択する。
【００４７】
この一致信号の切換を自動で行なうため、タイマ２１のアップ／ダウンカウントの状態を保持するアップダウンカウントフラグ３０の出力信号（アップダウンカウントフラグ信号）がＡ／Ｄトリガ選択回路１５に入力されている。
【００４８】
このように、Ａ／Ｄトリガ生成回路１は３相ＰＷＭ出力タイミングに同期してＡ／Ｄスタートトリガ１６を自動生成する動作を実行する。
【００４９】
図２は、３相モータをインバータ素子で制御する一般的な回路構成を示す回路図である。図１に示した３相ＰＷＭ出力機能の端子Ｕ０、Ｕ１、Ｖ０、Ｖ１、Ｗ０、Ｗ１は図２の同信号を制御する。
【００５０】
ここで、３相モータを緻密制御するためには、モータの回転状態を常に監視し、ＰＷＭ制御信号にフィードバックをかける制御（以降「フィードバック制御」と呼ぶ）を行う必要がある。モータの回転状態を監視するためには、３相モータの各相電流Ｉｕ，Ｉｖ，ＩｗをＡ／Ｄ変換器で検出すればよい。
【００５１】
ここで、電流検出方法には次の２種類がある。
【００５２】
第１の方法は、図２のＩｕ，Ｉｖ，Ｉｗを直接検出する方法である。この方法においては、Ａ／Ｄ変換タイミングは基本的にはＰＷＭ周期割込みとなるので、図１に示した第２の割込み３５を用いることができる。ただし、３箇所を同時にＡ／Ｄ変換するためには、高速Ａ／Ｄであることが必要がある。
【００５３】
第２の方法は、Ｉａの電流１箇所だけを検出する方法である。この方法においては、Ｉｕ，Ｉｖ，Ｉｗの電流の加算値がＩａに流れるので、各相の個別電流が流れるタイミングでＡ／Ｄ変換を行う必要がある。
【００５４】
本発明に係るＡ／Ｄトリガ生成回路１は、そのようなＡ／Ｄ変換を行うことを可能にする。第２の方法によれば、タイミングチューニングが必要となる反面、１回のタイミングで１箇所だけＡ／Ｄ変換すれば良いので、高速Ａ／Ｄである必要がない。
【００５５】
以上のように、本発明に係るＡ／Ｄトリガ生成回路１を用いれば、３相モータのフィードバック制御方法を問わず、最適なＡ／Ｄスタートトリガを自動生成できるため、１つのマイクロコンピュータでソフト処理負担を増やすことなく、フィードバック制御を実現することができるという効果が得られる。
【００５６】
【発明の実施の形態】
図１は、本発明の第１の実施形態に係るＡ／Ｄトリガ生成回路（トリガ生成回路）を含む制御回路の構造を示すブロック図である。
【００５７】
図１の制御回路は、３相ＰＷＭ信号生成回路（三相ＰＷＭ波形生成手段）２と、Ａ／Ｄトリガ生成回路（トリガ生成回路）１と、からなる。
【００５８】
先ず、このうち３相ＰＷＭ信号生成回路２の構成について説明する。
【００５９】
３相ＰＷＭ信号生成回路２は、３相モータをインバータ素子で駆動するシステムに必要なＰＷＭ信号、すなわち、Ｕ相のインバータ素子の上下のアームを制御する信号Ｕ０とＵ１、同じくＶ相を制御する信号Ｖ０とＶ１、同じくＷ相を制御するＷ０とＷ１の各信号（三相ＰＷＭ波形）を生成し、端子に出力する機能と、キャリア周期で割込み（キャリア周期割り込み信号）３５を発生させる機能と、キャリア周期の中間時点で割込み３４を発生させる機能と、を有するものであり、タイマ（キャリア発生用アップダウンタイマ）２１と、コンペアレジスタ２２、２４、２６、２８と、バッファレジスタ２３、２５、２７、２９と、アップダウンカウントフラグ３０と、ＰＷＭ信号生成回路３１と、デッドタイム生成回路３２と、出力制御回路３３と、からなっている。
【００６０】
このうちタイマ（キャリア発生用アップダウンタイマ）２１は、キャリア周期設定値信号とクロック信号を入力とし、０と設定値との間をアップダウンカウント（往復カウント）することで三角波信号を生成出力する。
【００６１】
また、タイマ２１は、ダウンカウントからアップカウントに切り替わるタイミングで第２の割込み３５（キャリア周期割込み信号）を出力する。
【００６２】
コンペアレジスタ２２はタイマ２１の周期を制御するレジスタであり、該コンペアレジスタ２２の設定値とタイマ２１からのタイマ値との比較動作を常に行い、一致を検出するとタイマ２１をアップカウントからダウンカウントに切換える。また、コンペアレジスタ２２は第１の割り込み３４を発生させる。
【００６３】
アップダウンカウントフラグ３０はタイマ２１の動作状態を示す（つまりタイマ２１がアップカウント中かダウンカウント中かを示す）フラグである。すなわち、アップダウンカウントフラグ３０は、タイマ２１がアップカウント時はロウレベル、ダウンカウント時はハイレベルを保持する状態保持フラグである。
【００６４】
バッファレジスタ（第１のＰＷＭ信号生成用バッファレジスタ）２５は、次周期のコンペアレジスタ２４の一致タイミング（ＰＷＭタイミング設定値信号）を保持し（設定され）、タイマ２１からの第２の割込み３５を入力とする。そして、バッファレジスタ２５は、一致タイミングの設定値を、タイマ２１から発生する周期割込み３５に同期したタイミングで、コンペアレジスタ２４に転送（出力）する。
【００６５】
同様に、バッファレジスタ（第２のＰＷＭ信号生成用バッファレジスタ）２７は、次周期のコンペアレジスタ２６の一致タイミング（ＰＷＭタイミング設定値信号）を保持し（設定され）、タイマ２１からの第２の割込み３５を入力とする。そして、バッファレジスタ２７は、一致タイミングの設定値を、タイマ２１から発生する周期割込み３５に同期したタイミングで、コンペアレジスタ２６に転送（出力）する。
【００６６】
同様に、バッファレジスタ（第３のＰＷＭ信号生成用バッファレジスタ）２９は、次周期のコンペアレジスタ２８の一致タイミング（ＰＷＭタイミング設定値信号）を保持し（設定され）、タイマ２１からの第２の割込み３５を入力とする。そして、バッファレジスタ２９は、一致タイミングの設定値を、タイマ２１から発生する周期割込み３５に同期したタイミングで、コンペアレジスタ２８に転送（出力）する。
【００６７】
コンペアレジスタ（第１のＰＷＭ信号生成用コンペアレジスタ）２４はＵ相のタイミングを作るものであり、バッファレジスタ２５から転送される一致タイミングの設定値（ＰＷＭタイミング設定値信号）と、タイマ２１からのタイマ値（アップダウンタイマ値）と、を入力とし、該入力される一致タイミングの設定値を保持し、該保持値とタイマ値との比較動作を常に行い、一致を検出すると、一致検出信号（一致信号；ワンショットパルス信号）を出力する。
【００６８】
同様に、コンペアレジスタ（第２のＰＷＭ信号生成用コンペアレジスタ）２６はＶ相のタイミングを作るものであり、バッファレジスタ２７から転送される一致タイミングの設定値（ＰＷＭタイミング設定値信号）と、タイマ２１からのタイマ値（アップダウンタイマ値）と、を入力とし、該入力される一致タイミングの設定値を保持し、該保持値とタイマ値との比較動作を常に行い、一致を検出すると、一致検出信号（一致信号；ワンショットパルス信号）を出力する。
【００６９】
同様に、コンペアレジスタ（第３のＰＷＭ信号生成用コンペアレジスタ）２８はＷ相のタイミングを作るものであり、バッファレジスタ２９から転送される一致タイミングの設定値（ＰＷＭタイミング設定値信号）と、タイマ２１からのタイマ値（アップダウンタイマ値）と、を入力とし、該入力される一致タイミングの設定値を保持し、該保持値とタイマ値との比較動作を常に行い、一致を検出すると、一致検出信号（一致信号；ワンショットパルス信号）を出力する。
【００７０】
これらコンペアレジスタ２４、２６、２８は、三相モータにおける３つの相電流のうちの１つずつを形成しＰＷＭ信号の出力タイミングを決定する。
【００７１】
ＰＷＭ信号生成回路３１は、コンペアレジスタ２４、２６、２８からの一致検出信号と、アップダウンカウントフラグ３０からの信号（アップダウンフラグ信号）と、を入力とし、各相の正相側と逆相側の元となる信号（ＰＷＭ信号）を生成し、出力する。
【００７２】
デッドタイム生成回路３２は、ＰＷＭ信号生成回路３１からの信号（ＰＷＭ信号）を入力とし、該信号にインバータの正相と逆相の短絡防止時間であるデッドタイムを付加したタイミング信号（デッドタイム付ＰＷＭ信号）を生成し出力する。すなわち、ＰＷＭ信号生成回路３１から出力されたＰＷＭ信号を入力とし、該ＰＷＭ信号を、デッドタイムを付 加したタイミングに成形したデッドタイム付ＰＷＭ信号として出力する。
【００７３】
出力制御回路３３は、デッドタイム生成回路３２からのタイミング信号（デッドタイム付ＰＷＭ信号）を入力とし、Ｕ０，Ｕ１，Ｖ０，Ｖ１，Ｗ０，Ｗ１信号（三相ＰＷＭ波形）としてマイクロコンピュータの端子に出力する。
【００７４】
３相ＰＷＭ信号生成回路２は、以上のように構成され、出力に接続される三相モータの制御が可能となっている。
【００７５】
より具体的には、３相ＰＷＭ信号生成回路２は、バッファレジスタ２５及びコンペアレジスタ２４と、バッファレジスタ２７及びコンペアレジスタ２６と、バッファレジスタ２９及びコンペアレジスタ２８と、の３つのペアの２段構成レジスタを備え、三相それぞれのＰＷＭ信号を制御している。そして、このうちバッファレジスタ２５の値がコンペアレジスタ２４に、バッファレジスタ２７の値がコンペアレジスタ２６に、バッファレジスタ２９の値がコンペアレジスタ２８に、それぞれ転送されて、コンペアレジスタ２４、２６、２８が三相モータにおける３つの相電流のうちの１つずつを形成しＰＷＭ信号の出力タイミングを決定するようになっている。
【００７６】
次ぎに、Ａ／Ｄトリガ生成回路（トリガ生成回路）１の構成について説明する。
【００７７】
Ａ／Ｄトリガ生成回路１は、同一マイクロコンピュータ内にあるＡ／Ｄ変換器（図示せず）にＡ／Ｄ変換を開始させるトリガ信号であるＡ／Ｄスタートトリガ１６（電流検出トリガタイミング信号）を自動生成するものであり、該Ａ／Ｄスタートトリガ１６がＡ／Ｄ変換器へ入力されるタイミングで該Ａ／Ｄ変換器にＡ／Ｄ変換を開始させて電流検出を開始させる。
【００７８】
Ａ／Ｄトリガ生成回路１は、３相ＰＷＭ信号生成回路２に対して外付けのハード回路で構成され、具体的には、コンペアレジスタ１１、１３と、バッファレジスタ１２、１４と、Ａ／Ｄトリガ選択回路１５と、Ａ／Ｄ変換時間設定レジスタ１７と、を備えて構成されている。
【００７９】
このうちＡ／Ｄ変換時間設定レジスタ１７は、Ａ／Ｄ変換器による１回または複数回の変換時間、或いは、該Ａ／Ｄ変換器のサンプリング時間を保持する（設定値とする）レジスタである。なお、Ａ／Ｄ変換器によるＡ／Ｄ変換時間は、Ａ／Ｄ変換器内の設定レジスタに指定した値に応じて決定されるが、一般的には、ＣＰＵ命令を介して設定される。Ａ／Ｄ変換時間設定レジスタ１７には、Ａ／Ｄ変換器内のレジスタへの設定値を反映した値が入力される。
【００８０】
バッファレジスタ（第１の電流検出トリガ用バッファレジスタ）１２は、３相ＰＷＭ信号生成回路２のバッファレジスタ２９から出力される次周期のコンペアレジスタ２８の一致タイミング（ＰＷＭタイミング設定値信号）からＡ／Ｄ変換時間設定レジスタ１７の設定値を減算した演算結果と、３相ＰＷＭ信号生成回路２のタイマ２１からの第２の割込み３５と、を入力とする。そして、バッファレジスタ１２には、この演算結果が設定される。更に、バッファレジスタ１２は、この演算結果を、第２の割込み３５の発生タイミングに同期して、（電流検出トリガ設定信号として）コンペアレジスタ１１に転送（出力）する。
【００８１】
同様に、バッファレジスタ（第２の電流検出トリガ用バッファレジスタ）１４は、３相ＰＷＭ信号生成回路２のバッファレジスタ２５から出力される次周期のコンペアレジスタ２６の一致タイミング（ＰＷＭタイミング設定値信号）からＡ／Ｄ変換時間設定レジスタ １７の設定値を減算した演算結果と、３相ＰＷＭ信号生成回路２のタイマ２１からの第２の割込み３５と、を入力とする。そして、バッファレジスタ１４には、この演算結果が設定される。更に、バッファレジスタ１４は、この演算結果を、第２の割込み３５の発生タイミングに同期して、（電流検出トリガ設定信号として）コンペアレジスタ１３に転送（出力）する。
【００８２】
コンペアレジスタ（第１の電流検出トリガ用コンペアレジスタ）１１は、バッファレジスタ１２から転送される演算結果（電流検出トリガ設定信号）と、３相ＰＷＭ信号生成回路２のタイマ２１からのタイマ値（アップダウンタイマ値）と、を入力とし、該入力される演算結果（電流検出トリガ設定信号）を保持し、該保持値とタイマ２１からのタイマ値との比較動作を常に行い、一致を検出すると一致信号を発生し出力する。
【００８３】
同様に、コンペアレジスタ（第２の電流検出トリガ用コンペアレジスタ）１３は、バッファレジスタ１４から転送される演算結果（電流検出トリガ設定信号）と、３相ＰＷＭ信号生成回路２のタイマ２１からのタイマ値（アップダウンタイマ値）と、を入力とし、該入力される演算結果（電流検出トリガ設定信号）を保持し、該保持値とタイマ２１からのタイマ値との比較動作を常に行い、一致を検出すると一致信号を発生し出力する。
【００８４】
このように、コンペアレジスタ１１はバッファレジスタ１２との２段構成をなし、同様に、コンペアレジスタ１３はバッファレジスタ１４との２段構成をなしている。
【００８５】
また、Ａ／Ｄトリガ選択回路（出力回路）１５は、コンペアレジスタ１１、１３からの一致信号を入力とし、該入力される一致信号を、Ａ／Ｄスタートトリガ（電流検出トリガタイミング信号）１６としてＡ／Ｄ変換器に出力する。このＡ／Ｄスタートトリガ１６は、Ａ／Ｄ変換器にＡ／Ｄ変換を開始させる（Ａ／Ｄスタートをかける）信号である。
【００８６】
より具体的には、Ａ／Ｄトリガ選択回路１５は、３相ＰＷＭ信号生成回路２のアップダウンカウントフラグ３０からの出力信号（アップダウンフラグ信号）を入力とし、該出力信号がロウレベル時にはコンペアレジスタ１１からの一致信号を選択的に出力し、逆に、該出力信号がハイレベル時にはコンペアレジスタ１３からの一致信号を選択的に出力する。
【００８７】
このような自動選択動作を実現するため、Ａ／Ｄトリガ選択回路１５は、例えば、図３に示される回路構成をなしている。
【００８８】
すなわち図３に示すように、Ａ／Ｄトリガ選択回路１５は、例えば、アップダウンカウントフラグ３０からの出力信号と、バッファレジスタ１２から発せられる一致信号と、バッファレジスタ１４から発せられる一致信号と、を受信するセレクタ１５１から構成することができる。
【００８９】
セレクタ１５１は、アップダウンカウントフラグ３０からの出力信号がロウレベル時にはコンペアレジスタ１１からの一致信号を選択し、逆に、アップダウンカウントフラグ３０からの出力信号がハイレベル時にはコンペアレジスタ１３の一致信号を選択する。選択された信号は、Ａ／Ｄスタートトリガ１６として出力される。
【００９０】
Ａ／Ｄトリガ生成回路１は、以上のように構成され、Ａ／Ｄスタートトリガ１６がＡ／Ｄ変換器へ入力されるタイミングで該Ａ／Ｄ変換器にＡ／Ｄ変換を開始させ、電流検出を開始させるようになっている。
【００９１】
より具体的には、Ａ／Ｄトリガ生成回路１は、バッファレジスタ１２及びコンペアレジ スタ１１と、バッファレジスタ１４及びコンペアレジスタ１３と、の２つのペアのレジスタを備え、３つの相電流のうち２つの相電流検出タイミングのそれぞれでＡ／Ｄ変換器にＡ／Ｄ変換を行わせるようになっている。
【００９２】
図４は、本実施形態に係る制御回路の動作を示すタイミングチャートであり、タイマ２１動作と、コンペア一致タイミングと、各端子のタイミングを示す。
【００９３】
図４からわかるように、第１の割込み３４はコンペアレジスタ２２とタイマ２１との一致により発生するものであり、そのタイミングは三角波キャリアの頂点である。
【００９４】
一方、第２の割込み３５はタイマ２１のアンダーフローで発生するものであり、そのタイミングは三角波キャリアの最下点である。
【００９５】
図４のタイミングチャートにおいては、タイマ２１が三角波動作をしており、コンペアレジスタ２２、２４、２６、２８の各々の一致タイミングは、頂点を境に左右対称であることがわかる。これは三角波キャリア左右対称モードと呼ばれる。
【００９６】
ここで、Ｕ０信号とＵ１信号のタイミングのずれ、Ｖ０信号とＶ１信号のタイミングのずれ、Ｗ０信号とＷ１信号のタイミングのずれは、いずれもデッドタイム幅である。
【００９７】
次に、本実施形態に係る制御回路におけるフィードバック制御動作について説明する。
【００９８】
図２は、３相モータをインバータ素子で制御する回路の構成を示す回路図である。
【００９９】
この回路は、電源４１と、接地（ＧＮＤ）４２との間に接続されているインバータ素子としての第１乃至第６のバイポーラトランジスタ４３、４４、４５、４６、４７、４８を備えている。
【０１００】
第１のバイポーラトランジスタ４３のコレクタは電源４１に、エミッタは第２のバイポーラトランジスタ４４のコレクタにそれぞれ接続され、第２のバイポーラトランジスタ４４のエミッタは接地されている。
【０１０１】
同様に、第３のバイポーラトランジスタ４５のコレクタは電源４１に、エミッタは第４のバイポーラトランジスタ４６のコレクタにそれぞれ接続され、第４のバイポーラトランジスタ４６のエミッタは接地されている。
【０１０２】
また、第５のバイポーラトランジスタ４７のコレクタは電源４１に、エミッタは第６のバイポーラトランジスタ４８のコレクタにそれぞれ接続され、第６のバイポーラトランジスタ４８のエミッタは接地されている。
【０１０３】
さらに、第１及び第２のバイポーラトランジスタ４３、４４と、第３及び第４のバイポーラトランジスタ４５、４６と、第５及び第６のバイポーラトランジスタ４７、４８とは、電源４１と接地４２との間に相互に並列に接続されている。
【０１０４】
３相ＰＷＭ信号生成回路２から出力されるＵ０信号、Ｕ１信号、Ｖ０信号、Ｖ１信号、Ｗ０信号、Ｗ１信号はそれぞれ第１乃至第６のバイポーラトランジスタ４３、４４、４５、４６、４７、４８のゲートに入力される。
【０１０５】
第１のバイポーラトランジスタ４３のエミッタと第２のバイポーラトランジスタ４４のコレクタとの間を流れる電流Ｉｕと、第３のバイポーラトランジスタ４５のエミッタと第４のバイポーラトランジスタ４６のコレクタとの間を流れる電流Ｉｖと、第５のバイポーラトランジスタ４７のエミッタと第６のバイポーラトランジスタ４８のコレクタとの間を流れる電流Ｉｗはそれぞれモータ４９に入力される。
【０１０６】
図２に示した回路において、接地４２に流れる電流Ｉａを検出してフィードバック制御を行なう場合について考える。
【０１０７】
図４に示したタイミングチャートを参照すると、コンペアレジスタ２４がタイマ２１と一致するタイミングａ１とａ２、コンペアレジスタ２６がタイマ２１と一致するタイミングｂ１とｂ２、コンペアレジスタ２８がタイマ２１と一致するタイミングｃ１とｃ２は、いずれも、Ｕ０、Ｕ１、Ｖ０、Ｖ１、Ｗ０、Ｗ１端子の何れかの変化点と同じであることがわかる。
【０１０８】
例えば、タイミングａ１はＵ１端子の立ち下がりタイミングと同じであり、タイミングａ２はＵ０端子の立ち下がりタイミングと同じである。
【０１０９】
Ｕ０，Ｕ１，Ｖ０，Ｖ１，Ｗ０，Ｗ１の各端子における信号は、図２に示した回路における各インバータ素子のゲートを制御するタイミング信号であるが、ゲート信号が変化して暫くはインバータ素子のオン期間、オフ期間が存在し、この期間はインバータ電流も過渡状態で不安定である。
【０１１０】
従って、この過渡状態の電流を検出しても、正しいフィードバック制御を行うことはできない。安定した電流を検出するタイミングとしては、タイミングａ１，ａ２，ｂ１，ｂ２，ｃ１，ｃ２より少し前（すなわち、オンまたはオフ期間の直前）か、あるいは、オンまたはオフ期間より後の何れかに限定される。
【０１１１】
ここで、オンまたはオフ期間より後には、デッドタイムをとった信号変化が生じるため、タイミング調整が難しくなる。例えば、タイミングａ１の後には、Ｕ０端子の立ち上がりが生じる。
【０１１２】
さらに、デッドタイム幅を狭くしている場合には、電流検出ポイントは非常に狭くなる。従って、安定した電流を検出するタイミングとしては、タイミングａ１，ａ２，ｂ１，ｂ２，ｃ１，ｃ２より少し前が好ましいこととなる。
【０１１３】
以下、実際にどのタイミングを検出すべきかについて説明する。
【０１１４】
まず、タイミングａ１の直前においては、Ｕ０，Ｖ０，Ｗ０端子が全てロウレベルであるので、インバータの上部のトランジスタ（正相側）が全てオフ状態となるため、電流Ｉａを検出してもあまり意味が無い。
【０１１５】
タイミングｂ１の直前においては、正相側のＵ０端子がオン、Ｖ０とＷ０端子はオフとなっているのでＩｕ電流をＩａ電流として検出することができる。
【０１１６】
タイミングｃ１の直前においては、逆相側のＷ１端子がオン、Ｕ１とＶ１端子がオフとなっているので、Ｉｗ電流がＩａ電流として検出することができる。
【０１１７】
タイミングｃ２の直前においては、逆相側のＵ１，Ｖ１，Ｗ１端子がいずれもオフとなっているので、Ｉａ電流は流れない。
【０１１８】
タイミングｂ２の直前は、タイミングｃ１の直前と同じ状態であるので、Ｉｗ電流をＩａ電流として検出することができる。
【０１１９】
タイミングａ２の直前は、タイミングｂ１の直前と同じ状態であるので、Ｉｕ電流をＩａ電流として検出することができる。
【０１２０】
このように、有効なタイミングは、タイミングｂ１の直前、タイミングｃ１の直前、タイミングｂ２の直前、タイミングａ２の直前であり、タイミングｂ１の直前とタイミングａ２の直前は同じ状態を検出することになり、タイミングｃ１の直前とタイミングｂ２の直前は同じ状態を検出することになるので、１周期内で２回だけ電流を検出すればよいことがわかる。
【０１２１】
一般的に、Ｉｕ，Ｉｖ，Ｉｗの電流値を知るためには、これらのうちの何れか２つの電流値がわかれば残り１つの電流値は算出することができるので、フィードバック制御としては２種類の状態を検出すれば良いことになる。つまり、以下に説明する第１及び第２のタイミングのそれぞれで電流検出を行えばよいのである。
【０１２２】
本実施形態に係る制御回路が備えるＡ／Ｄトリガ生成回路１によれば、次周期のコンペアレジスタ２８の一致タイミングが設定されているバッファレジスタ２９からＡ／Ｄ変換時間設定レジスタ１７を減算した値がバッファレジスタ１２に設定される。つまり、次周期に必要なｃ１直前のＡ／Ｄトリガタイミング（第１のタイミング）ｃ３が、自動演算の結果、自動設定されることになる。
【０１２３】
一方、次周期のコンペアレジスタ２４の一致タイミングが設定されているバッファレジスタ２５にＡ／Ｄ変換時間設定レジスタ１７を加算した値がバッファレジスタ１４に設定される。つまり、次周期に必要なａ２直前のＡ／Ｄトリガタイミング（第２のタイミング）ａ３が、自動演算の結果、自動設定されることになる。
【０１２４】
更に、バッファレジスタ１２からコンペアレジスタ１１への転送タイミングは第２の割込み３５により行われ、同様に、バッファレジスタ１４から第６のコンペアレジスタ１３への転送タイミングも第２の割込み３５により行われる。これにより、第１のタイミングはコンペアレジスタ１１に、第２のタイミングはコンペアレジスタ１３に、それぞれ自動設定される。
【０１２５】
更に、コンペアレジスタ１１は第１のタイミング（ｃ３）で一致信号を出力し、コンペアレジスタ１３は第２のタイミング（ａ３）で一致信号を出力する。
【０１２６】
更に、Ａ／Ｄトリガ選択回路１５は、アップダウンカウントフラグ３０からの出力信号がロウレベル時にはコンペアレジスタ１１からの一致信号（つまり第１のタイミング（ｃ３）の信号）を出力し、逆に、アップダウンカウントフラグ３０からの出力信号がハイレベル時にはコンペアレジスタ１３からの一致信号（つまり第２のタイミング（ａ３）の信号）を出力する。
【０１２７】
よって、Ａ／Ｄ変換器は、第１及び第２のタイミング（ｃ３，ａ３）のそれぞれでＡ／Ｄ変換を行う。従って、第１及び第２のタイミングのそれぞれで電流検出を行うことができる。これにより、Ｉｕ，Ｉｖ，Ｉｗの電流値のうちの何れか２つの電流値を求めることができ、好適なフィードバック制御が可能となる。
【０１２８】
また、第１及び第２のタイミング（ｃ３，ａ３）は、いずれも、インバータ素子のオン及びオフ期間と重ならないため、電流が安定したタイミングで電流を検出することができる。
【０１２９】
また、バッファレジスタ２９の設定値からＡ／Ｄ変換時間設定レジスタ１７の設定値を減算した値を、Ａ／Ｄ変換器へのＡ／Ｄスタートトリガ１６の出力タイミング（ｃ３）として用いる結果として、該出力タイミングを、Ａ／Ｄ変換時間設定レジスタ１７の設定値の分だけ、３相ＰＷＭ信号生成回路２で生成されるＰＷＭ信号の出力タイミング（ｃ１）に対して早めたタイミング（ｃ３）に設定し、Ａ／Ｄスタートトリガ１６を、該ＰＷＭ信号出力タイミング（ｃ１）の直前のタイミング（ｃ３）で出力することができる。よって、インバータ素子のオン、オフ期間とＡ／Ｄ変換期間とが重ならないタイミング（ｃ３）でＡ／Ｄスタートを行なうことができる。
【０１３０】
同様に、バッファレジスタ２５の設定値にＡ／Ｄ変換時間設定レジスタ１７の設定値を加算した値を、Ａ／Ｄ変換器へのＡ／Ｄスタートトリガ１６の出力タイミング（ａ３）として用いる結果として、該出力タイミングを、Ａ／Ｄ変換時間設定レジスタ１７の設定値の分だけ、３相ＰＷＭ信号生成回路２で生成されるＰＷＭ信号の出力タイミング（ａ２）に対して早めたタイミングに設定し、Ａ／Ｄスタートトリガ１６を、該ＰＷＭ信号出力タイミング（ａ２）の直前のタイミング（ａ３）で出力することができる。よって、インバータ素子のオン、オフ期間とＡ／Ｄ変換期間とが重ならないタイミング（ａ３）でＡ／Ｄスタートを行なうことができる。
【０１３１】
つまり、本実施形態によれば、Ａ／Ｄトリガ生成回路１を備えるので、フィードバック制御に最適なタイミングで、かつ、インバータ素子のオン、オフ期間とＡ／Ｄ変換期間とが重ならないタイミングでＡ／Ｄスタートを行なうことができる。
【０１３２】
また、本実施形態によれば、Ａ／Ｄトリガ生成回路１におけるコンペアレジスタ１１はバッファレジスタ１２との２段構成となっていて、バッファレジスタ１２からコンペアレジスタ１１への転送は、タイマ２１のアンダーフロー時に発生する周期割込み３５のタイミングで行われる。同様に、コンペアレジスタ１３はバッファレジスタ１４との２段構成となっていて、バッファレジスタ１４からコンペアレジスタ１３への転送は、タイマ２１のアンダーフロー時に発生する周期割込み３５のタイミングで行われる。このように２段構成にすることにより、１周期前に次周期で使用するデータを設定すれば良いので、ソフト処理時間を考慮することなく、データを設定することができるという効果を奏する。
【０１３３】
なお、３相ＰＷＭ信号生成回路２における各コンペアレジスタ２２、２４、２６、２８が２段構成を取っていることから、Ａ／Ｄトリガ生成回路１における各コンペアレジスタ１１、１３もこれに同期したタイミングが必要であるため、２段構成としている。
【０１３４】
また、上述の制御回路においては、図２に示した３相インバータモータのＩａ電流を検出し、フィードバック制御を行なうが、Ａ／Ｄトリガ選択回路１によって、フィードバック制御に最適なＡ／Ｄトリガを自動生成することができるため、１つのマイクロコンピュータ内において、３相ＰＷＭ出力制御とフィードバック制御の両方を実現することが可能となる。
【０１３５】
従来の制御回路においては、マイクロコンピュータの外部でフィードバック制御に必要なタイミング生成を行なっていたのに対して、本実施形態に係る制御回路によれば、部品数の削減、基板面積の縮小、コスト低減などの効果を得ることができる。
【０１３６】
また、Ａ／Ｄ変換器はもともとマイクロコンピュータに内蔵されているものであるから、Ａ／Ｄ変換時間と３相ＰＷＭ出力波形とを関連付けるためには、１つのマイクロコンピュータ内で処理を完結させる方がシステムとしては制御し易い。
【０１３７】
例えば、本実施形態におけるＡ／Ｄトリガ選択回路１をマイクロコンピュータの外部に出した場合、Ａ／Ｄ変換時間設定レジスタ１７を設定するためには、マイクロコンピュータに内蔵されたＡ／Ｄ変換時間を一旦外部のラッチ手段にマイクロコンピュータからロードする処理が必要となるが、システムトータルで考えると、このような処理は無駄である。
【０１３８】
このように、本実施形態に係る制御回路は、マイクロコンピュータの外部で制御する場合の問題点を解決することができ、制御性の向上という効果を得ることができる。
【０１３９】
さらに、バッファレジスタ１２とバッファレジスタ１４は、Ａ／Ｄ変換時間設定レジスタ１７と３相ＰＷＭ信号生成回路２内のバッファレジスタ２５、２９との自動演算で設定されるので、ソフトウェア処理の必要がない。
【０１４０】
また、Ａ／Ｄトリガ選択回路１５も、図３に示したように、セレクタ１５１により、自動切換されるのでソフトウェア処理の追加を必要としない。
【０１４１】
このように、本実施形態に係る制御回路によれば、従来の制御回路における制御と比較して、ソフトウェア負担を増やすことなく、同等の機能を実現できるという効果も得られる。
【０１４２】
なお、本実施形態においては、図４のタイミングチャートに示したタイミングｃ３とａ３とをＡ／Ｄ変換タイミングとして選択しているが、タイミングｂ１の直前のタイミングとタイミングｂ２の直前のタイミングを選択することも可能である。
【０１４３】
また、Ａ／Ｄ変換時間設定レジスタ１７にＡ／Ｄ変換１回分の値が設定される構成とした場合は、Ａ／Ｄスタートトリガ１６に対して１回だけＡ／Ｄ変換が行われるが、複数回のＡ／Ｄ変換を繰り返す場合には、「Ａ／Ｄ変換時間×繰り返し回数」の値が設定される構成とすればよい。
【０１４４】
この場合、繰り返し回数もＡ／Ｄ変換器の中で設定されるので、その値を反映した値がＡ／Ｄ変換時間設定レジスタ１７に設定されるようにすればよい。
【０１４５】
さらに、Ａ／Ｄ変換時間設定レジスタ１７はＣＰＵ命令によっても設定することができるようにしておけば、ソフトウェアによるチューニングも可能となる。この場合は、自動設定値にＣＰＵ命令値を上書きすれば、ＣＰＵ命令で書かれた値が保持されるような構成を採用すればよい。
【０１４６】
以下、本発明の第２の実施形態に係る制御回路について説明する。
【０１４７】
本実施形態に係る制御回路は、前述の第１の実施形態に係る制御回路と比較して、Ａ／Ｄ変換トリガ選択回路の構成を異なるものとしている。すなわち、本実施形態に係る制御回路は、図３に示したような構成を有するＡ／Ｄ変換トリガ選択回路１５に代えて、図５に示すような構成を有するＡ／Ｄ変換トリガ選択回路（出力回路）１５ａを備えている。Ａ／Ｄ変換トリガ選択回路１５に代えてＡ／Ｄ変換トリガ選択回路１５ａを有している点を除いて、本実施形態に係る制御回路は第１の実施形態に係る制御回路と同一の構成を有している。
【０１４８】
Ａ／Ｄトリガ選択回路１５ａは、コンペアレジスタ１１、１３が発する一致信号を受信する第１のセレクタ１５１と、外部の中央処理装置（ＣＰＵ）１５５からの命令信号をバス１５５ａを介して受信する第１のラッチ手段１５３と、外部の中央処理装置１５５からの命令信号をバス１５５ａを介して受信する第２のラッチ手段１５４と、第１及び第２のラッチ手段１５３、１５４からの出力信号を受信し、かつ、アップダウンカウントフラグ３０からの出力信号を受信し、第１のセレクタ１５１に何れの一致信号を選択するかを示す選択信号を送信する第２のセレクタ１５２と、からなっている。
【０１４９】
第１及び第２のラッチ手段１５３、１５４は、ＣＰＵ１５５からの命令に従って、バス１５５ａを介して、読み書きを行うことができるレジスタのビットである。
【０１５０】
次いで、Ａ／Ｄトリガ選択回路１５ａの動作を以下に説明する。
【０１５１】
図３に示したＡ／Ｄトリガ選択回路１５においては、アップダウンカウントフラグ３０に応じて自動的にＡ／Ｄスタートトリガ１６を切り換えていたが、本実施形態においては、ＣＰＵ１５５からの命令によって第１及び第２のラッチ手段１５３、１５４に設定された値に応じて、Ａ／Ｄスタートトリガ１６が切り換えられる。
【０１５２】
具体的に説明すると、第２のラッチ手段１５４が“０”の時には、第２のセレクタ１５２はアップダウンカウントフラグ３０を選択する。従って、本実施形態におけるＡ／Ｄトリガ選択回路１５ａは図３に示したＡ／Ｄトリガ選択回路１５と同様の動作を行う。
【０１５３】
これに対して、第２のラッチ手段１５４が“１”の時には、第２のセレクタ１５２は第１のラッチ手段１５３を選択する。
【０１５４】
この場合、第１のラッチ手段１５３が“０”の場合、第１のセレクタ１５１はコンペアレジスタ１１の一致信号を選択する。逆に、第１のラッチ手段１５３が“１”の場合、第１のセレクタ１５１はコンペアレジスタ１３の一致信号を選択する。
【０１５５】
以上のように、図５に示したＡ／Ｄトリガ選択回路１５ａを用いれば、アップダウンカウントフラグ３０による自動選択に加えて、ＣＰＵ１５５からの命令による選択も可能となり、汎用性が広がる。
【０１５６】
例えば、複数周期を同じトリガだけでＡ／Ｄ変換するような場合には、本実施形態に係るＡ／Ｄトリガ選択回路１５ａを用い、ＣＰＵ１５５からの命令による設定を行うことにより、容易に実現可能である。
【０１５７】
上記の第１及び第２の実施形態においては、Ａ／Ｄトリガ生成回路１を用いて、３相インバータモータのフィードバック制御に必要なタイミングをソフト処理の増加なしに実現させている。
【０１５８】
本発明の第３の実施形態に係る制御回路のブロック図を図６に示す。
【０１５９】
本実施形態に係る制御回路は、第１の実施形態に係る制御回路の構成に加えて、補助回路４を追加的に備えている。
【０１６０】
補助回路４は、Ａ／Ｄ変換動作中か否かを示すＡ／Ｄ変換動作ステータスフラグ４１と、ＰＷＭ信号を受信する端子のうちの少なくとも何れか１つが変化した場合に変化検出信号４２ａを発信するタイマ出力変化検出回路４２と、Ａ／Ｄ変換動作ステータスフラグ４１によりＡ／Ｄ変換動作中であることが示されている間に、変化検出信号４２ａが発信された場合に、エラーフラグをセットするエラーフラグ設定回路４３と、から構成されている。
【０１６１】
Ａ／Ｄ変換動作ステータスフラグ４１は、Ａ／Ｄ変換中の場合には、“１”となり、Ａ／Ｄ変換中でない場合には、“０”となるフラグである。このＡ／Ｄ変換動作ステータスフラグ４１の機能は一般的なＡ／Ｄ変換器には通常内蔵されている機能である。ここに示したＡ／Ｄ変換動作ステータスフラグ４１は、Ａ／Ｄ変換器内のフラグのコピーである。
【０１６２】
タイマ出力変化検出回路４２はＵ０，Ｕ１，Ｖ０，Ｖ１，Ｗ０，Ｗ１の各端子のうち１個でも変化した場合には、変化検出信号４２ａとしてワンショットパルスを出力する回路である。
【０１６３】
エラーフラグ設定回路４３は、Ａ／Ｄ変換動作ステータスフラグ４１が“１”である期間中にタイマ出力変化検出回路４２からワンショットパルス４２ａが出力された場合に“１”となり、その値が保持されるフラグを設定する回路である。すなわち、Ａ／Ｄ変換中に３相ＰＷＭ出力端子の変化があった場合にエラーフラグをセットする回路である。
【０１６４】
図４のタイミングチャートに示したように、ｃ３、ａ３のタイミングは通常は３相ＰＷＭ出力と重ならない期間であるが、セットのデバッグ中や異常動作の場合には、例えば、ｃ３とＶ０の変化、あるいは、ａ３とＶ１の変化が重なる場合がある。このような状態の下でＡ／Ｄ変換を実施すると、インバータ素子のオン、オフ期間である過渡状態の電流をＡ／Ｄ変換してしまうことになり、正しいフィードバック制御を行うことができないという欠点がある。
【０１６５】
補助回路４はこのような異常状態を検出する機能を有する。すなわち、エラーフラグ設定回路４３がセットするエラーフラグをＡ／Ｄ変換終了割込み処理中に読むことによって、異常が発生しているを知ることができる。
【０１６６】
図７は本発明の第４の実施形態に係る制御回路の構成を示すブロック図である。本実施形態に係る制御回路は、図６に示した第３の実施形態に係る制御回路の構成と同一の構成を有しているが、エラーフラグ設定回路４３の機能が一部異なっている。
【０１６７】
すなわち、本実施形態におけるエラーフラグ設定回路４３はエラー割込み４４を発生するように構成されている。エラー割込み４４は、エラーフラグ４３がセットされた時点で発生される。
【０１６８】
本実施形態によれば、エラー割込み４４を発生するエラーフラグ設定回路４３を用いることにより、Ａ／Ｄ変換終了を待たずに、異常発生時点でエラーを伝える割込み４４を発生することができ、異常処理をタイムリーに行なえるという効果を得ることができる。
【０１６９】
【発明の効果】
以上のように、本発明に係るトリガ生成回路によれば、３相モータのフィードバック制御方法を問わず、最適なＡ／Ｄスタートトリガ（電流検出トリガタイミング信号）を自動生成できるため、１つのマイクロコンピュータでソフト処理負担を増やすことなく、フィードバック制御を実現することができるという効果が得られる。
【０１７０】
また、本発明に係るトリガ生成回路においては、各コンペアレジスタを２段構成としているため、１周期前に次周期で使用するデータを設定することが可能である。このため、ソフト処理時間を考慮することなく、データを設定することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る制御回路のブロック図である。
【図２】３相モータをインバータ素子で制御する回路の構成を示す回路図である。
【図３】第１の実施形態に係る制御回路におけるＡ／Ｄ変換時間設定レジスタの構造を示すブロック図である。
【図４】第１の実施形態に係る制御回路の動作を示すタイミングチャートである。
【図５】第２の実施形態に係る制御回路に用いられるＡ／Ｄ変換時間設定レジスタの構造を示すブロック図である。
【図６】本発明の第３の実施形態に係る制御回路のブロック図である。
【図７】本発明の第４の実施形態に係る制御回路のブロック図である。
【図８】従来の３相ＰＷＭ信号生成回路の構造を示すブロック図である。
【符号の説明】
１ Ａ／Ｄトリガ生成回路（トリガ生成回路）
２ ３相ＰＷＭ信号生成回路 （三相ＰＷＭ波形生成手段）
１１ コンペアレジスタ（第１の電流検出トリガ用コンペアレジスタ）
１２ バッファレジスタ（第１の電流検出トリガ用バッファレジスタ）
１３ コンペアレジスタ（第２の電流検出トリガ用コンペアレジスタ）
１４ バッファレジスタ（第２の電流検出トリガ用バッファレジスタ）
１５ Ａ／Ｄトリガ選択回路（出力回路）
１７ Ａ／Ｄ変換時間設定レジスタ
２１ タイマ（キャリア発生用アップダウンタイマ）
２４ コンペアレジスタ（第１のＰＷＭ信号生成用コンペアレジスタ）
２５ バッファレジスタ（第１のＰＷＭ信号生成用バッファレジスタ）
２６ コンペアレジスタ（第２のＰＷＭ信号生成用コンペアレジスタ）
２７ バッファレジスタ（第２のＰＷＭ信号生成用バッファレジスタ）
２８ コンペアレジスタ（第３のＰＷＭ信号生成用コンペアレジスタ）
２９ バッファレジスタ（第３のＰＷＭ信号生成用バッファレジスタ）
３０ アップダウンカウントフラグ
３１ ＰＷＭ信号生成回路
３２ デッドタイム生成回路
３３ 出力制御回路
３５ 第２の割込み（キャリア周期割込み信号）
１５ａ Ａ／Ｄ変換トリガ選択回路（出力回路）
【発明の属する技術分野】
本発明は、三相モータが出力に接続される電流帰還型三相ＰＷＭインバータのＰＷＭ波形生成に際し、モータ電流の検出をモータ接続端子の３箇所で行う場合でも、インバータ主回路のＤＣ部分の１箇所で行う場合でも対応可能な電流検出トリガタイミング信号を作成するトリガ生成回路に関する。
【０００２】
【従来の技術】
図８は、従来の３相ＰＷＭ信号生成回路の構造を示すブロック図である。
【０００３】
この３相ＰＷＭ信号生成回路は、タイマ２１と、第１乃至第４のコンペアレジスタ２２、２４、２６、２８と、第１乃至第４のバッファレジスタ２３、２５、２７、２９と、アップダウンカウントフラグ３０と、ＰＷＭ信号生成回路３１と、デッドタイム生成回路３２と、出力制御回路３３と、からなっている。
【０００４】
タイマ２１はＰＷＭ波形のキャリア周期を作るものであり、三角波キャリアの場合はアップダウンカウント動作を行なう。
【０００５】
第１のコンペアレジスタ２２はタイマ２１の周期を制御するレジスタであり、タイマ２１と常に比較動作を行ない、一致を検出するとタイマ２１をアップカウントからダウンカウントに切換える。
【０００６】
第１のコンペアレジスタ２２は第１の割り込み３４を発生させ、タイマ２１は第２の割り込み３５を発生させる。
【０００７】
アップダウンカウントフラグ３０はタイマ２１の動作状態を示すフラグであり、タイマ２１がアップカウント中はロウレベル、ダウンカウント中はハイレベルを保持する。
【０００８】
第２のコンペアレジスタ２４はＵ相のタイミングを作るものであり、タイマ２１と常に比較動作を行ない、一致を検出すると、一致検出信号（ワンショットパルス信号）を出力する。
【０００９】
第３のコンペアレジスタ２６はＶ相のタイミングを作るものであり、タイマ２１と常に比較動作を行ない、一致を検出すると、一致検出信号（ワンショットパルス信号）を出力する。
【００１０】
第４のコンペアレジスタ２８はＷ相のタイミングを作るものであり、タイマ２１と常に比較動作を行ない、一致を検出すると、一致検出信号（ワンショットパルス信号）を出力する。
【００１１】
第２乃至第４のコンペアレジスタ２４、２６、２８の一致検出信号はＰＷＭ信号生成回路３１に入力され、ＰＷＭ信号生成回路３１において、各相の正相側と逆相側の元となる信号がつくられる。
【００１２】
さらに、ＰＷＭ信号生成回路３１で作られた信号はデッドタイム生成回路３２に入力され、インバータの正相と逆相の短絡防止時間であるデッドタイムを付加したタイミングがつくられる。
【００１３】
次いで、出力制御回路３３を経由して、Ｕ０，Ｕ１，Ｖ０，Ｖ１，Ｗ０，Ｗ１信号がマイクロコンピュータの端子に出力される。
【００１４】
タイマ２１の動作と、コンペアレジスタの一致タイミングと、各端子のタイミングを図４に示す。
【００１５】
ここで、Ｕ０信号とＵ１信号とのタイミングのずれ、Ｖ０信号とＶ１信号とのタイミングのずれ、Ｗ０信号とＷ１信号とのタイミングのずれは、いずれもデッドタイム幅である。
【００１６】
図４に示されるように、第１の割込み３４は第１のコンペアレジスタ２２における一致により発生するものであり、そのタイミングは三角波キャリアの頂点である。
【００１７】
一方、第２の割込み３５はタイマ２１のアンダーフローで発生するものであり、そのタイミングは三角波キャリアの最下点である。
【００１８】
図４のタイミングチャートによれば、タイマ２１が三角波動作をしており、各コンペアレジスタ２２、２４、２６、２８の一致タイミングは、頂点を境に左右対称であることがわかる。これは三角波キャリア左右対称モードと呼ばれる。
【００１９】
以上が、従来の３相ＰＷＭ信号生成回路の一般的動作説明である。
【００２０】
一般に、３相ＰＷＭ信号生成回路には、特に、３相インバータモータのフィードバック制御のために、Ａ／Ｄトリガ生成回路が設けられる。
【００２１】
従来、このようなＡ／Ｄトリガ生成回路は、一般的に、マイクロコンピュータの外部回路として設けられていたが、近年、コスト低減、基板縮小化、モータを効率的に回転させるための緻密制御といった要求が強いため、３相ＰＷＭ出力制御とフィードバック制御とを１つのマイクロコンピュータにより行うことが求められている。
【００２２】
また、フィードバック制御を頻繁に行なえば、中央処理装置（ＣＰＵ）のデータ処理量が増えるが、ソフト処理時間を少しでも抑えたいと言う要求も存在している。
【００２３】
特に、エアコンの室外機などのようにファンモータやコンプレッサモータといった複数のモータを同時制御するシステムにおいては、益々、ソフト処理時間の増大が深刻な問題になっている。
【００２４】
【発明が解決しようとする課題】
この要請に応えるために、例えば、特開平９−１２１５５８号公報は、Ａ／Ｄ変換器により、ＰＷＭインバータの電流を検出する方法を提案している。
【００２５】
この方法においては、ＰＷＭインバータの出力電流はＡ／Ｄ変換器を介して検出される。
【００２６】
３相インバータモータの基本構成を示す図２を参照すると、この方法においては、Ｉｕ，Ｉｖ，Ｉｗの３カ所においてＰＷＭインバータの出力電流を検出している。
【００２７】
また、ＰＷＭインバータの出力電流の検出タイミングは、ＰＷＭキャリアの最下点、すなわち、図４のタイミングチャートを参照すると、割込み３５に相当する地点の１箇所だけである。
【００２８】
しかしながら、３相インバータモータにおけるセンサの有無やシステム構成によっては、図２のＩａの地点においてＰＷＭインバータの出力電流を検出することが必要になる場合もあり得る。
【００２９】
しかしながら、特開平９−１２１５５８号公報に記載された方法では、Ａ／ＤタイミングをＰＷＭ出力に関連した特定タイミングにずらすという視点が存在しないために、同方法は、Ｉｕ，Ｉｖ，Ｉｗを直接検出するシステムにしか対応できないという欠点がある。
【００３０】
また、特開平４−１７２９９５号公報は、インバータの出力電流の検出タイミングを調整する方法を提案している。この方法は、インバータ出力機能にＡ／Ｄ変換タイミングを作るコンペアレジスタを１本だけ追加した構成により、実施される。
【００３１】
しかしながら、この方法におけるコンペアレジスタ１段構成であるため、ソフト処理時間を意識する必要があること、コンペアレジスタが１段構成であるので、２箇所以上のＡ／Ｄタイミングを作ることが極めて困難であること、Ａ／Ｄトリガを単にＡ／Ｄスタートに接続しているため、複数のＡ／Ｄトリガを選択する手段が設けられていないこと、コンペアレジスタへの設定値はソフト処理で行われるため、ソフト処理負担が大きいこと、などの欠点があり、フィードバック制御を行なう方法として不十分である。
【００３２】
本発明は、以上のような問題点に鑑みてなされたものであり、ソフト処理を増加させることなくＡ／Ｄスタートトリガ（電流検出トリガタイミング信号）の生成を実現することができるトリガ生成回路を提供することを目的とする。
【００３３】
【課題を解決するための手段】
この目的を達成するため、本発明は、三相モータが出力に接続される電流帰還型三相ＰＷＭインバータのＰＷＭ波形生成に際し、モータ電流の検出をモータ接続端子の３箇所で行う場合でも、インバータ主回路のＤＣ部分の１箇所で行う場合でも対応可能な電流検出トリガタイミング信号を作成するにあたり、三相ＰＷＭ波形生成手段に対して外付けのハード回路で構成したことを特徴とするトリガ生成回路であって、前記三相ＰＷＭ波形生成手段は、キャリア周期設定値信号とクロック信号を入力とし、０と設定値との間を往復カウントすることで三角波信号を生成出力し、ダウンカウントからアップカウントに切り替わるタイミングでキャリア周期割込み信号を出力するキャリア発生用アップダウンタイマと、前記キャリア発生用アップダウンタイマがアップカウント中かダウンカウント中かを示すアップダウンカウントフラグと、ＰＷＭタイミング設定値信号を保持し、前記キャリア発生用アップダウンタイマからのキャリア周期割込み信号を入力とし、該キャリア周期割込み信号の発生タイミングに同期して前記ＰＷＭタイミング設定値信号を出力するＰＷＭ信号生成用バッファレジスタと、前記ＰＷＭ信号生成用バッファレジスタからの前記ＰＷＭタイミング設定値信号と、前記キャリア発生用アップダウンタイマからのアップダウンタイマ値と、を入力とし、該入力されるＰＷＭタイミング設定値信号を保持し、該保持値とアップダウンタイマ値との比較動作を常に行い一致を検出すると一致信号を出力するＰＷＭ信号生成用コンペアレジスタと、前記ＰＷＭ信号生成用コンペアレジスタからの一 致信号と、前記アップダウンカウントフラグからのアップダウンカウントフラグ信号と、を入力とし、ＰＷＭ信号を出力するＰＷＭ信号生成回路と、前記ＰＷＭ信号生成回路から出力されたＰＷＭ信号を入力とし、該ＰＷＭ信号を、デッドタイムを付加したタイミングに成形したデッドタイム付ＰＷＭ信号として出力するデッドタイム生成回路と、前記デッドタイム生成回路からの前記デッドタイム付ＰＷＭ信号を入力とし、三相ＰＷＭ波形を出力する出力制御回路と、を備え、出力に接続される三相モータの制御が可能である一方で、当該トリガ生成回路は、Ａ／Ｄ変換器による１回または複数回の変換時間、或いは、前記Ａ／Ｄ変換器のサンプリング時間を設定したＡ／Ｄ変換時間設定レジスタと、前記三相ＰＷＭ波形生成手段の前記ＰＷＭ信号生成用バッファレジスタからのＰＷＭタイミング設定値に前記Ａ／Ｄ変換時間設定レジスタの設定値を加算または減算した演算結果と、前記三相ＰＷＭ波形生成手段の前記キャリア発生用アップダウンタイマからのキャリア周期割込み信号と、を入力とし、前記キャリア周期割込み信号の発生タイミングに同期して、前記演算結果を電流検出トリガ設定信号として出力する電流検出トリガ用バッファレジスタと、前記電流検出トリガ用バッファレジスタからの前記電流検出トリガ設定信号と、前記三相ＰＷＭ波形生成手段の前記キャリア発生用アップダウンタイマからのアップダウンタイマ値信号と、を入力とし、該入力される電流検出トリガ設定信号を保持し、該保持値とアップダウンタイマ値との比較動作を常に行い一致を検出すると一致信号を出力する電流検出トリガ用コンペアレジスタと、前記電流検出トリガ用コンペアレジスタからの一致信号を入力とし、該入力される一致信号を、前記電流検出トリガタイミング信号として前記Ａ／Ｄ変換器に出力する出力回路と、を備え、前記電流検出トリガタイミング信号が前記Ａ／Ｄ変換器へ入力されるタイミングで該Ａ／Ｄ変換器にＡ／Ｄ変換を開始させて、電流検出を開始させるように構成され、前記三相ＰＷＭ波形生成手段の前記ＰＷＭ信号生成用バッファレジスタからのＰＷＭタイミング設定値に前記Ａ／Ｄ変換時間設定レジスタの設定値を加算または減算したタイミング値を、前記Ａ／Ｄ変換器への前記電流検出トリガタイミング信号の出力タイミングに使用する結果として、前記電流検出トリガタイミング信号を、その出力タイミングを前記Ａ／Ｄ変換時間設定レジスタの設定値の分だけ、前記三相ＰＷＭ波形生成手段で生成されるＰＷＭ信号の出力タイミングに対して早めたタイミングに設定し、該ＰＷＭ信号出力タイミングの直前のタイミングで出力するように構成されていることを特徴とするトリガ生成回路を提供する。
【００３４】
より具体的には、前記三相ＰＷＭ波形生成手段は、第１のＰＷＭ信号生成用バッファレジスタ及び第１のＰＷＭ信号生成用コンペアレジスタと、第２のＰＷＭ信号生成用バッファレジスタ及び第２のＰＷＭ信号生成用コンペアレジスタと、第３のＰＷＭ信号生成用バッファレジスタ及び第３のＰＷＭ信号生成用コンペアレジスタと、の３つのペアのレジスタを備え、三相それぞれのＰＷＭ信号を制御しており、このうち第１のＰＷＭ信号生成用バッファレジスタの値が第１のＰＷＭ信号生成用コンペアレジスタに、第２のＰＷＭ信号生成用バッファレジスタの値が第２のＰＷＭ信号生成用コンペアレジスタに、第３のＰＷＭ信号生成用バッファレジスタの値が第３のＰＷＭ信号生成用コンペアレジスタに、それぞれ転送されて、第１及至第３のＰＷＭ信号生成用コンペアレジスタが三相モータにおける３つの相電流のうちの１つずつを形成しＰＷＭ信号の出力タイミングを決定する構成であり、当該トリガ生成回路は、第１の電流検出トリガ用バッファレジスタ及び第１の電流検出トリガ用コンペアレジスタと、第１の電流検出トリガ用バッファレジスタ及び第２の電流検出トリガ用コンペアレジスタと、の２つのペアのレジスタを備え、３つの相電流のうち２つの相電流検出タイミングのそれぞれで前記Ａ／Ｄ変換器にＡ／Ｄ変換を行わせるものであり、前記第１の電流検出トリガ用バッファレジスタには、前記第１及至第３のＰＷＭ信号生成用バッファレジスタのうち何れか１つの値に前記Ａ／Ｄ変換時間設定レジスタ値を加算または減算した値が設定される一方で、前記第２の電流検出トリガ用バッファレジスタには、前記第１及至第３のＰＷＭ信号生成用バッファレジスタのうち何れか他の１つの値に前記Ａ／Ｄ変換時間設定レジスタ値を加算または減算した値が設定され、前記第１の電流検出トリガ用バッファレジスタの値が第１の電流検出トリガ用コンペアレジス タに、第２の電流検出トリガ用バッファレジスタの値が第２の電流検出トリガ用コンペアレジスタに、それぞれ転送され、前記第１の電流検出トリガ用コンペアレジスタは、前記２つの相電流検出タイミングのうち何れか一方のタイミングでの前記電流検出トリガタイミング信号の出力タイミング決定に用いられる一方で、前記第２の電流検出トリガ用コンペアレジスタは、前記２つの相電流検出タイミングのうち何れか他方のタイミングでの前記電流検出トリガタイミング信号の出力タイミング決定に用いられる。
【００３５】
より具体的には、当該トリガ生成回路の前記出力回路は、前記一致信号として、前記第１の電流検出トリガ用コンペアレジスタからの一致信号と、前記第２の電流検出トリガ用コンペアレジスタからの一致信号と、を入力とするのに加え、前記三相ＰＷＭ波形生成手段の前記アップダウンカウントフラグからのアップダウンカウントフラグ信号を入力とし、前記アップダウンカウントフラグ信号がアップカウント中であることを示している場合には、前記第１および第２の電流検出トリガ用コンペアレジスタのうち何れか一方からの一致信号を選択して前記電流検出トリガタイミング信号として出力し、前記アップダウンカウントフラグ信号がダウンカウント中であることを示している場合には、前記第１および第２の電流検出トリガ用コンペアレジスタのうち何れか他方からの一致信号を選択して前記電流検出トリガタイミング信号として出力するように構成されている。
【００３６】
また、当該トリガ生成回路と、前記Ａ／Ｄ変換器と、前記三相ＰＷＭ波形生成手段と、は同一マイクロコンピュータ内に内蔵されていることが好ましい。
【００３７】
本発明に係るトリガ生成回路は、３相モータのフィードバック制御に必要なものである。
【００３８】
周知のように、３相モータは、Ｕ相、Ｖ相及びＷ相と呼ばれる３つの相を持っている。これら３相をインバータ素子で駆動する場合、マイクロコンピュータでは、Ｕ相はＵとＵバー、Ｖ相はＶとＶバー、Ｗ相はＷとＷバーのそれぞれの制御信号（ＰＷＭ信号）を出力して、制御を行う。
【００３９】
ここで、バーがついていない制御信号はインバータ素子の上のアームつまり正相側を制御し、バーがついている信号はインバータ素子の下のアームすなわち逆相側を制御する。上下のアームに入力される信号は互いに反転関係にあり、かつ、インバータ素子のアクティブ期間が重なることを防止するためのデッドタイムをとった信号である。
【００４０】
図１は、本発明の一実施形態に係るＡ／Ｄトリガ生成回路（トリガ生成回路）１を含む制御回路の構造を示すブロック図である。この制御回路は、３相モータをインバータ素子で駆動するシステムに必要なＰＷＭ信号、すなわち、Ｕ相のインバータ素子の上下のアームを制御する信号Ｕ０とＵ１、同じくＶ相を制御する信号Ｖ０とＶ１、同じくＷ相を制御するＷ０とＷ１の各信号を生成し、端子に出力する機能と、キャリア周期で割込み３５を発生させる機能と、キャリア周期の中間時点で割込み３４を発生させる機能と、を有する３相ＰＷＭ信号生成回路（三相ＰＷＭ波形生成手段）２と、Ａ／Ｄトリガ生成回路１と、を備えている。
【００４１】
Ａ／Ｄトリガ生成回路１は、タイマ２１と常に比較動作を行ない、一致信号を発生するコンペアレジスタ（第１の電流検出トリガ用コンペアレジスタ）１１及びコンペアレジスタ（第２の電流検出トリガ用コンペアレジスタ）１３と、バッファレジスタ（第１の電流検出トリガ用バッファレジスタ）１２及びバッファレジスタ（第２の電流検出トリガ用バッファレジスタ）１４と、コンペアレジスタ１１、１３の何れか一方の一致信号を選択して、Ａ／Ｄスタートトリガ信号１６を発生させるＡ／Ｄトリガ選択回路（出力回路）１５と、同一マイクロコンピュータに内蔵されているＡ／Ｄ変換器の変換時間を反映した値が保持されるＡ／Ｄ変換時間設定レジスタ１７と、によって構成されている。
【００４２】
Ａ／Ｄトリガ生成回路１は、タイマ２１がアップカウント動作中の場合には、Ｗ相が変化するタイミングより少し前にＡ／Ｄスタートトリガ（電流検出トリガタイミング信号）を発生させるために、Ｗ相のバッファレジスタ（第３のＰＷＭ信号生成用バッファレジスタ）２９からＡ／Ｄ変換時間設定レジスタ１７を減算した値がバッファレジスタ１２に自動設定される。
【００４３】
次に、タイマ２１がダウンカウント動作中の場合には、Ｕ相が変化するタイミングより少し前にＡ／Ｄスタートトリガ（電流検出トリガタイミング信号）を発生させるために、Ｕ相のバッファレジスタ（第１のＰＷＭ信号生成用バッファレジスタ）２５にＡ／Ｄ変換時間設定レジスタ１７を加算した値がバッファレジスタ１４に自動設定される。
【００４４】
バッファレジスタ１２、１４からコンペアレジスタ１１、１３への転送タイミングは、３相ＰＷＭ信号生成回路２の中のバッファレジスタ２５、バッファレジスタ（第２のＰＷＭ信号生成用バッファレジスタ）２７及びバッファレジスタ２９からコンペアレジスタ（第１のＰＷＭ信号生成用コンペアレジスタ）２４、コンペアレジスタ（第２のＰＷＭ信号生成用コンペアレジスタ）２６及びコンペアレジスタ（第３のＰＷＭ信号生成用コンペアレジスタ）２８への転送タイミングと同一である。すなわち、一般的にタイマ２１から発生する周期割込み３５に同期したタイミングである。
【００４５】
このように、コンペアレジスタを２段構成とすることにより、１周期前に次周期の値を設定すれば良いのでソフト処理に要する時間を考慮する必要がなくなる。
【００４６】
次に、Ａ／Ｄトリガ選択回路１５はタイマ２１がアップカウント中は第１のコンペアレジスタ１１の一致信号を選択し、逆に、タイマ２１がダウンカウント中は第２のコンペアレジスタ１３の一致信号を選択する。
【００４７】
この一致信号の切換を自動で行なうため、タイマ２１のアップ／ダウンカウントの状態を保持するアップダウンカウントフラグ３０の出力信号（アップダウンカウントフラグ信号）がＡ／Ｄトリガ選択回路１５に入力されている。
【００４８】
このように、Ａ／Ｄトリガ生成回路１は３相ＰＷＭ出力タイミングに同期してＡ／Ｄスタートトリガ１６を自動生成する動作を実行する。
【００４９】
図２は、３相モータをインバータ素子で制御する一般的な回路構成を示す回路図である。図１に示した３相ＰＷＭ出力機能の端子Ｕ０、Ｕ１、Ｖ０、Ｖ１、Ｗ０、Ｗ１は図２の同信号を制御する。
【００５０】
ここで、３相モータを緻密制御するためには、モータの回転状態を常に監視し、ＰＷＭ制御信号にフィードバックをかける制御（以降「フィードバック制御」と呼ぶ）を行う必要がある。モータの回転状態を監視するためには、３相モータの各相電流Ｉｕ，Ｉｖ，ＩｗをＡ／Ｄ変換器で検出すればよい。
【００５１】
ここで、電流検出方法には次の２種類がある。
【００５２】
第１の方法は、図２のＩｕ，Ｉｖ，Ｉｗを直接検出する方法である。この方法においては、Ａ／Ｄ変換タイミングは基本的にはＰＷＭ周期割込みとなるので、図１に示した第２の割込み３５を用いることができる。ただし、３箇所を同時にＡ／Ｄ変換するためには、高速Ａ／Ｄであることが必要がある。
【００５３】
第２の方法は、Ｉａの電流１箇所だけを検出する方法である。この方法においては、Ｉｕ，Ｉｖ，Ｉｗの電流の加算値がＩａに流れるので、各相の個別電流が流れるタイミングでＡ／Ｄ変換を行う必要がある。
【００５４】
本発明に係るＡ／Ｄトリガ生成回路１は、そのようなＡ／Ｄ変換を行うことを可能にする。第２の方法によれば、タイミングチューニングが必要となる反面、１回のタイミングで１箇所だけＡ／Ｄ変換すれば良いので、高速Ａ／Ｄである必要がない。
【００５５】
以上のように、本発明に係るＡ／Ｄトリガ生成回路１を用いれば、３相モータのフィードバック制御方法を問わず、最適なＡ／Ｄスタートトリガを自動生成できるため、１つのマイクロコンピュータでソフト処理負担を増やすことなく、フィードバック制御を実現することができるという効果が得られる。
【００５６】
【発明の実施の形態】
図１は、本発明の第１の実施形態に係るＡ／Ｄトリガ生成回路（トリガ生成回路）を含む制御回路の構造を示すブロック図である。
【００５７】
図１の制御回路は、３相ＰＷＭ信号生成回路（三相ＰＷＭ波形生成手段）２と、Ａ／Ｄトリガ生成回路（トリガ生成回路）１と、からなる。
【００５８】
先ず、このうち３相ＰＷＭ信号生成回路２の構成について説明する。
【００５９】
３相ＰＷＭ信号生成回路２は、３相モータをインバータ素子で駆動するシステムに必要なＰＷＭ信号、すなわち、Ｕ相のインバータ素子の上下のアームを制御する信号Ｕ０とＵ１、同じくＶ相を制御する信号Ｖ０とＶ１、同じくＷ相を制御するＷ０とＷ１の各信号（三相ＰＷＭ波形）を生成し、端子に出力する機能と、キャリア周期で割込み（キャリア周期割り込み信号）３５を発生させる機能と、キャリア周期の中間時点で割込み３４を発生させる機能と、を有するものであり、タイマ（キャリア発生用アップダウンタイマ）２１と、コンペアレジスタ２２、２４、２６、２８と、バッファレジスタ２３、２５、２７、２９と、アップダウンカウントフラグ３０と、ＰＷＭ信号生成回路３１と、デッドタイム生成回路３２と、出力制御回路３３と、からなっている。
【００６０】
このうちタイマ（キャリア発生用アップダウンタイマ）２１は、キャリア周期設定値信号とクロック信号を入力とし、０と設定値との間をアップダウンカウント（往復カウント）することで三角波信号を生成出力する。
【００６１】
また、タイマ２１は、ダウンカウントからアップカウントに切り替わるタイミングで第２の割込み３５（キャリア周期割込み信号）を出力する。
【００６２】
コンペアレジスタ２２はタイマ２１の周期を制御するレジスタであり、該コンペアレジスタ２２の設定値とタイマ２１からのタイマ値との比較動作を常に行い、一致を検出するとタイマ２１をアップカウントからダウンカウントに切換える。また、コンペアレジスタ２２は第１の割り込み３４を発生させる。
【００６３】
アップダウンカウントフラグ３０はタイマ２１の動作状態を示す（つまりタイマ２１がアップカウント中かダウンカウント中かを示す）フラグである。すなわち、アップダウンカウントフラグ３０は、タイマ２１がアップカウント時はロウレベル、ダウンカウント時はハイレベルを保持する状態保持フラグである。
【００６４】
バッファレジスタ（第１のＰＷＭ信号生成用バッファレジスタ）２５は、次周期のコンペアレジスタ２４の一致タイミング（ＰＷＭタイミング設定値信号）を保持し（設定され）、タイマ２１からの第２の割込み３５を入力とする。そして、バッファレジスタ２５は、一致タイミングの設定値を、タイマ２１から発生する周期割込み３５に同期したタイミングで、コンペアレジスタ２４に転送（出力）する。
【００６５】
同様に、バッファレジスタ（第２のＰＷＭ信号生成用バッファレジスタ）２７は、次周期のコンペアレジスタ２６の一致タイミング（ＰＷＭタイミング設定値信号）を保持し（設定され）、タイマ２１からの第２の割込み３５を入力とする。そして、バッファレジスタ２７は、一致タイミングの設定値を、タイマ２１から発生する周期割込み３５に同期したタイミングで、コンペアレジスタ２６に転送（出力）する。
【００６６】
同様に、バッファレジスタ（第３のＰＷＭ信号生成用バッファレジスタ）２９は、次周期のコンペアレジスタ２８の一致タイミング（ＰＷＭタイミング設定値信号）を保持し（設定され）、タイマ２１からの第２の割込み３５を入力とする。そして、バッファレジスタ２９は、一致タイミングの設定値を、タイマ２１から発生する周期割込み３５に同期したタイミングで、コンペアレジスタ２８に転送（出力）する。
【００６７】
コンペアレジスタ（第１のＰＷＭ信号生成用コンペアレジスタ）２４はＵ相のタイミングを作るものであり、バッファレジスタ２５から転送される一致タイミングの設定値（ＰＷＭタイミング設定値信号）と、タイマ２１からのタイマ値（アップダウンタイマ値）と、を入力とし、該入力される一致タイミングの設定値を保持し、該保持値とタイマ値との比較動作を常に行い、一致を検出すると、一致検出信号（一致信号；ワンショットパルス信号）を出力する。
【００６８】
同様に、コンペアレジスタ（第２のＰＷＭ信号生成用コンペアレジスタ）２６はＶ相のタイミングを作るものであり、バッファレジスタ２７から転送される一致タイミングの設定値（ＰＷＭタイミング設定値信号）と、タイマ２１からのタイマ値（アップダウンタイマ値）と、を入力とし、該入力される一致タイミングの設定値を保持し、該保持値とタイマ値との比較動作を常に行い、一致を検出すると、一致検出信号（一致信号；ワンショットパルス信号）を出力する。
【００６９】
同様に、コンペアレジスタ（第３のＰＷＭ信号生成用コンペアレジスタ）２８はＷ相のタイミングを作るものであり、バッファレジスタ２９から転送される一致タイミングの設定値（ＰＷＭタイミング設定値信号）と、タイマ２１からのタイマ値（アップダウンタイマ値）と、を入力とし、該入力される一致タイミングの設定値を保持し、該保持値とタイマ値との比較動作を常に行い、一致を検出すると、一致検出信号（一致信号；ワンショットパルス信号）を出力する。
【００７０】
これらコンペアレジスタ２４、２６、２８は、三相モータにおける３つの相電流のうちの１つずつを形成しＰＷＭ信号の出力タイミングを決定する。
【００７１】
ＰＷＭ信号生成回路３１は、コンペアレジスタ２４、２６、２８からの一致検出信号と、アップダウンカウントフラグ３０からの信号（アップダウンフラグ信号）と、を入力とし、各相の正相側と逆相側の元となる信号（ＰＷＭ信号）を生成し、出力する。
【００７２】
デッドタイム生成回路３２は、ＰＷＭ信号生成回路３１からの信号（ＰＷＭ信号）を入力とし、該信号にインバータの正相と逆相の短絡防止時間であるデッドタイムを付加したタイミング信号（デッドタイム付ＰＷＭ信号）を生成し出力する。すなわち、ＰＷＭ信号生成回路３１から出力されたＰＷＭ信号を入力とし、該ＰＷＭ信号を、デッドタイムを付 加したタイミングに成形したデッドタイム付ＰＷＭ信号として出力する。
【００７３】
出力制御回路３３は、デッドタイム生成回路３２からのタイミング信号（デッドタイム付ＰＷＭ信号）を入力とし、Ｕ０，Ｕ１，Ｖ０，Ｖ１，Ｗ０，Ｗ１信号（三相ＰＷＭ波形）としてマイクロコンピュータの端子に出力する。
【００７４】
３相ＰＷＭ信号生成回路２は、以上のように構成され、出力に接続される三相モータの制御が可能となっている。
【００７５】
より具体的には、３相ＰＷＭ信号生成回路２は、バッファレジスタ２５及びコンペアレジスタ２４と、バッファレジスタ２７及びコンペアレジスタ２６と、バッファレジスタ２９及びコンペアレジスタ２８と、の３つのペアの２段構成レジスタを備え、三相それぞれのＰＷＭ信号を制御している。そして、このうちバッファレジスタ２５の値がコンペアレジスタ２４に、バッファレジスタ２７の値がコンペアレジスタ２６に、バッファレジスタ２９の値がコンペアレジスタ２８に、それぞれ転送されて、コンペアレジスタ２４、２６、２８が三相モータにおける３つの相電流のうちの１つずつを形成しＰＷＭ信号の出力タイミングを決定するようになっている。
【００７６】
次ぎに、Ａ／Ｄトリガ生成回路（トリガ生成回路）１の構成について説明する。
【００７７】
Ａ／Ｄトリガ生成回路１は、同一マイクロコンピュータ内にあるＡ／Ｄ変換器（図示せず）にＡ／Ｄ変換を開始させるトリガ信号であるＡ／Ｄスタートトリガ１６（電流検出トリガタイミング信号）を自動生成するものであり、該Ａ／Ｄスタートトリガ１６がＡ／Ｄ変換器へ入力されるタイミングで該Ａ／Ｄ変換器にＡ／Ｄ変換を開始させて電流検出を開始させる。
【００７８】
Ａ／Ｄトリガ生成回路１は、３相ＰＷＭ信号生成回路２に対して外付けのハード回路で構成され、具体的には、コンペアレジスタ１１、１３と、バッファレジスタ１２、１４と、Ａ／Ｄトリガ選択回路１５と、Ａ／Ｄ変換時間設定レジスタ１７と、を備えて構成されている。
【００７９】
このうちＡ／Ｄ変換時間設定レジスタ１７は、Ａ／Ｄ変換器による１回または複数回の変換時間、或いは、該Ａ／Ｄ変換器のサンプリング時間を保持する（設定値とする）レジスタである。なお、Ａ／Ｄ変換器によるＡ／Ｄ変換時間は、Ａ／Ｄ変換器内の設定レジスタに指定した値に応じて決定されるが、一般的には、ＣＰＵ命令を介して設定される。Ａ／Ｄ変換時間設定レジスタ１７には、Ａ／Ｄ変換器内のレジスタへの設定値を反映した値が入力される。
【００８０】
バッファレジスタ（第１の電流検出トリガ用バッファレジスタ）１２は、３相ＰＷＭ信号生成回路２のバッファレジスタ２９から出力される次周期のコンペアレジスタ２８の一致タイミング（ＰＷＭタイミング設定値信号）からＡ／Ｄ変換時間設定レジスタ１７の設定値を減算した演算結果と、３相ＰＷＭ信号生成回路２のタイマ２１からの第２の割込み３５と、を入力とする。そして、バッファレジスタ１２には、この演算結果が設定される。更に、バッファレジスタ１２は、この演算結果を、第２の割込み３５の発生タイミングに同期して、（電流検出トリガ設定信号として）コンペアレジスタ１１に転送（出力）する。
【００８１】
同様に、バッファレジスタ（第２の電流検出トリガ用バッファレジスタ）１４は、３相ＰＷＭ信号生成回路２のバッファレジスタ２５から出力される次周期のコンペアレジスタ２６の一致タイミング（ＰＷＭタイミング設定値信号）からＡ／Ｄ変換時間設定レジスタ １７の設定値を減算した演算結果と、３相ＰＷＭ信号生成回路２のタイマ２１からの第２の割込み３５と、を入力とする。そして、バッファレジスタ１４には、この演算結果が設定される。更に、バッファレジスタ１４は、この演算結果を、第２の割込み３５の発生タイミングに同期して、（電流検出トリガ設定信号として）コンペアレジスタ１３に転送（出力）する。
【００８２】
コンペアレジスタ（第１の電流検出トリガ用コンペアレジスタ）１１は、バッファレジスタ１２から転送される演算結果（電流検出トリガ設定信号）と、３相ＰＷＭ信号生成回路２のタイマ２１からのタイマ値（アップダウンタイマ値）と、を入力とし、該入力される演算結果（電流検出トリガ設定信号）を保持し、該保持値とタイマ２１からのタイマ値との比較動作を常に行い、一致を検出すると一致信号を発生し出力する。
【００８３】
同様に、コンペアレジスタ（第２の電流検出トリガ用コンペアレジスタ）１３は、バッファレジスタ１４から転送される演算結果（電流検出トリガ設定信号）と、３相ＰＷＭ信号生成回路２のタイマ２１からのタイマ値（アップダウンタイマ値）と、を入力とし、該入力される演算結果（電流検出トリガ設定信号）を保持し、該保持値とタイマ２１からのタイマ値との比較動作を常に行い、一致を検出すると一致信号を発生し出力する。
【００８４】
このように、コンペアレジスタ１１はバッファレジスタ１２との２段構成をなし、同様に、コンペアレジスタ１３はバッファレジスタ１４との２段構成をなしている。
【００８５】
また、Ａ／Ｄトリガ選択回路（出力回路）１５は、コンペアレジスタ１１、１３からの一致信号を入力とし、該入力される一致信号を、Ａ／Ｄスタートトリガ（電流検出トリガタイミング信号）１６としてＡ／Ｄ変換器に出力する。このＡ／Ｄスタートトリガ１６は、Ａ／Ｄ変換器にＡ／Ｄ変換を開始させる（Ａ／Ｄスタートをかける）信号である。
【００８６】
より具体的には、Ａ／Ｄトリガ選択回路１５は、３相ＰＷＭ信号生成回路２のアップダウンカウントフラグ３０からの出力信号（アップダウンフラグ信号）を入力とし、該出力信号がロウレベル時にはコンペアレジスタ１１からの一致信号を選択的に出力し、逆に、該出力信号がハイレベル時にはコンペアレジスタ１３からの一致信号を選択的に出力する。
【００８７】
このような自動選択動作を実現するため、Ａ／Ｄトリガ選択回路１５は、例えば、図３に示される回路構成をなしている。
【００８８】
すなわち図３に示すように、Ａ／Ｄトリガ選択回路１５は、例えば、アップダウンカウントフラグ３０からの出力信号と、バッファレジスタ１２から発せられる一致信号と、バッファレジスタ１４から発せられる一致信号と、を受信するセレクタ１５１から構成することができる。
【００８９】
セレクタ１５１は、アップダウンカウントフラグ３０からの出力信号がロウレベル時にはコンペアレジスタ１１からの一致信号を選択し、逆に、アップダウンカウントフラグ３０からの出力信号がハイレベル時にはコンペアレジスタ１３の一致信号を選択する。選択された信号は、Ａ／Ｄスタートトリガ１６として出力される。
【００９０】
Ａ／Ｄトリガ生成回路１は、以上のように構成され、Ａ／Ｄスタートトリガ１６がＡ／Ｄ変換器へ入力されるタイミングで該Ａ／Ｄ変換器にＡ／Ｄ変換を開始させ、電流検出を開始させるようになっている。
【００９１】
より具体的には、Ａ／Ｄトリガ生成回路１は、バッファレジスタ１２及びコンペアレジ スタ１１と、バッファレジスタ１４及びコンペアレジスタ１３と、の２つのペアのレジスタを備え、３つの相電流のうち２つの相電流検出タイミングのそれぞれでＡ／Ｄ変換器にＡ／Ｄ変換を行わせるようになっている。
【００９２】
図４は、本実施形態に係る制御回路の動作を示すタイミングチャートであり、タイマ２１動作と、コンペア一致タイミングと、各端子のタイミングを示す。
【００９３】
図４からわかるように、第１の割込み３４はコンペアレジスタ２２とタイマ２１との一致により発生するものであり、そのタイミングは三角波キャリアの頂点である。
【００９４】
一方、第２の割込み３５はタイマ２１のアンダーフローで発生するものであり、そのタイミングは三角波キャリアの最下点である。
【００９５】
図４のタイミングチャートにおいては、タイマ２１が三角波動作をしており、コンペアレジスタ２２、２４、２６、２８の各々の一致タイミングは、頂点を境に左右対称であることがわかる。これは三角波キャリア左右対称モードと呼ばれる。
【００９６】
ここで、Ｕ０信号とＵ１信号のタイミングのずれ、Ｖ０信号とＶ１信号のタイミングのずれ、Ｗ０信号とＷ１信号のタイミングのずれは、いずれもデッドタイム幅である。
【００９７】
次に、本実施形態に係る制御回路におけるフィードバック制御動作について説明する。
【００９８】
図２は、３相モータをインバータ素子で制御する回路の構成を示す回路図である。
【００９９】
この回路は、電源４１と、接地（ＧＮＤ）４２との間に接続されているインバータ素子としての第１乃至第６のバイポーラトランジスタ４３、４４、４５、４６、４７、４８を備えている。
【０１００】
第１のバイポーラトランジスタ４３のコレクタは電源４１に、エミッタは第２のバイポーラトランジスタ４４のコレクタにそれぞれ接続され、第２のバイポーラトランジスタ４４のエミッタは接地されている。
【０１０１】
同様に、第３のバイポーラトランジスタ４５のコレクタは電源４１に、エミッタは第４のバイポーラトランジスタ４６のコレクタにそれぞれ接続され、第４のバイポーラトランジスタ４６のエミッタは接地されている。
【０１０２】
また、第５のバイポーラトランジスタ４７のコレクタは電源４１に、エミッタは第６のバイポーラトランジスタ４８のコレクタにそれぞれ接続され、第６のバイポーラトランジスタ４８のエミッタは接地されている。
【０１０３】
さらに、第１及び第２のバイポーラトランジスタ４３、４４と、第３及び第４のバイポーラトランジスタ４５、４６と、第５及び第６のバイポーラトランジスタ４７、４８とは、電源４１と接地４２との間に相互に並列に接続されている。
【０１０４】
３相ＰＷＭ信号生成回路２から出力されるＵ０信号、Ｕ１信号、Ｖ０信号、Ｖ１信号、Ｗ０信号、Ｗ１信号はそれぞれ第１乃至第６のバイポーラトランジスタ４３、４４、４５、４６、４７、４８のゲートに入力される。
【０１０５】
第１のバイポーラトランジスタ４３のエミッタと第２のバイポーラトランジスタ４４のコレクタとの間を流れる電流Ｉｕと、第３のバイポーラトランジスタ４５のエミッタと第４のバイポーラトランジスタ４６のコレクタとの間を流れる電流Ｉｖと、第５のバイポーラトランジスタ４７のエミッタと第６のバイポーラトランジスタ４８のコレクタとの間を流れる電流Ｉｗはそれぞれモータ４９に入力される。
【０１０６】
図２に示した回路において、接地４２に流れる電流Ｉａを検出してフィードバック制御を行なう場合について考える。
【０１０７】
図４に示したタイミングチャートを参照すると、コンペアレジスタ２４がタイマ２１と一致するタイミングａ１とａ２、コンペアレジスタ２６がタイマ２１と一致するタイミングｂ１とｂ２、コンペアレジスタ２８がタイマ２１と一致するタイミングｃ１とｃ２は、いずれも、Ｕ０、Ｕ１、Ｖ０、Ｖ１、Ｗ０、Ｗ１端子の何れかの変化点と同じであることがわかる。
【０１０８】
例えば、タイミングａ１はＵ１端子の立ち下がりタイミングと同じであり、タイミングａ２はＵ０端子の立ち下がりタイミングと同じである。
【０１０９】
Ｕ０，Ｕ１，Ｖ０，Ｖ１，Ｗ０，Ｗ１の各端子における信号は、図２に示した回路における各インバータ素子のゲートを制御するタイミング信号であるが、ゲート信号が変化して暫くはインバータ素子のオン期間、オフ期間が存在し、この期間はインバータ電流も過渡状態で不安定である。
【０１１０】
従って、この過渡状態の電流を検出しても、正しいフィードバック制御を行うことはできない。安定した電流を検出するタイミングとしては、タイミングａ１，ａ２，ｂ１，ｂ２，ｃ１，ｃ２より少し前（すなわち、オンまたはオフ期間の直前）か、あるいは、オンまたはオフ期間より後の何れかに限定される。
【０１１１】
ここで、オンまたはオフ期間より後には、デッドタイムをとった信号変化が生じるため、タイミング調整が難しくなる。例えば、タイミングａ１の後には、Ｕ０端子の立ち上がりが生じる。
【０１１２】
さらに、デッドタイム幅を狭くしている場合には、電流検出ポイントは非常に狭くなる。従って、安定した電流を検出するタイミングとしては、タイミングａ１，ａ２，ｂ１，ｂ２，ｃ１，ｃ２より少し前が好ましいこととなる。
【０１１３】
以下、実際にどのタイミングを検出すべきかについて説明する。
【０１１４】
まず、タイミングａ１の直前においては、Ｕ０，Ｖ０，Ｗ０端子が全てロウレベルであるので、インバータの上部のトランジスタ（正相側）が全てオフ状態となるため、電流Ｉａを検出してもあまり意味が無い。
【０１１５】
タイミングｂ１の直前においては、正相側のＵ０端子がオン、Ｖ０とＷ０端子はオフとなっているのでＩｕ電流をＩａ電流として検出することができる。
【０１１６】
タイミングｃ１の直前においては、逆相側のＷ１端子がオン、Ｕ１とＶ１端子がオフとなっているので、Ｉｗ電流がＩａ電流として検出することができる。
【０１１７】
タイミングｃ２の直前においては、逆相側のＵ１，Ｖ１，Ｗ１端子がいずれもオフとなっているので、Ｉａ電流は流れない。
【０１１８】
タイミングｂ２の直前は、タイミングｃ１の直前と同じ状態であるので、Ｉｗ電流をＩａ電流として検出することができる。
【０１１９】
タイミングａ２の直前は、タイミングｂ１の直前と同じ状態であるので、Ｉｕ電流をＩａ電流として検出することができる。
【０１２０】
このように、有効なタイミングは、タイミングｂ１の直前、タイミングｃ１の直前、タイミングｂ２の直前、タイミングａ２の直前であり、タイミングｂ１の直前とタイミングａ２の直前は同じ状態を検出することになり、タイミングｃ１の直前とタイミングｂ２の直前は同じ状態を検出することになるので、１周期内で２回だけ電流を検出すればよいことがわかる。
【０１２１】
一般的に、Ｉｕ，Ｉｖ，Ｉｗの電流値を知るためには、これらのうちの何れか２つの電流値がわかれば残り１つの電流値は算出することができるので、フィードバック制御としては２種類の状態を検出すれば良いことになる。つまり、以下に説明する第１及び第２のタイミングのそれぞれで電流検出を行えばよいのである。
【０１２２】
本実施形態に係る制御回路が備えるＡ／Ｄトリガ生成回路１によれば、次周期のコンペアレジスタ２８の一致タイミングが設定されているバッファレジスタ２９からＡ／Ｄ変換時間設定レジスタ１７を減算した値がバッファレジスタ１２に設定される。つまり、次周期に必要なｃ１直前のＡ／Ｄトリガタイミング（第１のタイミング）ｃ３が、自動演算の結果、自動設定されることになる。
【０１２３】
一方、次周期のコンペアレジスタ２４の一致タイミングが設定されているバッファレジスタ２５にＡ／Ｄ変換時間設定レジスタ１７を加算した値がバッファレジスタ１４に設定される。つまり、次周期に必要なａ２直前のＡ／Ｄトリガタイミング（第２のタイミング）ａ３が、自動演算の結果、自動設定されることになる。
【０１２４】
更に、バッファレジスタ１２からコンペアレジスタ１１への転送タイミングは第２の割込み３５により行われ、同様に、バッファレジスタ１４から第６のコンペアレジスタ１３への転送タイミングも第２の割込み３５により行われる。これにより、第１のタイミングはコンペアレジスタ１１に、第２のタイミングはコンペアレジスタ１３に、それぞれ自動設定される。
【０１２５】
更に、コンペアレジスタ１１は第１のタイミング（ｃ３）で一致信号を出力し、コンペアレジスタ１３は第２のタイミング（ａ３）で一致信号を出力する。
【０１２６】
更に、Ａ／Ｄトリガ選択回路１５は、アップダウンカウントフラグ３０からの出力信号がロウレベル時にはコンペアレジスタ１１からの一致信号（つまり第１のタイミング（ｃ３）の信号）を出力し、逆に、アップダウンカウントフラグ３０からの出力信号がハイレベル時にはコンペアレジスタ１３からの一致信号（つまり第２のタイミング（ａ３）の信号）を出力する。
【０１２７】
よって、Ａ／Ｄ変換器は、第１及び第２のタイミング（ｃ３，ａ３）のそれぞれでＡ／Ｄ変換を行う。従って、第１及び第２のタイミングのそれぞれで電流検出を行うことができる。これにより、Ｉｕ，Ｉｖ，Ｉｗの電流値のうちの何れか２つの電流値を求めることができ、好適なフィードバック制御が可能となる。
【０１２８】
また、第１及び第２のタイミング（ｃ３，ａ３）は、いずれも、インバータ素子のオン及びオフ期間と重ならないため、電流が安定したタイミングで電流を検出することができる。
【０１２９】
また、バッファレジスタ２９の設定値からＡ／Ｄ変換時間設定レジスタ１７の設定値を減算した値を、Ａ／Ｄ変換器へのＡ／Ｄスタートトリガ１６の出力タイミング（ｃ３）として用いる結果として、該出力タイミングを、Ａ／Ｄ変換時間設定レジスタ１７の設定値の分だけ、３相ＰＷＭ信号生成回路２で生成されるＰＷＭ信号の出力タイミング（ｃ１）に対して早めたタイミング（ｃ３）に設定し、Ａ／Ｄスタートトリガ１６を、該ＰＷＭ信号出力タイミング（ｃ１）の直前のタイミング（ｃ３）で出力することができる。よって、インバータ素子のオン、オフ期間とＡ／Ｄ変換期間とが重ならないタイミング（ｃ３）でＡ／Ｄスタートを行なうことができる。
【０１３０】
同様に、バッファレジスタ２５の設定値にＡ／Ｄ変換時間設定レジスタ１７の設定値を加算した値を、Ａ／Ｄ変換器へのＡ／Ｄスタートトリガ１６の出力タイミング（ａ３）として用いる結果として、該出力タイミングを、Ａ／Ｄ変換時間設定レジスタ１７の設定値の分だけ、３相ＰＷＭ信号生成回路２で生成されるＰＷＭ信号の出力タイミング（ａ２）に対して早めたタイミングに設定し、Ａ／Ｄスタートトリガ１６を、該ＰＷＭ信号出力タイミング（ａ２）の直前のタイミング（ａ３）で出力することができる。よって、インバータ素子のオン、オフ期間とＡ／Ｄ変換期間とが重ならないタイミング（ａ３）でＡ／Ｄスタートを行なうことができる。
【０１３１】
つまり、本実施形態によれば、Ａ／Ｄトリガ生成回路１を備えるので、フィードバック制御に最適なタイミングで、かつ、インバータ素子のオン、オフ期間とＡ／Ｄ変換期間とが重ならないタイミングでＡ／Ｄスタートを行なうことができる。
【０１３２】
また、本実施形態によれば、Ａ／Ｄトリガ生成回路１におけるコンペアレジスタ１１はバッファレジスタ１２との２段構成となっていて、バッファレジスタ１２からコンペアレジスタ１１への転送は、タイマ２１のアンダーフロー時に発生する周期割込み３５のタイミングで行われる。同様に、コンペアレジスタ１３はバッファレジスタ１４との２段構成となっていて、バッファレジスタ１４からコンペアレジスタ１３への転送は、タイマ２１のアンダーフロー時に発生する周期割込み３５のタイミングで行われる。このように２段構成にすることにより、１周期前に次周期で使用するデータを設定すれば良いので、ソフト処理時間を考慮することなく、データを設定することができるという効果を奏する。
【０１３３】
なお、３相ＰＷＭ信号生成回路２における各コンペアレジスタ２２、２４、２６、２８が２段構成を取っていることから、Ａ／Ｄトリガ生成回路１における各コンペアレジスタ１１、１３もこれに同期したタイミングが必要であるため、２段構成としている。
【０１３４】
また、上述の制御回路においては、図２に示した３相インバータモータのＩａ電流を検出し、フィードバック制御を行なうが、Ａ／Ｄトリガ選択回路１によって、フィードバック制御に最適なＡ／Ｄトリガを自動生成することができるため、１つのマイクロコンピュータ内において、３相ＰＷＭ出力制御とフィードバック制御の両方を実現することが可能となる。
【０１３５】
従来の制御回路においては、マイクロコンピュータの外部でフィードバック制御に必要なタイミング生成を行なっていたのに対して、本実施形態に係る制御回路によれば、部品数の削減、基板面積の縮小、コスト低減などの効果を得ることができる。
【０１３６】
また、Ａ／Ｄ変換器はもともとマイクロコンピュータに内蔵されているものであるから、Ａ／Ｄ変換時間と３相ＰＷＭ出力波形とを関連付けるためには、１つのマイクロコンピュータ内で処理を完結させる方がシステムとしては制御し易い。
【０１３７】
例えば、本実施形態におけるＡ／Ｄトリガ選択回路１をマイクロコンピュータの外部に出した場合、Ａ／Ｄ変換時間設定レジスタ１７を設定するためには、マイクロコンピュータに内蔵されたＡ／Ｄ変換時間を一旦外部のラッチ手段にマイクロコンピュータからロードする処理が必要となるが、システムトータルで考えると、このような処理は無駄である。
【０１３８】
このように、本実施形態に係る制御回路は、マイクロコンピュータの外部で制御する場合の問題点を解決することができ、制御性の向上という効果を得ることができる。
【０１３９】
さらに、バッファレジスタ１２とバッファレジスタ１４は、Ａ／Ｄ変換時間設定レジスタ１７と３相ＰＷＭ信号生成回路２内のバッファレジスタ２５、２９との自動演算で設定されるので、ソフトウェア処理の必要がない。
【０１４０】
また、Ａ／Ｄトリガ選択回路１５も、図３に示したように、セレクタ１５１により、自動切換されるのでソフトウェア処理の追加を必要としない。
【０１４１】
このように、本実施形態に係る制御回路によれば、従来の制御回路における制御と比較して、ソフトウェア負担を増やすことなく、同等の機能を実現できるという効果も得られる。
【０１４２】
なお、本実施形態においては、図４のタイミングチャートに示したタイミングｃ３とａ３とをＡ／Ｄ変換タイミングとして選択しているが、タイミングｂ１の直前のタイミングとタイミングｂ２の直前のタイミングを選択することも可能である。
【０１４３】
また、Ａ／Ｄ変換時間設定レジスタ１７にＡ／Ｄ変換１回分の値が設定される構成とした場合は、Ａ／Ｄスタートトリガ１６に対して１回だけＡ／Ｄ変換が行われるが、複数回のＡ／Ｄ変換を繰り返す場合には、「Ａ／Ｄ変換時間×繰り返し回数」の値が設定される構成とすればよい。
【０１４４】
この場合、繰り返し回数もＡ／Ｄ変換器の中で設定されるので、その値を反映した値がＡ／Ｄ変換時間設定レジスタ１７に設定されるようにすればよい。
【０１４５】
さらに、Ａ／Ｄ変換時間設定レジスタ１７はＣＰＵ命令によっても設定することができるようにしておけば、ソフトウェアによるチューニングも可能となる。この場合は、自動設定値にＣＰＵ命令値を上書きすれば、ＣＰＵ命令で書かれた値が保持されるような構成を採用すればよい。
【０１４６】
以下、本発明の第２の実施形態に係る制御回路について説明する。
【０１４７】
本実施形態に係る制御回路は、前述の第１の実施形態に係る制御回路と比較して、Ａ／Ｄ変換トリガ選択回路の構成を異なるものとしている。すなわち、本実施形態に係る制御回路は、図３に示したような構成を有するＡ／Ｄ変換トリガ選択回路１５に代えて、図５に示すような構成を有するＡ／Ｄ変換トリガ選択回路（出力回路）１５ａを備えている。Ａ／Ｄ変換トリガ選択回路１５に代えてＡ／Ｄ変換トリガ選択回路１５ａを有している点を除いて、本実施形態に係る制御回路は第１の実施形態に係る制御回路と同一の構成を有している。
【０１４８】
Ａ／Ｄトリガ選択回路１５ａは、コンペアレジスタ１１、１３が発する一致信号を受信する第１のセレクタ１５１と、外部の中央処理装置（ＣＰＵ）１５５からの命令信号をバス１５５ａを介して受信する第１のラッチ手段１５３と、外部の中央処理装置１５５からの命令信号をバス１５５ａを介して受信する第２のラッチ手段１５４と、第１及び第２のラッチ手段１５３、１５４からの出力信号を受信し、かつ、アップダウンカウントフラグ３０からの出力信号を受信し、第１のセレクタ１５１に何れの一致信号を選択するかを示す選択信号を送信する第２のセレクタ１５２と、からなっている。
【０１４９】
第１及び第２のラッチ手段１５３、１５４は、ＣＰＵ１５５からの命令に従って、バス１５５ａを介して、読み書きを行うことができるレジスタのビットである。
【０１５０】
次いで、Ａ／Ｄトリガ選択回路１５ａの動作を以下に説明する。
【０１５１】
図３に示したＡ／Ｄトリガ選択回路１５においては、アップダウンカウントフラグ３０に応じて自動的にＡ／Ｄスタートトリガ１６を切り換えていたが、本実施形態においては、ＣＰＵ１５５からの命令によって第１及び第２のラッチ手段１５３、１５４に設定された値に応じて、Ａ／Ｄスタートトリガ１６が切り換えられる。
【０１５２】
具体的に説明すると、第２のラッチ手段１５４が“０”の時には、第２のセレクタ１５２はアップダウンカウントフラグ３０を選択する。従って、本実施形態におけるＡ／Ｄトリガ選択回路１５ａは図３に示したＡ／Ｄトリガ選択回路１５と同様の動作を行う。
【０１５３】
これに対して、第２のラッチ手段１５４が“１”の時には、第２のセレクタ１５２は第１のラッチ手段１５３を選択する。
【０１５４】
この場合、第１のラッチ手段１５３が“０”の場合、第１のセレクタ１５１はコンペアレジスタ１１の一致信号を選択する。逆に、第１のラッチ手段１５３が“１”の場合、第１のセレクタ１５１はコンペアレジスタ１３の一致信号を選択する。
【０１５５】
以上のように、図５に示したＡ／Ｄトリガ選択回路１５ａを用いれば、アップダウンカウントフラグ３０による自動選択に加えて、ＣＰＵ１５５からの命令による選択も可能となり、汎用性が広がる。
【０１５６】
例えば、複数周期を同じトリガだけでＡ／Ｄ変換するような場合には、本実施形態に係るＡ／Ｄトリガ選択回路１５ａを用い、ＣＰＵ１５５からの命令による設定を行うことにより、容易に実現可能である。
【０１５７】
上記の第１及び第２の実施形態においては、Ａ／Ｄトリガ生成回路１を用いて、３相インバータモータのフィードバック制御に必要なタイミングをソフト処理の増加なしに実現させている。
【０１５８】
本発明の第３の実施形態に係る制御回路のブロック図を図６に示す。
【０１５９】
本実施形態に係る制御回路は、第１の実施形態に係る制御回路の構成に加えて、補助回路４を追加的に備えている。
【０１６０】
補助回路４は、Ａ／Ｄ変換動作中か否かを示すＡ／Ｄ変換動作ステータスフラグ４１と、ＰＷＭ信号を受信する端子のうちの少なくとも何れか１つが変化した場合に変化検出信号４２ａを発信するタイマ出力変化検出回路４２と、Ａ／Ｄ変換動作ステータスフラグ４１によりＡ／Ｄ変換動作中であることが示されている間に、変化検出信号４２ａが発信された場合に、エラーフラグをセットするエラーフラグ設定回路４３と、から構成されている。
【０１６１】
Ａ／Ｄ変換動作ステータスフラグ４１は、Ａ／Ｄ変換中の場合には、“１”となり、Ａ／Ｄ変換中でない場合には、“０”となるフラグである。このＡ／Ｄ変換動作ステータスフラグ４１の機能は一般的なＡ／Ｄ変換器には通常内蔵されている機能である。ここに示したＡ／Ｄ変換動作ステータスフラグ４１は、Ａ／Ｄ変換器内のフラグのコピーである。
【０１６２】
タイマ出力変化検出回路４２はＵ０，Ｕ１，Ｖ０，Ｖ１，Ｗ０，Ｗ１の各端子のうち１個でも変化した場合には、変化検出信号４２ａとしてワンショットパルスを出力する回路である。
【０１６３】
エラーフラグ設定回路４３は、Ａ／Ｄ変換動作ステータスフラグ４１が“１”である期間中にタイマ出力変化検出回路４２からワンショットパルス４２ａが出力された場合に“１”となり、その値が保持されるフラグを設定する回路である。すなわち、Ａ／Ｄ変換中に３相ＰＷＭ出力端子の変化があった場合にエラーフラグをセットする回路である。
【０１６４】
図４のタイミングチャートに示したように、ｃ３、ａ３のタイミングは通常は３相ＰＷＭ出力と重ならない期間であるが、セットのデバッグ中や異常動作の場合には、例えば、ｃ３とＶ０の変化、あるいは、ａ３とＶ１の変化が重なる場合がある。このような状態の下でＡ／Ｄ変換を実施すると、インバータ素子のオン、オフ期間である過渡状態の電流をＡ／Ｄ変換してしまうことになり、正しいフィードバック制御を行うことができないという欠点がある。
【０１６５】
補助回路４はこのような異常状態を検出する機能を有する。すなわち、エラーフラグ設定回路４３がセットするエラーフラグをＡ／Ｄ変換終了割込み処理中に読むことによって、異常が発生しているを知ることができる。
【０１６６】
図７は本発明の第４の実施形態に係る制御回路の構成を示すブロック図である。本実施形態に係る制御回路は、図６に示した第３の実施形態に係る制御回路の構成と同一の構成を有しているが、エラーフラグ設定回路４３の機能が一部異なっている。
【０１６７】
すなわち、本実施形態におけるエラーフラグ設定回路４３はエラー割込み４４を発生するように構成されている。エラー割込み４４は、エラーフラグ４３がセットされた時点で発生される。
【０１６８】
本実施形態によれば、エラー割込み４４を発生するエラーフラグ設定回路４３を用いることにより、Ａ／Ｄ変換終了を待たずに、異常発生時点でエラーを伝える割込み４４を発生することができ、異常処理をタイムリーに行なえるという効果を得ることができる。
【０１６９】
【発明の効果】
以上のように、本発明に係るトリガ生成回路によれば、３相モータのフィードバック制御方法を問わず、最適なＡ／Ｄスタートトリガ（電流検出トリガタイミング信号）を自動生成できるため、１つのマイクロコンピュータでソフト処理負担を増やすことなく、フィードバック制御を実現することができるという効果が得られる。
【０１７０】
また、本発明に係るトリガ生成回路においては、各コンペアレジスタを２段構成としているため、１周期前に次周期で使用するデータを設定することが可能である。このため、ソフト処理時間を考慮することなく、データを設定することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る制御回路のブロック図である。
【図２】３相モータをインバータ素子で制御する回路の構成を示す回路図である。
【図３】第１の実施形態に係る制御回路におけるＡ／Ｄ変換時間設定レジスタの構造を示すブロック図である。
【図４】第１の実施形態に係る制御回路の動作を示すタイミングチャートである。
【図５】第２の実施形態に係る制御回路に用いられるＡ／Ｄ変換時間設定レジスタの構造を示すブロック図である。
【図６】本発明の第３の実施形態に係る制御回路のブロック図である。
【図７】本発明の第４の実施形態に係る制御回路のブロック図である。
【図８】従来の３相ＰＷＭ信号生成回路の構造を示すブロック図である。
【符号の説明】
１ Ａ／Ｄトリガ生成回路（トリガ生成回路）
２ ３相ＰＷＭ信号生成回路 （三相ＰＷＭ波形生成手段）
１１ コンペアレジスタ（第１の電流検出トリガ用コンペアレジスタ）
１２ バッファレジスタ（第１の電流検出トリガ用バッファレジスタ）
１３ コンペアレジスタ（第２の電流検出トリガ用コンペアレジスタ）
１４ バッファレジスタ（第２の電流検出トリガ用バッファレジスタ）
１５ Ａ／Ｄトリガ選択回路（出力回路）
１７ Ａ／Ｄ変換時間設定レジスタ
２１ タイマ（キャリア発生用アップダウンタイマ）
２４ コンペアレジスタ（第１のＰＷＭ信号生成用コンペアレジスタ）
２５ バッファレジスタ（第１のＰＷＭ信号生成用バッファレジスタ）
２６ コンペアレジスタ（第２のＰＷＭ信号生成用コンペアレジスタ）
２７ バッファレジスタ（第２のＰＷＭ信号生成用バッファレジスタ）
２８ コンペアレジスタ（第３のＰＷＭ信号生成用コンペアレジスタ）
２９ バッファレジスタ（第３のＰＷＭ信号生成用バッファレジスタ）
３０ アップダウンカウントフラグ
３１ ＰＷＭ信号生成回路
３２ デッドタイム生成回路
３３ 出力制御回路
３５ 第２の割込み（キャリア周期割込み信号）
１５ａ Ａ／Ｄ変換トリガ選択回路（出力回路）
Claims (4)
- 三相モータが出力に接続される電流帰還型三相ＰＷＭインバータのＰＷＭ波形生成に際し、モータ電流の検出をモータ接続端子の３箇所で行う場合でも、インバータ主回路のＤＣ部分の１箇所で行う場合でも対応可能な電流検出トリガタイミング信号を作成するにあたり、三相ＰＷＭ波形生成手段に対して外付けのハード回路で構成したことを特徴とするトリガ生成回路であって、
前記三相ＰＷＭ波形生成手段は、
キャリア周期設定値信号とクロック信号を入力とし、０と設定値との間を往復カウントすることで三角波信号を生成出力し、ダウンカウントからアップカウントに切り替わるタイミングでキャリア周期割込み信号を出力するキャリア発生用アップダウンタイマと、
前記キャリア発生用アップダウンタイマがアップカウント中かダウンカウント中かを示すアップダウンカウントフラグと、
ＰＷＭタイミング設定値信号を保持し、前記キャリア発生用アップダウンタイマからのキャリア周期割込み信号を入力とし、該キャリア周期割込み信号の発生タイミングに同期して前記ＰＷＭタイミング設定値信号を出力するＰＷＭ信号生成用バッファレジスタと、
前記ＰＷＭ信号生成用バッファレジスタからの前記ＰＷＭタイミング設定値信号と、前記キャリア発生用アップダウンタイマからのアップダウンタイマ値と、を入力とし、該入力されるＰＷＭタイミング設定値信号を保持し、該保持値とアップダウンタイマ値との比較動作を常に行い一致を検出すると一致信号を出力するＰＷＭ信号生成用コンペアレジスタと、
前記ＰＷＭ信号生成用コンペアレジスタからの一致信号と、前記アップダウンカウントフラグからのアップダウンカウントフラグ信号と、を入力とし、ＰＷＭ信号を出力するＰＷＭ信号生成回路と、
前記ＰＷＭ信号生成回路から出力されたＰＷＭ信号を入力とし、該ＰＷＭ信号を、デッドタイムを付加したタイミングに成形したデッドタイム付ＰＷＭ信号として出力するデッドタイム生成回路と、
前記デッドタイム生成回路からの前記デッドタイム付ＰＷＭ信号を入力とし、三相ＰＷＭ波形を出力する出力制御回路と、
を備え、出力に接続される三相モータの制御が可能である一方で、
当該トリガ生成回路は、
Ａ／Ｄ変換器による１回または複数回の変換時間、或いは、前記Ａ／Ｄ変換器のサンプリング時間を設定したＡ／Ｄ変換時間設定レジスタと、
前記三相ＰＷＭ波形生成手段の前記ＰＷＭ信号生成用バッファレジスタからのＰＷＭタイミング設定値に前記Ａ／Ｄ変換時間設定レジスタの設定値を加算または減算した演算結果と、前記三相ＰＷＭ波形生成手段の前記キャリア発生用アップダウンタイマからのキャリア周期割込み信号と、を入力とし、前記キャリア周期割込み信号の発生タイミングに同期して、前記演算結果を電流検出トリガ設定信号として出力する電流検出トリガ用バッファレジスタと、
前記電流検出トリガ用バッファレジスタからの前記電流検出トリガ設定信号と、前記三相ＰＷＭ波形生成手段の前記キャリア発生用アップダウンタイマからのアップダウンタイマ値信号と、を入力とし、該入力される電流検出トリガ設定信号を保持し、該保持値とアップダウンタイマ値との比較動作を常に行い一致を検出すると一致信号を出力する電流検出トリガ用コンペアレジスタと、
前記電流検出トリガ用コンペアレジスタからの一致信号を入力とし、該入力される一致信号を、前記電流検出トリガタイミング信号として前記Ａ／Ｄ変換器に出力する出力回路と、
を備え、前記電流検出トリガタイミング信号が前記Ａ／Ｄ変換器へ入力されるタイミン グで該Ａ／Ｄ変換器にＡ／Ｄ変換を開始させて、電流検出を開始させるように構成され、
前記三相ＰＷＭ波形生成手段の前記ＰＷＭ信号生成用バッファレジスタからのＰＷＭタイミング設定値に前記Ａ／Ｄ変換時間設定レジスタの設定値を加算または減算したタイミング値を、前記Ａ／Ｄ変換器への前記電流検出トリガタイミング信号の出力タイミングに使用する結果として、
前記電流検出トリガタイミング信号を、その出力タイミングを前記Ａ／Ｄ変換時間設定レジスタの設定値の分だけ、前記三相ＰＷＭ波形生成手段で生成されるＰＷＭ信号の出力タイミングに対して早めたタイミングに設定し、該ＰＷＭ信号出力タイミングの直前のタイミングで出力するように構成されていることを特徴とするトリガ生成回路。 - 前記三相ＰＷＭ波形生成手段は、
第１のＰＷＭ信号生成用バッファレジスタ及び第１のＰＷＭ信号生成用コンペアレジスタと、第２のＰＷＭ信号生成用バッファレジスタ及び第２のＰＷＭ信号生成用コンペアレジスタと、第３のＰＷＭ信号生成用バッファレジスタ及び第３のＰＷＭ信号生成用コンペアレジスタと、の３つのペアのレジスタを備え、三相それぞれのＰＷＭ信号を制御しており、このうち第１のＰＷＭ信号生成用バッファレジスタの値が第１のＰＷＭ信号生成用コンペアレジスタに、第２のＰＷＭ信号生成用バッファレジスタの値が第２のＰＷＭ信号生成用コンペアレジスタに、第３のＰＷＭ信号生成用バッファレジスタの値が第３のＰＷＭ信号生成用コンペアレジスタに、それぞれ転送されて、第１及至第３のＰＷＭ信号生成用コンペアレジスタが三相モータにおける３つの相電流のうちの１つずつを形成しＰＷＭ信号の出力タイミングを決定する構成であり、
当該トリガ生成回路は、
第１の電流検出トリガ用バッファレジスタ及び第１の電流検出トリガ用コンペアレジスタと、第１の電流検出トリガ用バッファレジスタ及び第２の電流検出トリガ用コンペアレジスタと、の２つのペアのレジスタを備え、３つの相電流のうち２つの相電流検出タイミングのそれぞれで前記Ａ／Ｄ変換器にＡ／Ｄ変換を行わせるものであり、
前記第１の電流検出トリガ用バッファレジスタには、前記第１及至第３のＰＷＭ信号生成用バッファレジスタのうち何れか１つの値に前記Ａ／Ｄ変換時間設定レジスタ値を加算または減算した値が設定される一方で、
前記第２の電流検出トリガ用バッファレジスタには、前記第１及至第３のＰＷＭ信号生成用バッファレジスタのうち何れか他の１つの値に前記Ａ／Ｄ変換時間設定レジスタ値を加算または減算した値が設定され、
前記第１の電流検出トリガ用バッファレジスタの値が第１の電流検出トリガ用コンペアレジスタに、第２の電流検出トリガ用バッファレジスタの値が第２の電流検出トリガ用コンペアレジスタに、それぞれ転送され、
前記第１の電流検出トリガ用コンペアレジスタは、前記２つの相電流検出タイミングのうち何れか一方のタイミングでの前記電流検出トリガタイミング信号の出力タイミング決定に用いられる一方で、
前記第２の電流検出トリガ用コンペアレジスタは、前記２つの相電流検出タイミングのうち何れか他方のタイミングでの前記電流検出トリガタイミング信号の出力タイミング決定に用いられることを特徴とする請求項１に記載のトリガ生成回路。 - 当該トリガ生成回路の前記出力回路は、
前記一致信号として、前記第１の電流検出トリガ用コンペアレジスタからの一致信号と、前記第２の電流検出トリガ用コンペアレジスタからの一致信号と、を入力とするのに加え、
前記三相ＰＷＭ波形生成手段の前記アップダウンカウントフラグからのアップダウンカウントフラグ信号を入力とし、
前記アップダウンカウントフラグ信号がアップカウント中であることを示している場合には、前記第１および第２の電流検出トリガ用コンペアレジスタのうち何れか一方からの 一致信号を選択して前記電流検出トリガタイミング信号として出力し、
前記アップダウンカウントフラグ信号がダウンカウント中であることを示している場合には、前記第１および第２の電流検出トリガ用コンペアレジスタのうち何れか他方からの一致信号を選択して前記電流検出トリガタイミング信号として出力するように構成されていることを特徴とする請求項２に記載のトリガ生成回路。 - 当該トリガ生成回路と、前記Ａ／Ｄ変換器と、前記三相ＰＷＭ波形生成手段と、は同一マイクロコンピュータ内に内蔵されていることを特徴とする請求項１乃至３のいずれか一項に記載のトリガ生成回路。
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