JP3227533B2 - 電力変換装置の制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電力変換回路等の
回路装置をパルス信号によって制御する制御装置に係
り、特にパルス信号の生成を制御するパルス制御装置と
このパルス制御装置の指示に従ってパルス信号を生成す
るパルス生成装置とが分離して構成される制御装置に関
する。

【０００２】

【従来の技術】電力の変換と制御とを行う電力変換装置
は、多数のスイッチング素子から成る電力変換回路とこ
の電力変換回路を制御する制御装置とで構成されてお
り、制御装置が出力するスイッチング信号によって電力
変換回路のスイッチング素子をオン／オフして直流電力
を交流電力に、あるいは交流電力を直流電力に変換した
り、電力の波形を整形したりする機能を有している。さ
らには電動機等の負荷に供給される電力を制御して負荷
を制御する機能をも有している。

【０００３】このような電力変換装置は、例えば電力シ
ステム、プラントや製品組立てライン等の産業システ
ム、鉄道，上下水道等の公共システムなど、社会的に重
要なシステムに適用されている。これらのシステムにお
いては設備の運用上、電力変換回路から離れた場所に制
御装置を設置する場合が多く、このため制御装置をスイ
ッチング信号を生成するパルス生成装置とスイッチング
信号の生成を制御するパルス制御装置とに分離してパル
ス生成装置を電力変換回路の近くに設置し、パルス制御
装置はスイッチング信号生成の基礎となる制御パルス信
号をパルス生成装置に供給し、パルス生成装置は制御パ
ルス信号の変化タイミングに合わせてスイッチング素子
毎のスイッチング信号を生成するという方法が一般的に
用いられている。

【０００４】一方、上記の制御装置が運用されるシステ
ムはノイズの発生し易い過酷な環境に置かれることが多
いため、制御装置は外部からのノイズ等により誤りを発
生することがある。さらには、アルファー線等の放射線
の突入や構成要素の劣化によって誤りを発生することも
ある。これらの要因により制御装置で誤りが発生すると
電力変換回路の出力が異常となり、社会的に甚大な影響
を与えてしまう。従って、上記の制御装置はたとえ誤り
が発生しても制御を正常に継続できることが要求され、
このため制御装置を多重化構成にする方法が一般的に用
いられている。

【０００５】制御装置を多重化構成にする方法として
は、制御装置のパルス制御装置とパルス生成装置を各々
３個ずつ設けて三重化する方法が知られている。この方
法によれば、各パルス制御装置は３系のパルス生成装置
の全てに制御パルス信号を供給し、３系のパルス生成装
置は各々、３系のパルス制御装置から供給された制御パ
ルス信号の多数決結果に基づいてゲートパルス信号を出
力する。そしてさらに、例えば特開平６−２３３５９９
号公報に開示されているように、３系のパルス生成装置
が出力するゲートパルス信号を多数決回路によって選択
して出力する方式が知られている。

【０００６】この公報開示の制御装置では、パルス制御
装置からパルス生成装置に制御パルス信号を供給するた
めの信号線が必要であるが、一般的な電力変換装置で
は、三相あるいはそれ以上の多相交流電力を制御する必
要があり、また、複数の電力変換回路を用いて電力変換
を行なうため、パルス制御装置とパルス生成装置の間の
各々に相数と等しい数、あるいは相数の整数倍の信号線
を設ける必要がある。さらには、パルス制御装置とパル
ス生成装置との間で動作状態の報告、異常発生通知、制
御指令などの通信を行うための信号線を設ける必要があ
る。このため、パルス制御装置とパルス生成装置との間
の配線数が多くなり、さらに制御装置を多重化した場合
は上記の配線数が膨大な数となるため、制御装置のコス
トを増大させてしまうという課題があった。

【０００７】このような問題点を解決するため、配線数
を減少させることを目的として、スイッチング信号をパ
ルス制御装置で符号化し、電力変換回路の近傍に設置さ
れたパルス生成装置で復号化することによって、少ない
信号線でスイッチング信号を伝送する発明が特開平８−
９８５０６号公報に開示されている。

【０００８】この特開平８−９８５０６号公報に具体的
に開示された符号化方式では、ある時点における信号線
上のスイッチング信号のオン／オフ状態を複数ビットか
らなるディジタルデータに符号化し、この複数ビットの
ディジタルデータをパラレルデータのまま伝送する。し
かし、パラレルデータのまま伝送したのでは信号線の数
を十分に減少させることができない。そのため、スイッ
チング符号をパラレル−シリアル変換器により１本のシ
リアル信号に変換して伝送し、シリアル−パラレル変換
器によりパラレルのスイッチング符号に再変換するとい
う方策を講じている。

【０００９】

【発明が解決しようとする課題】このような時分割シリ
アル通信方式では、スイッチング信号のオン／オフタイ
ミングの刻みの精度はスイッチング符号のビット数によ
って決まる。スイッチング符号のビット数は、スイッチ
ング信号の数、すなわち全電力変換回路のスイッチング
素子数、に依存することとなる。したがって、スイッチ
ング信号数が多くなると、スイッチング信号の精度が粗
くなるという課題があった。

【００１０】また、このシリアル通信方式では、スイッ
チング信号のオン／オフタイミングは、シリアル伝送路
から復号化手段に送られるスイッチング符号の着信タイ
ミングによって決まるため、パケット転送等の一般的な
データ転送方式でスイッチング符号を送信するとスイッ
チング信号のオン／オフタイミングに誤差が生じてしま
う恐れがあり、したがって常にスイッチング符号を送信
し続ける必要があるという課題もあった。

【００１１】本発明は、電力変換回路のスイッチング素
子のゲートパルスを生成する制御装置において、パルス
制御装置とパルス生成装置との間で制御パルスデータや
情報を伝送する為に必要な信号線の数をより少なくでき
ると共に、制御パルス数が多くなっても制御パルスの精
度が落ちることがなく、かつデータ伝送路上に転送され
る制御パルスデータをその制御パルスデータに対応する
パルス発生周期の開始時刻に間に合う範囲内に転送すれ
ばよく、パケット転送等の一般的なデータ転送方式を用
いてもゲートパルス信号の誤差が生じないようにするこ
とを課題とする。

【００１２】

【課題を解決するための手段】前記目的を達成するため
に、本発明の電力変換装置の制御装置は、 電力の変換
と制御とを行なう電力変換回路を構成するスイッチング
素子のゲートパルスを生成して前記スイッチング素子の
ゲートに出力するパルス生成装置と、前記電力変換回路
の電流・電圧の指令値と検出値とに基づいて前記ゲート
パルスを制御する制御パルスデータを生成するパルス制
御装置と、前記パルス生成装置と前記パルス制御装置と
に接続されたデータ伝送路とを備え、前記パルス制御装
置は、一定制御周期毎に開始信号を出力する基準タイマ
と、前記開始信号の出力毎に前記電力変換回路の電流・
電圧の検出値を入力し、該検出値を前記指令値に制御す
べく、前記ゲートパルスの生成を制御する制御パルスの
２値状態の変化と変化タイミングとを決定し、前記２値
状態の変化フラグ及び前記変化タイミングを表わす前記
開始信号を基準とするパルス変化時間を含む制御パルス
データを生成する演算回路と、前記開始信号と前記制御
パルスデータとを前記データ伝送路を介して前記パルス
生成装置に送信する伝送回路とを備え、前記パルス生成
装置は、前記データ伝送路から前記開始信号と前記制御
パルスデータとを受信する伝送回路と、該伝送回路が受
信した前記開始信号に同期して動作する同期タイマと、
前記伝送回路が受信した前記制御パルスデータを一時的
に保持し、前記同期タイマが示す時間が前記パルス変化
時間に一致した時に、前記変化フラグに従って前記制御
パルスの２値状態を変化させ、該制御パルスに基づいて
前記ゲートパルスを生成するパルス生成回路とを備えて
なることを特徴とする。これにより、基準時刻である開
始時刻と、制御パルスの２値状態の変化及びパルス変化
時間を表す制御パルスデータとによって、全ての制御パ
ルスの変化タイミングが決定されるので、信号路の数は
十分に少なくて済み、かつ制御パルスの精度はそのパル
ス数とは無関係で、制御パルス数が多くなってもその精
度が落ちることがなく、さらに制御パルスデータは、対
応するパルス発生周期の開始時刻に間に合う範囲内に転
送すればよく、パケット転送等の一般的なデータ転送方
式を用いても制御パルス信号の精度の劣化は生じない。

【００１３】上記の場合において、前記パルス生成回路
は、1つの前記制御パルスに基づいて、前記電力変換回
路を構成する各相の正側スイッチング素子と負側スイッ
チング素子の2つのゲートパルスを生成するものとし、
該2つのゲートパルスの生成にあたって前記正側スイッ
チング素子と前記負側スイッチング素子とが同時にオフ
となるデッドタイム期間が生じるように、また、確実に
オン状態になる最小オンパルス幅とを保証して生成する
ことが好ましい。

【００１４】また、前記パルス生成回路は、前記制御パ
ルスデータの1組の変化フラグとパルス変化時間とに基
づいて、前記電力変換回路を構成する各相の正側スイッ
チング素子と負側スイッチング素子の2つのゲートパル
スを生成するものとし、該2つのゲートパルスの生成に
あたって、前記正側スイッチング素子と前記負側スイッ
チング素子とが同時にオフとなるデッドタイム期間が生
じるように、また、確実にオン状態になる最小オンパル
ス幅とを保証した2つの制御パルスを生成するようにす
ることが好ましい。

【００１５】さらに、前記パルス生成装置と前記パルス
制御装置と前記データ伝送路がそれぞれ多重化し、多重
化された前記パルス制御装置は、前記基準タイマが互い
に同期されるとともに、それぞれ前記開始信号と前記制
御パルスデータとを前記データ伝送路を介して多重化さ
れたそれぞれの前記パルス生成装置に送信し、多重化さ
れた前記パルス生成装置のそれぞれの前記同期タイマ
は、多重化された前記パルス制御装置からそれぞれ送信
される前記開始信号の中間時刻に同期して動作するもの
とし、多重化されたパルス制御装置のパルス生成回路
は、多重化された前記データ伝送路から受信したそれぞ
れの前記パルス変化時間を比較照合し、予め定められた
選択論理に従って1つのパルス変化時間を選択し、該選
択されたパルス変化時間を一時的に保持し、前記同期タ
イマが示す時間が選択されたパルス変化時間に一致した
時に、前記変化フラグに従って前記制御パルスの２値状
態を変化させ、該制御パルスに基づいて前記ゲートパル
スをそれぞれ生成するものとし、多重化された前記パル
ス生成回路からそれぞれ出力されるゲートパルスを比較
照合し、予め定められた選択論理に従って1つのゲート
パルスを選択して前記スイッチング素子に出力する選択
回路とを備えたものとすることができる。

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【発明の実施の形態】以下、本発明にかかる制御装置の
実施の形態について図面を参照して説明する。図１は、
本発明の制御装置を電力変換装置に適用した第１の実施
の形態の構成を示すブロック図である。

【００２３】本電力変換装置においては、直流電力を供
給する直流電源１０の近傍に、直流電源１０の電圧・電
流値を検出するセンサ１１が設けられている。直流電源
１０の正負の両電極には、直流電源１０の直流電力を３
相の交流電力に変換する三相電力変換器２０の正側及び
負側の入力端がそれぞれ接続されている。三相電力変換
器２０は、正側及び負側それぞれ３本の分枝が正側及び
負側の入力端にそれぞれ並列に接続され、正側及び負側
の各分枝がそれぞれ直列接続されている。正側及び負側
の各分枝は、それぞれスイッチング素子２０ａ〜２０ｆ
を有している。三相電力変換器２０の出力端である、正
側及び負側の各分枝がそれぞれ直列接続される接続点
は、変圧器３０の一次側に接続されている。三相電力変
換器２０の出力端と変圧器３０の一次側との間には、三
相電力変換器２０の電圧・電流値を検出するセンサ２１
が設けられている。変圧器３０の二次側には、三相３線
式の電力系統４０が接続されている。変圧器３０の二次
側と電力系統４０との間には、電力系統４０の電圧・電
流値を検出するセンサ４１が設けられている。センサ１
１，２１，４１の各出力端は、三相電力変換器２０のス
イッチング素子２０ａ〜２０ｆのオン／オフを制御する
ためのパルス信号を出力するパルス制御装置５０の入力
端に接続されている。パルス制御装置５０の出力端は、
データを転送するためのデータ伝送路７０の一端に接続
され、データ伝送路７０の他端は、三相電力変換器２０
のスイッチング素子２０ａ〜２０ｆのオン／オフ信号で
あるゲートパルス２２ａ〜２２ｆを生成するパルス生成
装置６０の入力端に接続されている。パルス生成装置６
０の出力端は、各スイッチング素子２０ａ〜２０ｆのゲ
ート端子に接続され、各ゲート端子にゲートパルス２２
ａ〜２２ｆが供給される。パルス制御装置５０には、パ
ルス制御装置５０に指令を与える端末８０も接続されて
いる。

【００２４】次に本電力変換装置の動作を説明する。直
流電源１０の電圧・電流値，三相電力変換器２０の電圧
・電流値，電力系統４０の電圧・電流値は、それぞれセ
ンサ１１，２１，４１により検出され、パルス制御装置
５０に入力される。パルス制御装置５０は、一定の制御
周期毎に、各センサから入力された電圧・電流値と端末
８０から与えられた指令とに基いて、三相電力変換器２
０のスイッチング素子２０ａ〜２０ｆのオン／オフ・タ
イミングを示す制御パルスデータを生成し、データ伝送
路７０を介してパルス生成装置６０に送信する。パルス
生成装置６０は、パルス制御装置５０から受信した制御
パルスデータに基いてゲートパルス２２ａ〜２２ｆを生
成し、各スイッチング素子に出力する。三相電力変換器
２０は、パルス生成装置６０から入力されるゲートパル
ス２２ａ〜２２ｆによってスイッチング素子２０ａ〜２
０ｆをオン又はオフにして直流電源１０の直流電力を交
流電力に変換する。三相電力変換器２０から出力される
交流電力は、変圧器３０により変圧され、電力系統４０
に出力される。また、パルス制御装置５０は、制御パル
スデータをパルス生成装置６０に通知していないとき
に、データ伝送路７０を介して三相電力変換器２０の運
転を指令する運転指令をパルス生成装置６０に送信す
る。また、パルス生成装置６０は、制御パルスデータが
データ伝送路７０上に転送されていないときに、データ
伝送路７０を介して三相電力変換器２０の運転状態や異
常検出をパルス制御装置５０に通知する。

【００２５】次に、本電力変換装置の各構成要素の構成
と動作を更に詳細に説明する。三相電力変換器２０は、
Ｕ相の正極側スイッチング素子２０ａと、Ｕ相の負極側
スイッチング素子２０ｂと、Ｖ相の正極側スイッチング
素子２０ｃと、Ｖ相の負極側スイッチング素子２０ｄ
と、Ｗ相の正極側スイッチング素子２０ｅと、Ｗ相の負
極側スイッチング素子２０ｆとで構成されており、パル
ス生成装置６０から各スイッチング素子のそれぞれにゲ
ートパルス信号２２ａ〜２２ｆが与えられる。本電力変
換装置では、各相の正極側と負極側のそれぞれの分枝は
スイッチング素子１個により構成されるとしているが、
三相電力変換器２０の耐圧性を高めるために複数のスイ
ッチング素子を直列に接続したものにしてもよい。各ス
イッチング素子は、ゲートパルス信号がハイレベルにな
るとオン状態になり、ゲートパルス信号がローレベルに
なるとオフ状態になる。

【００２６】パルス制御装置５０は、センサ１１，２
１，４１から得られる直流電源１０，三相電力変換器２
０，電力系統４０の各電圧・電流値を制御周期毎にサン
プリングしてアナログ値からデジタル値に変換するＡ／
Ｄ変換回路５１と、Ａ／Ｄ変換回路５１で変換されたデ
ジタル値と端末８０から与えられる指令とを処理して制
御パルスデータを生成する演算回路５２と、制御周期を
生成するタイマ５３と、パルス生成装置６０との間でデ
ータ伝送路７０を介して制御パルスデータ，指令信号，
及び制御周期の開始を示す同期シンボルの送受信を実行
する伝送回路５４とにより構成される。パルス制御装置
５０の各構成要素は、システムバスにより互いに接続さ
れている。

【００２７】パルス制御装置５０において、タイマ５３
は一定間隔で制御周期開始信号５３１をシステムバス上
に出力する。

【００２８】Ａ／Ｄ変換回路５１は、タイマ５３から出
力される制御周期開始信号５３１を受信すると、センサ
１１，２１，４１から電圧・電流値をサンプリングして
デジタル値に変換した後演算回路５２に供給する。

【００２９】演算回路５２は、制御周期毎にＡ／Ｄ変換
回路５１から供給される直流電源１０，三相電力変換器
２０，電力系統４０の過去及び現在の電圧・電流値と端
末８０から与えられる指令とに基づいて一定時間後の三
相電力変換器２０のスイッチング素子２０ａ〜２０ｆの
オン／オフ・タイミングを決定して制御パルスデータを
生成し、システムバス５２１を介してこの制御パルスデ
ータを伝送回路５４に送信する。また演算回路５２は、
端末８０から与えられる指令がパルス生成装置６０に対
するものであれば、その指令をシステムバス５２１を介
して伝送回路５４に転送する。さらに演算回路５２は、
伝送回路５４からシステムバス５２１を介してパルス生
成装置６０からの応答データが転送されると、転送され
た応答データを端末８０に送信する。

【００３０】伝送回路５４は、制御周期開始信号５３１
を受信すると、制御周期の開始を示す同期シンボルをデ
ータ伝送路７０を介してパルス生成装置６０に送信す
る。また伝送回路５４は、演算回路５２から転送された
制御パルスデータやパルス生成装置６０に対する指令を
データ伝送路７０を介してパルス生成装置６０に送信す
る。さらに伝送回路５４は、パルス生成装置６０からの
応答データをデータ伝送路７０を介して受信すると、受
信した応答データを演算回路５２に転送する。

【００３１】パルス生成装置６０は、パルス制御装置５
０との間でデータ伝送路７０を介してデータの送受信を
実行する伝送回路６１と、パルス制御装置５０の制御周
期に同期して動作するタイマ６２と、パルス制御装置５
０から受信した制御パルスデータに基いて制御パルス６
３１ｕ，６３１ｖ，６３１ｗを発生するパルス発生回路
６３と、パルス発生回路６３から入力される制御パルス
６３１ｕ，６３１ｖ，６３１ｗに基いてゲートパルス２
２ａ〜２２ｆを生成するパルス補正回路６４とから構成
される。伝送回路６１は、データ伝送路７０として、後
述のように、通信回線のようなシリアル転送手段を用い
ている場合には、シリアルデータとして転送された制御
パルスデータをパラレルデータに変換して出力するシリ
アル・パラレル変換回路を備えている。また、パルス生
成装置６０の各構成要素は、互いにシステムバスにより
接続されている。

【００３２】パルス生成装置６０において、伝送回路６
１は、パルス制御装置５０からデータ伝送路７０を介し
て同期シンボルを受信すると、タイマ６２に同期信号６
１１を出力する。また伝送回路６１は、パルス制御装置
５０からデータ伝送路７０を介して制御パルスデータを
受信すると、受信した制御パルスデータをシステムバス
６１２を介してパルス発生回路６３に転送する。この
際、制御パルスデータがシリアルデータである場合には
パラレルデータに変換して転送する。また伝送回路６１
は、パルス制御装置５０からデータ伝送路７０を介して
端末８０からの指令を受信すると、受信した指令をシス
テムバス６１３を介してタイマ６２又はパルス補正回路
６４に転送する。さらに伝送回路６１は、タイマ６２又
はパルス補正回路６４からシステムバス６１３を介して
応答データを受信すると、受信した応答データをデータ
伝送路７０を介してパルス制御装置５０に送信する。

【００３３】タイマ６２は、伝送回路６１が同期信号６
１１を出力した時又は伝送回路６１が同期信号６１１を
出力してから一定時間が経過した時に時刻０からリスタ
ートするタイマであり、パルス発生回路６３に時刻６２
１を常時出力する。ここでは説明のために、タイマ６２
が時刻０からリスタートする周期をパルス発生周期と呼
ぶことにする。なお、タイマ６２のリスタートの起点と
なる同期信号６１１の発生源はパルス制御装置５０のタ
イマ５３が出力する制御周期開始信号５３１なので、１
パルス発生周期時間は１制御周期時間と等しく、パルス
発生周期と制御周期との位相差は常に一定となる。

【００３４】パルス発生回路６３は、伝送回路６１から
転送された制御パルスデータとタイマ６２が出力する時
刻６２１とに基いて、スイッチング素子２０ａと２０ｂ
とに対するＵ相制御パルス６３１ｕと、スイッチング素
子２０ｃと２０ｄとに対するＶ相制御パルス６３１ｖ
と、スイッチング素子２０ｅと２０ｆとに対するＷ相制
御パルス６３１ｗとを発生する。

【００３５】パルス補正回路６４は、直列に接続した正
側及び負側のスイッチング素子が同時にオンになったと
きに発生する短絡過電流によってスイッチング素子を破
壊することを防ぐために、制御パルス６３１ｕ，６３１
ｖ，６３１ｗを基に電力変換器２０の正側と負側のスイ
ッチング素子２０ａと２０ｂ、スイッチング素子２０ｃ
と２０ｄ、又はスイッチング素子２０ｅと２０ｆが同時
にオフとなるデッドタイム期間が生じるように、さらに
は、スイッチング素子が確実にオン状態になる最小オン
パルス幅が保証されるようにゲートパルス２２ａ〜２２
ｆを生成する。

【００３６】データ伝送路７０は、双方向でデジタルデ
ータの転送が可能なものであり、例えばシステムバスの
ようなパラレル転送手段や、通信回線のようなシリアル
転送手段などが適用可能である。

【００３７】図２は、本電力変換装置の制御パルスデー
タの形式を示す図及び制御パルスデータと実際の制御パ
ルスとの関係を説明するタイムチャートである。図２
（ａ）は制御パルスデータのデータ形式を示す図、図２
（ｂ）は制御パルスデータと実際の制御パルスとの関係
を説明するタイムチャートである。

【００３８】図２（ａ）おいて、Ｔｕはパルス発生周期
開始時刻からＵ相制御パルスが変化する時刻までの時間
を示す変化時間データ、Ｃｕは値が０であればＵ相制御
パルスがハイレベルからローレベルに変化し、値が１で
あればローレベルからハイレベルに変化することを示す
変化フラグ、Ｅｕは値が１であればＴｕとＣｕとが有効
であり、値が０であればＴｕとＣｕとが無効であること
を示す有効フラグである。同様にＴｖ，Ｃｖ，ＥｖはＶ
相制御パルスに対するもので、Ｔｗ，Ｃｗ，ＥｗはＷ相
制御パルスに対するものである。

【００３９】図２（ｂ）において、パルス発生周期１で
は有効フラグＥｕ，Ｅｖ，Ｅｗがいずれも１で変化フラ
グＣｕ，Ｃｖ，Ｃｗがいずれも１なので、Ｕ相制御パル
ス，Ｖ相制御パルス，Ｗ相制御パルスはそれぞれパルス
発生周期開始時刻からＸｕ，Ｘｖ，Ｘｗ時間後にローレ
ベルからハイレベルに変化し、パルス発生周期２では有
効フラグＥｕ，Ｅｖ，Ｅｗがいずれも０なので、Ｕ相制
御パルス，Ｖ相制御パルス，Ｗ相制御パルスはいずれも
変化せず、パルス発生周期３では有効フラグＥｕ，Ｅ
ｖ，Ｅｗがいずれも１で変化フラグＣｕ，Ｃｖ，Ｃｗが
いずれも０なので、Ｕ相制御パルス，Ｖ相制御パルス，
Ｗ相制御パルスはそれぞれパルス発生周期開始時刻から
Ｙｕ，Ｙｖ，Ｙｗ時間後にハイレベルからローレベルに
変化する。

【００４０】図３は、本電力変換装置のタイマ６２の構
成を示すブロック図と動作を説明するタイムチャートで
ある。図３（ａ）がタイマ６２の構成を示すブロック
図、図３（ｂ）がタイマ６２の動作を説明するタイムチ
ャートである。

【００４１】図３（ａ）において、タイマ６２は、同期
信号６１１を受信した時にカウントを開始するカウンタ
Ａ６２２と、カウンタＡ６２２の出力端子にリセット信
号入力端子が接続され、時刻６２１を出力するカウンタ
Ｂ６２３と、カウンタＡ６２２のカウント値を設定する
レジスタ６２４で構成される。

【００４２】レジスタ６２４には、伝送回路６１が同期
信号６１１を出力する時刻からパルス発生周期開始時刻
までの時間が設定されており、カウンタＡ６２２は同期
信号６１１が入力されるとレジスタ６２４の値をプリセ
ットしてカウントダウン動作を開始する。そしてカウン
ト値が０になる、即ちレジスタ６２４に設定された時間
が経過するとリセット信号６２５をカウンタＢ６２３に
出力してカウント動作を停止する。カウンタＢ６２３は
リセット信号６２５が入力されるとカウント値を０にリ
セットしてカウントアップ動作を開始し、再度リセット
信号６２５が入力されるまでカウントを継続する。再度
リセット信号６２５が入力されるとカウント値を０にリ
セットして再びカウントアップ動作を開始する。なお、
レジスタ６２４はシステムバス６１３に接続されてお
り、端末８０からの指令によって書き込み及び読み出し
が可能である。

【００４３】図３（ｂ）のタイムチャートには、パルス
制御装置５０のタイマ５３が出力する制御周期開始信号
５３１と、パルス制御装置５０の伝送回路５４が前記制
御周期開始信号５３１をトリガとしてデータ伝送路７０
を介してパルス生成装置６０に転送する同期シンボル
と、パルス生成装置６０の伝送回路６１が同期シンボル
の受信をトリガとして出力する同期信号６１１と、パル
ス生成装置６０のタイマ６２が備えるカウンタＡ６２２
が同期信号６１１によって起動されてレジスタ６２４に
設定した時間が経過した後に出力するリセット信号６２
５とを表わしている。制御周期開始信号５３１は制御周
期の開始を示しており、またリセット信号６２５はパル
ス発生周期の開始を示しているので、制御周期とパルス
発生周期の位相差は同期シンボルの転送時間とレジスタ
６２４に設定した時間の和となる。

【００４４】図４は、本電力変換装置のパルス発生回路
６３の構成を示すブロック図である。図４において、そ
の一端が伝送回路６１の出力端子に接続されたシステム
バス６１２の他端は、伝送回路６１から転送された制御
パルスデータの各相の変化時間データ値を一時的に保持
するためのレジスタ６３８の入力端子に接続されてい
る。レジスタ６３８の出力端子には、パルス周期毎に制
御パルスデータの各相の変化時間データ値を保持するた
めのレジスタ６３２ｕ，６３２ｖ，６３２ｗの各入力端
子と、パルス発生周期毎に各相の有効フラグ値を保持す
るためのレジスタ６３３ｕ，６３３ｖ，６３３ｗの各入
力端子と、パルス発生周期毎に各相の変化フラグ値を保
持するためのレジスタ６３４ｕ，６３４ｖ，６３４ｗの
各入力端子とがそれぞれ独立の信号線により接続されて
いる（図中では１本の信号線により代表的に表記してい
る）。各レジスタ６３２ｕ，６３２ｖ，６３２ｗ，６３
３ｕ，６３３ｖ，６３３ｗ，６３４ｕ，６３４ｖ，６３
４ｗの制御端子には、タイマ６２が出力する時刻６２１
が０になったことを検出する検出回路６３９が時刻６２
１が０になったことを検出したときに出力するデータセ
ット信号６３９１が入力される。検出回路６３９には時
刻６２１が入力される。レジスタ６３２ｕ，６３２ｖ，
６３２ｗの各出力端子は、各レジスタ６３２ｕ，６３２
ｖ，６３２ｗに保持された変化時間データ値のそれぞれ
とタイマ６２が出力する時刻６２１とを比較するための
比較回路６３５ｕ，６３５ｖ，６３５ｗの一方の入力端
子にそれぞれ接続され、各比較回路６３５ｕ，６３５
ｖ，６３５ｗの他方の入力端子には時刻６２１が入力さ
れる。各比較回路６３５ｕ，６３５ｖ，６３５ｗの出力
端子はアンドゲート６３６ｕ，６３６ｖ，６３６ｗの一
方の入力端子にそれぞれ接続されている。各アンドゲー
ト６３６ｕ，６３６ｖ，６３６ｗの他方の入力端子に
は、それぞれレジスタ６３３ｕ，６３３ｖ，６３３ｗの
各出力端子が接続されている。各アンドゲート６３６
ｕ，６３６ｖ，６３６ｗの出力端子は、各相の制御パル
ス６３１ｕ，６３１ｖ，６３１ｗの状態を保持するため
のラッチ６３７ｕ，６３７ｖ，６３７ｗの制御端子に接
続されている。各ラッチ６３７ｕ，６３７ｖ，６３７ｗ
の入力端子は、各レジスタ６３４ｕ，６３４ｖ，６３４
ｗの出力端子にそれぞれ接続されている。各ラッチ６３
７ｕ，６３７ｖ，６３７ｗから制御パルス６３１ｕ，６
３１ｖ，６３１ｗがそれぞれ出力される。

【００４５】次に、パルス発生回路６３の動作を説明す
る。レジスタ６３８は、伝送回路６１から制御パルスデ
ータが転送される度にその制御パルスデータを保持し、
検出回路６３９は、時刻６２１が０になったことを検出
したとき、すなわちパルス発生周期が開始された時にデ
ータセット信号６３９１を出力し、各レジスタ６３２
ｕ，６３２ｖ，６３２ｗ，６３３ｕ，６３３ｖ，６３３
ｗ，６３４ｕ，６３４ｖ，６３４ｗは、データセット信
号６３９１が出力されるとレジスタ６３８に保持されて
いる制御パルスデータの変化時間データ値，有効フラグ
値，変化フラグ値をそれぞれ保持する。これにより、レ
ジスタ６３２ｕ，６３２ｖ，６３２ｗ，６３３ｕ，６３
３ｖ，６３３ｗ，６３４ｕ，６３４ｖ，６３４ｗは１パ
ルス発生周期前の任意の時刻に転送された制御パルスデ
ータをパルス発生周期開始時に保持することができる。

【００４６】パルス発生回路６３は、パルス発生周期開
始時にレジスタ６３２ｕ，６３３ｕ，６３４ｕのそれぞ
れに保持した制御パルスデータの変化時間データ値，有
効フラグ値，変化フラグ値に基づいて以下のようにＵ相
制御パルス６３１ｕを発生する。すなわち、レジスタ６
３２ｕに保持された変化時間データ値とタイマ６２が出
力する時刻６２１とが一致したときに比較回路６３５ｕ
の出力レベルがハイレベルとなり、かつ、レジスタ６３
３ｕの有効フラグ値も１である場合には、アンドゲート
６３６ｕの出力信号レベルがハイレベルとなり、レジス
タ６３４ｕの変化フラグ値がラッチ６３７ｕにセットさ
れる。これにより、Ｕ相制御パルス６３１ｕは、時刻６
２１が制御パルスデータで指定したパルス変化時間に達
した時に変化フラグで指定した状態（変化フラグ値が１
ならばハイレベルに、変化フラグ値が０ならばローレベ
ル）に遷移する。Ｖ相制御パルス６３１ｖ及びＷ相制御
パルス６３１ｗも同様である。

【００４７】図５は、本電力変換装置のパルス制御装置
５０とパルス生成装置６０の動作を示すタイムチャート
である。

【００４８】パルス制御装置５０は、制御周期の開始時
に同期シンボルＳをデータ伝送路７０を介してパルス生
成装置６０に送信し、パルス生成装置６０はタイマ６２
によって同期シンボルＳの受信時刻から一定時間経過後
に開始されるパルス発生周期を生成する。

【００４９】また、パルス制御装置５０は、制御周期の
開始時にＡ／Ｄ変換回路５１によって直流電源等の電圧
・電流値のサンプリング及びデジタル変換を行い
（Ａ）、演算回路５２によって制御パルスデータ（Ｄ）
を生成してデータ伝送路７０を介してパルス生成装置６
０に送信する。制御周期１で送信される制御パルスデー
タＤ１はパルス発生周期１における制御パルスに対応
し、制御周期２で送信される制御パルスデータＤ２はパ
ルス発生周期２における制御パルスに対応し、制御周期
３で送信される制御パルスデータＤ３はパルス発生周期
３における制御パルスに対応する。パルス生成装置６０
は受信した制御パルスデータをパルス発生周期開始時に
パルス発生回路６３のレジスタ６３２ｕ，６３２ｖ，６
３２ｗで制御パルスデータを更新し、制御パルス６３１
ｕ，６３１ｖ，６３１ｗを生成する。

【００５０】図６は、本電力変換装置のパルス補正回路
６４の構成を示すブロック図である。図６において、パ
ルス補正回路６４は、Ｕ相制御パルス６３１ｕからゲー
トパルス２２ａ，２２ｂを生成するＵ相パルス補正回路
６４ｕと、Ｖ相制御パルス６３１ｖからゲートパルス２
２ｃ，２２ｄを生成するＶ相パルス補正回路６４ｖと、
Ｗ相制御パルス６３１ｗからゲートパルス２２ｅ，２２
ｆを生成するＷ相パルス補正回路６４ｗとにより構成さ
れる。Ｕ相パルス補正回路６４ｕとＶ相パルス補正回路
６４ｖとＷ相パルス補正回路６４ｗは同一の構成である
ので、ここでは説明を簡略化するためにＵ相パルス補正
回路６４ｕの構成についてのみ以下に説明する。

【００５１】Ｕ相パルス補正回路６４ｕは、Ｕ相制御パ
ルス６３１ｕは、このＵ相制御パルス６３１ｕがローレ
ベルからハイレベルに変化するときにトリガ信号６４１
１を出力し、Ｕ相制御パルス６３１ｕがハイレベルから
ローレベルに変化するときにトリガ信号６４１２を出力
するパルス変化検知回路６４１に入力される。トリガ信
号６４１１は、カウンタ６４２の入力端子と、ゲートパ
ルス２２ｂの状態を保持するＲＳフリップ・フロップ６
４７のリセット端子に入力される。トリガ信号６４１２
は、このトリガ信号６４１２とカウンタ６４３が出力す
るトリガ信号６４３１の両方が入力された時にトリガ信
号６４５１を出力する順序回路６４５の一方の入力端子
に入力される。システムバス６１３は、ゲートパルス２
２ａと２２ｂとが同時にローレベル状態になるデッドタ
イムを設定するレジスタ６４８と、ゲートパルス２２ａ
がハイレベル状態である時間の最小値、即ち最小オンパ
ルス時間を設定するレジスタ６４９とに接続されてい
る。レジスタ６４８の出力端子はカウンタ６４２及び６
４４のカウント値を設定する設定端子にそれぞれ接続さ
れている。レジスタ６４９の出力端子はカウンタ６４３
のカウント値を設定する設定端子に接続されている。カ
ウンタ６４２から出力されるトリガ信号６４２１は、カ
ウンタ６４３と、ゲートパルス２２ａの状態を保持する
ＲＳフリップ・フロップ６４６のセット端子とに入力さ
れる。カウンタ６４３から出力されるトリガ信号６４３
１は順序回路６４５の他方の入力端子に入力される。順
序回路６４５から出力されるトリガ信号６４５１は、Ｒ
Ｓフリップ・フロップ６４６のリセット端子と、カウン
タ６４４とに入力される。カウンタ６４４から出力され
るトリガ信号６４４１はＲＳフリップ・フロップ６４７
のセット端子に入力される。ＲＳフリップ・フロップ６
４６及びＲＳフリップ・フロップ６４７からそれぞれゲ
ートパルス２２ａ，２２ｂが出力される。

【００５２】次に、本パルス補正回路６４の動作を説明
する。Ｕ相制御パルス６３１ｕがローレベルからハイレ
ベルに変化すると、パルス変化検知回路６４１はトリガ
信号６４１１を出力する。ＲＳフリップ・フロップ６４
７はトリガ信号６４１１によってリセットされるので、
ゲートパルス２２ｂは直ちにローレベルとなる。また、
カウンタ６４２はトリガ信号６４１１によって起動さ
れ、レジスタ６４８に設定されたデッドタイムが経過す
るとトリガ信号６４２１を出力する。そしてＲＳフリッ
プ・フロップ６４６はトリガ信号６４２１によってセッ
トされるので、ゲートパルス２２ａはゲートパルス２２
ｂがローレベルに変化してからデッドタイムが経過した
後にハイレベルとなる。

【００５３】Ｕ相制御パルス６３１ｕがハイレベルから
ローレベルに変化すると、パルス変化検知回路６４１は
トリガ信号６４１２を出力する。また、カウンタ６４３
はカウンタ６４２がトリガ信号６４２１を出力した時、
即ちゲートパルス２２ａがハイレベルに変化した時に起
動され、レジスタ６４９に設定された最小オンパルス時
間が経過するとトリガ信号６４３１を出力する。順序回
路６４５はトリガ信号６４１２とトリガ信号６４３１の
両方が入力された時、即ちゲートパルス２２ａがハイレ
ベルである時間が最小オンパルス時間以上になり、か
つ、Ｕ相制御パルス６３１ｕがローレベルである時にト
リガ信号６４５１を出力する。そしてＲＳフリップ・フ
ロップ６４６はトリガ信号６４２１によってリセットさ
れるので、ゲートパルス２２ａはローレベルとなる。ま
た、カウンタ６４４はトリガ信号６４５１によって起動
され、レジスタ６４８に設定されたデッドタイムが経過
するとトリガ信号６４４１を出力する。そしてＲＳフリ
ップ・フロップ６４７はトリガ信号６４４１によってセ
ットされるので、ゲートパルス２２ｂはゲートパルス２
２ａがローレベルに変化してからデッドタイムが経過し
た後にハイレベルとなる。

【００５４】なお、システムバス６１３を介して入力さ
れる端末８０からの指令によって、レジスタ６４８，６
４９への書き込み及び読み出しが可能である。

【００５５】図７は、本パルス補正回路６４の動作を示
すタイムチャートである。なお、ここでは説明を簡略に
するために最小オンパルス時間の補正を施さずにデッド
タイムのみを考慮した場合のゲートパルス２２ａ，２２
ｂをも示している。

【００５６】ゲートパルス２２ａと２２ｂとは、一方が
ハイレベル状態のときに他方がローレベル状態となるよ
うに生成される。そしてゲートパルス２２ａと２２ｂと
が変化するときに両パルスの伝送ずれによってスイッチ
ング素子２０ａと２０ｂとが同時にオン状態にならない
ように、ゲートパルス２２ａと２２ｂとの両方がローレ
ベル状態になるデットタイムＴｄを生成する。そしてさ
らに、デットタイム生成後のゲートパルス２２ａがハイ
レベル状態となる時間が最小オンパルス時間Ｔｓよりも
短い場合、ゲートパルス２２ａがハイレベル状態となる
時間を最小オンパルス時間Ｔｓと等しい時間まで延長す
る。このときゲートパルス２２ｂがローレベル状態とな
る時間もデットタイムを保証するために延長される。

【００５７】図８は、本発明の制御装置を電力変換装置
に適用した第２の実施の形態の構成を示すブロック図で
ある。

【００５８】この第２の実施の形態の電力変換装置は、
図１で説明した第１の実施の形態の電力変換装置と基本
的に同じであるが、第１の実施の形態では制御パルスデ
ータから制御パルスを生成した後にデッドタイムや最小
オンパルス時間の補正を施してゲートパルス２２ａ〜２
２ｆを出力しているのに対し、本実施の形態では制御パ
ルスデータにデッドタイムや最小オンパルス時間の補正
を施した後に補正後の制御パルスデータを用いてゲート
パルス２２ａ〜２２ｆを出力する。これにより、デッド
タイムや最小オンパルス時間の補正処理によって生じる
ゲートパルスの出力遅延やゲートパルス間のタイミング
のばらつきを低減できる。

【００５９】なお、図８において、図１の第１の実施の
形態の構成要素と同一の構成要素には同一の符号を付
し、その説明を省略する。

【００６０】上述した第１の実施の形態との相違に基づ
き、本実施の形態においては、パルス生成装置６０’の
パルス発生回路６５とパルス補正回路６６の位置と構成
とが異なる。パルス補正回路６６は、伝送回路６１とシ
ステムバス６１２を介して直接接続され、その出力端子
がシステムバス６６１を介してパルス発生回路６５の入
力端子に接続されている。パルス発生回路６５からゲー
トパルス２２ａ〜２２ｆが出力される。

【００６１】パルス補正回路６６は、制御パルスデータ
を受信すると、受信した制御パルスデータの変化時間デ
ータや変化フラグを変更してデッドタイムや最小オンパ
ルス時間が保証されたゲートパルス２２ａ〜２２ｆの制
御パルスデータを生成し、システムバス６６１を介して
パルス発生回路６５に送信する。

【００６２】パルス発生回路６５は、図４で説明した第
１の実施の形態のパルス発生回路６３と同様の構成で、
パルス発生回路６３がＵ相，Ｖ相，Ｗ相の３つのゲート
パルス６３１ｕ，６３１ｖ，６３１ｗを発生するのに対
し、パルス発生回路６５は上記３相の各々の正極側と負
極側のゲートパルス、即ち６つのゲートパルス２２ａ〜
２２ｆを発生する点が異なる。パルス発生回路６５はパ
ルス補正回路６６から補正された制御パルスデータを受
信すると、図４で説明した第１の実施の形態のパルス発
生回路６３と同様の原理でゲートパルス２２ａ〜２２ｆ
を発生する。

【００６３】図９は、パルス補正回路６６の構成を示す
ブロック図である。パルス補正回路６６は、Ｕ相のゲー
トパルス２２ａ，２２ｂに対する制御パルスデータを生
成するＵ相パルス補正回路６６ｕと、Ｖ相のゲートパル
ス２２ｃ，２２ｄに対する制御パルスデータを生成する
Ｖ相パルス補正回路６６ｖと、Ｗ相のゲートパルス２２
ｅ，２２ｆに対する制御パルスデータを生成するＷ相パ
ルス補正回路６６ｗと、パルス発生周期時間を記憶する
レジスタ６６９１と、ゲートパルスがハイレベル状態で
ある時間の最小値、即ち最小オンパルス時間を設定する
レジスタ６６９２と、各相の２つのゲートパルスが同時
にローレベル状態になるデッドタイムを設定するレジス
タ６６９３とから構成される。

【００６４】レジスタ６６９１，６６９２，６６９３の
各入力端子は、システムバス６１３に接続されている。
レジスタ６６９１及び６６９２の出力端子は、Ｕ相，Ｖ
相，Ｗ相の各パルス補正回路６６ｕ，６６ｖ，６６ｗ
の、最小オンパルス時間を満足するパルス変化時間の最
小値を算出する演算回路６６４ｕ等の第１及び第２の入
力端子にそれぞれ接続されている。レジスタ６６９３の
出力端子は、Ｕ相，Ｖ相，Ｗ相の各パルス補正回路６６
ｕ，６６ｖ，６６ｗの、ゲートパルス２２ａに対する制
御パルスデータにデッドタイムを加算する加算回路６６
６ｕ等の一方の入力端子と、ゲートパルス２２ｂに対す
る制御パルスデータにデッドタイムを加算する加算回路
６６７ｕ等の一方の入力端子とに接続されている。Ｕ相
パルス補正回路６６ｕとＶ相パルス補正回路６６ｖとＷ
相パルス補正回路６６ｗは同一の構成であるので、ここ
では説明を簡略化するためにＵ相パルス補正回路６６ｕ
の構成について以下に説明する。

【００６５】Ｕ相パルス補正回路６６ｕは、伝送回路６
１から受信した制御パルスデータを一時的に格納するバ
ッファ６６２ｕと、１パルス発生周期前の制御パルスデ
ータを一時的に格納するバッファ６６３ｕと、上述の演
算回路６６４ｕと、最小オンパルス時間を満足するパル
ス変化時間を選択するセレクタ６６５ｕと、上述の加算
回路６６６ｕ，６６７ｕと、バッファ６６３ｕに格納す
る制御パルスデータを選択するセレクタ６６８ｕとから
構成される。

【００６６】バッファ６６２ｕの入力端子はシステムバ
ス６１２に接続され、バッファ６６２ｕの出力端子はセ
レクタ６６５ｕの一方の入力端子に接続されている。セ
レクタ６６５ｕの出力端子は加算回路６６６ｕ，６６７
ｕのそれぞれ他方の入力端子に接続されている。加算回
路セレクタ６６６ｕ，６６７ｕの出力端子はシステムバ
ス６６１に接続されると共に、セレクタ６６８ｕの第１
及び第２の入力端子にそれぞれ接続されている。セレク
タ６６８ｕの出力端子はバッファ６６３ｕの入力端子に
接続され、バッファ６６３ｕの出力端子は演算回路６６
４ｕの第３の入力端子に接続されている。

【００６７】次に、Ｕ相パルス補正回路６６ｕの動作を
説明する。演算回路６６４ｕは、バッファ６６３ｕに格
納されている１パルス発生周期前のパルス変化時間とレ
ジスタ６６９２の最小オンパルス時間とを加算した値か
らレジスタ６６９１のパルス発生周期時間を減算した
値、即ち、次のパルス発生周期において最小オンパルス
時間を満足するためのパルス変化時間の最小値を算出し
てセレクタ６６５ｕに出力する。

【００６８】セレクタ６６５ｕは、バッファ６６３ｕの
有効フラグが０、即ち前のパルス発生周期でゲートパル
スが変化していないか、又はバッファ６６２ｕの有効フ
ラグが０、即ち次のパルス発生周期でゲートパルスが変
化していないか、又はバッファ６６２ｕのパルス変化時
間が演算回路６６４ｕの出力値以上、即ち最小オンパル
ス時間を満足する場合にバッファ６６２ｕのパルス変化
時間を選択して加算回路６６６ｕと６６７ｕに出力し、
バッファ６６３ｕ及びバッファ６６２ｕの有効フラグが
ともに１で、かつ、バッファ６６２ｕのパルス変化時間
が演算回路６６４ｕの出力値未満、即ち最小オンパルス
時間を満足しない場合にバッファ６６３ｕの出力値をパ
ルス変化時間として選択し、加算回路６６６ｕと６６７
ｕに出力する。

【００６９】加算回路６６６ｕは、バッファ６６２ｕの
変化フラグが１、即ち正極側のゲートパルス２２ａがロ
ーレベルからハイレベルに変化する場合に制御パルスデ
ータのパルス変化時間にレジスタ６６９３のデッドタイ
ムを加算してシステムバス６６１に出力し、バッファ６
６２ｕの変化フラグが０、即ち正極側のゲートパルス２
２ａがハイレベルからローレベルに変化する場合に制御
パルスデータのパルス変化時間にレジスタ６６９３のデ
ッドタイムを加算せずにバス６６１に出力する。

【００７０】加算回路６６７ｕは、バッファ６６２ｕの
変化フラグが１、即ち負極側のゲートパルス２２ｂがハ
イレベルからローレベルに変化する場合に制御パルスデ
ータのパルス変化時間にレジスタ６６９３のデッドタイ
ムを加算せずにシステムバス６６１に出力し、バッファ
６６２ｕの変化フラグが０、即ち負極側のゲートパルス
２２ａがローレベルからハイレベルに変化する場合に制
御パルスデータのパルス変化時間にレジスタ６６９３の
デッドタイムを加算してシステムバス６６１に出力す
る。

【００７１】セレクタ６６８ｕはバッファ６６２ｕの変
化フラグが１、即ち正極側のゲートパルス２２ａがハイ
レベル状態となる場合に加算回路６６６ｕが出力する正
極側のゲートパルス２２ａの制御パルスデータを選択し
てバッファ６６３ｕに出力し、バッファ６６２ｕの変化
フラグが０、即ち負極側のゲートパルス２２ｂがハイレ
ベル状態となる場合に加算回路６６７ｕが出力する負極
側のゲートパルス２２ｂの制御パルスデータを選択して
バッファ６６３ｕに出力する。

【００７２】なお、レジスタ６６９１，６６９２，６６
９３は、システムバス６１３を介して、端末８０からの
指令によって書き込み及び読み出しが可能である。

【００７３】図１０は、本発明の制御装置を電力変換装
置に適用した第３の実施の形態の構成を示すブロック図
である。図１０において、図１の第１の実施の形態の構
成要素と同一の構成要素には同一の符号を付し、その説
明を省略する。

【００７４】本電力変換装置は、図１の第１の実施の形
態のパルス制御装置５０とパルス生成装置６０とをそれ
ぞれ３系列設けた、すなわち三重化した、ものである。
パルス制御装置５０ａ，５０ｂ，５０ｃは、パルス制御
装置５０ａ，５０ｂ，５０ｃのそれぞれが発生する制御
周期開始信号５３１ａ，５３１ｂ，５３１ｃによって制
御周期毎に互いに同期して同一の処理を実行する。各パ
ルス制御装置と各パルス生成装置とはそれぞれ１つのデ
ータ伝送路によって接続されている。例えば、パルス生
成装置６０ａはパルス制御装置５０ａ，５０ｂ，５０ｃ
のそれぞれとデータ伝送路７０ａａ，７０ｂａ，７０ｃ
ａによってそれぞれ接続されている。パルス生成装置６
０ａ，６０ｂ，６０ｃは、それぞれ、パルス制御装置５
０ａ，５０ｂ，５０ｃから送信される同期シンボルの受
信時刻のうちの中間時刻に同期してパルス発生周期を生
成し、さらにパルス制御装置５０ａ，５０ｂ，５０ｃか
ら送信される制御パルスデータを比較して正常な制御パ
ルスデータを選択し、選択した制御パルスデータに基い
てゲートパルス２２ａａ〜２２ａｆ，２２ｂａ〜２２ｂ
ｆ，２２ｃａ〜２２ｃｆを生成する。そして多数決回路
９０はゲートパルス２２ａａ〜２２ａｆ，２２ｂａ〜２
２ｂｆ，２２ｃａ〜２２ｃｆから３入力多数決によって
ゲートパルス２２ａ〜２２ｆを出力する。

【００７５】図１１は、この実施の形態のパルス制御装
置５０ａの具体的構成を示すブロック図である。なお、
パルス制御装置５０ｂ，５０ｃも同様の構成である。図
１１において、センサ１１，２１，４１の出力信号線が
Ａ／Ｄ変換回路５１の入力端子にそれぞれ接続され、Ａ
／Ｄ変換回路５１の入力端子には、また、制御周期毎に
パルス制御装置５０ｂ，５０ｃとの間でタイマ５３を同
期化する同期回路５７から出力される起動信号５７１も
入力される。Ａ／Ｄ変換回路５１の出力端子は演算回路
５２の入力端子に接続され、演算回路５２の入出力ポー
トは、また、システムバス５２１及び端末８０と接続さ
れている。同期回路５７の入力端子には、制御周期開始
信号５３１ａ，５３１ｂ，５３１ｃが入力され、同期回
路５７から出力される起動信号５７１は、タイマ５３と
Ａ／Ｄ変換回路５１とに入力される。タイマ５３から出
力される制御開始信号５３１は、データ伝送路７０ａａ
を介してパルス生成装置６０ａとの間でデジタルデータ
を転送する伝送回路５４、データ伝送路７０ａｂを介し
てパルス生成装置６０ｂとの間でデジタルデータを転送
する伝送回路５５及びデータ伝送路７０ａｃを介してパ
ルス生成装置６０ｃとの間でデジタルデータを転送する
伝送回路５６、並びに他のパルス制御装置５０ｂ，５０
ｃの同期回路にそれぞれ入力される。各伝送回路５４，
５５，５６の出力端子はそれぞれデータ伝送路７０ａ
ａ，７０ａｂ，７０ｃに接続されている。

【００７６】次に、このパルス制御装置５０ａの動作を
説明する。タイマ５３は、１制御周期分のカウントが完
了すると、制御周期開始信号５３１ａをパルス制御装置
５０ｂ，５０ｃに出力し、同時に同期回路５７及び伝送
回路５４，５５，５６に出力してカウント開始待ち状態
になる。

【００７７】同期回路５７は、制御周期開始信号５３１
ａと、パルス制御装置５０ｂが出力する制御周期開始信
号５３１ｂと、パルス制御装置５０ｃが出力する制御周
期開始信号５３１ｃの３つの信号の多数決によって起動
信号５７１を発生し、Ａ／Ｄ変換回路５１とタイマ５３
とに出力する。そしてタイマ５３は起動信号５７１を受
信すると次の制御周期のカウントを開始する。

【００７８】Ａ／Ｄ変換回路５１は、図１で説明した第
１の実施の形態のＡ／Ｄ変換回路５１と同様に動作す
る。

【００７９】演算回路５２は、図１で説明した第１の実
施の形態の演算回路５２と同様に動作する。但し本実施
の形態における演算回路５２は、生成した制御パルスデ
ータや端末８０から与えられるパルス生成装置６０ａ，
６０ｂ，６０ｃへの指令をバス５２１を介して伝送回路
５４，５５，５６に送信し、伝送回路５４，５５，５６
からバス５２１を介してパルス生成装置６０ａ，６０
ｂ，６０ｃからの応答データが転送されると、転送され
た応答データを端末８０に送信する。

【００８０】伝送回路５４，５５，５６は、図１で説明
した第１の実施の形態の伝送回路５４と同様に動作す
る。伝送回路５４，５５，５６は、それぞれ制御周期開
始信号５３１ａを受信すると制御周期の開始を示す同期
シンボルを各データ伝送路７０ａａ，７０ａｂ，７０ａ
ｃを介してパルス生成装置６０ａ，６０ｂ，６０ｃに送
信する。また伝送回路５４，５５，５６は、それぞれ、
演算回路５２から転送された制御パルスデータや各パル
ス生成装置に対する指令を各データ伝送路７０ａａ，７
０ａｂ，７０ａｃを介してパルス生成装置６０ａ，６０
ｂ，６０ｃに送信する。また伝送回路５４，５５，５６
は、それぞれ、パルス生成装置６０ａ，６０ｂ，６０ｃ
からの応答データを各データ伝送路７０ａａ，７０ａ
ｂ，７０ａｃを介して受信すると、受信した応答データ
を演算回路５２に転送する。

【００８１】図１２は、本実施の形態の同期回路５７の
具体的構成を示すブロック図及び動作を説明するタイム
チャートである。図１２（ａ）が同期回路５７のブロッ
ク図であり、図１２（ｂ）が同期回路５７の動作を説明
するタイムチャートである。

【００８２】図１２（ａ）において、同期回路５７は、
ＡＮＤゲート５７２，５７３，５７４と、ＯＲゲート５
７５とにより構成される。ＡＮＤゲート５７２には制御
周期開始信号５３１ａ及び５３１ｃが入力され、ＡＮＤ
ゲート５７３には制御周期開始信号５３１ａ及び５３１
ｂが入力され、ＡＮＤゲート５７４には制御周期開始信
号５３１ｂ及び５３１ｃが入力される。各ＡＮＤゲート
５７２，５７３，５７４の出力端子は、３入力ＯＲゲー
ト５７５の各入力端子にそれぞれ接続され、ＯＲゲート
５７５の出力端子から起動信号５７１が出力される。

【００８３】次に、同期回路５７の動作を説明する。Ａ
ＮＤゲート５７２は制御周期開始信号５３１ａ及び５３
１ｃが共に論理値１になったときに論理値１を出力す
る。同様に、ＡＮＤゲート５７３は制御周期開始信号５
３１ａ及び５３１ｂが、ＡＮＤゲート５７４は制御周期
開始信号５３１ｂ及び５３１ｃが共に論理値１になった
ときに論理値１を出力する。ＯＲゲート５７５は、ＡＮ
Ｄゲート５７２，５７３，５７４の何れかの出力信号が
論理値１となったときに論理値１を、何れも論理値０の
ときに論理値０を起動信号５７１として出力する。即
ち、同期回路５７は制御周期開始信号５３１ａ，５３１
ｂ，５３１ｃの３入力の内いずれか２入力が論理値１の
ときに多数決の結果として起動信号５７１を出力する。

【００８４】図１２（ｂ）において、時刻ｔ１では同期
回路５７に入力される制御周期開始信号５３１ａ，５３
１ｂ，５３１ｃのタイミングがずれているが、同期回路
５７は多数決により入力タイミングが中間である制御周
期開始信号５３１ａに合わせて起動信号５７１を出力す
る。これはパルス制御装置５０ａ，５０ｂ，５０ｃの全
ての同期回路において同様に行われるので、全てのパル
ス制御装置は直流電源等の電圧・電流値のサンプリング
とアナログ−デジタル変換、制御パルスデータの生成、
及び全パルス生成装置への制御パルスデータと同期シン
ボルの送信を同一のタイミングで実行する。さらに、各
パルス制御装置のタイマ５３は起動信号５７１によって
次の制御周期のカウントを開始するので、タイマが正常
に動作する限り次の制御周期開始時（時刻ｔ２）に全て
のパルス制御装置は制御周期開始信号を同時に出力す
る。また、時刻ｔ３のように、いずれかのパルス制御装
置のタイマが故障して制御周期開始信号を出力できなく
なった場合でも、他の２つのパルス制御装置が出力する
制御周期開始信号によって、タイマが故障したパルス制
御装置を含む全てのパルス制御装置は起動信号５７１を
同時に出力する。

【００８５】図１３は、本実施の形態のパルス生成装置
６０ａの具体的構成を示すブロック図である。なお、パ
ルス生成装置６０ｂ，６０ｃも同様に構成されている。
パルス生成装置６０ａは、データ伝送路７０ａａを介し
てパルス制御装置５０ａとの間でデジタルデータを転送
する伝送回路６１ａと、データ伝送路７０ｂａを介して
パルス制御装置５０ｂとの間でデジタルデータを転送す
る伝送回路６１ｂと、データ伝送路７０ｃａを介してパ
ルス制御装置５０ｃとの間でデジタルデータを転送する
伝送回路６１ｃと、タイマ６２と、パルス発生回路６３
と、パルス補正回路６４と、パルス制御装置５０ａ，５
０ｂ，５０ｃから送信される同期シンボルの受信時刻の
うちの中間時刻にタイマ６２を同期させる同期回路６７
と、パルス制御装置５０ａ，５０ｂ，５０ｃから送信さ
れる制御パルスデータを比較して正常な制御パルスデー
タを選択する選択回路６８とから構成されている。

【００８６】伝送回路６１ａ，６１ｂ，６１ｃの各入力
端子には、それぞれデータ伝送路７０ａａ，７０ｂａ，
７０ｃａが接続され、伝送回路６１ａ，６１ｂ，６１ｃ
のパルス生成装置６０ａの内部側の入出力ポートはシス
テムバス６１３にそれぞれ接続されている。また伝送回
路６１ａ，６１ｂ，６１ｃは、それぞれシステムバス６
１２ａ，６１２ｂ，６１２ｃを介して選択回路６８の入
力端子に接続され、さらに、伝送回路６１ａ，６１ｂ，
６１ｃからそれぞれ出力される同期信号６１１ａ，６１
１ｂ，６１１ｃはそれぞれ同期回路６７に入力される。
選択回路６８はシステムバス６１３に接続されると同時
にシステムバス６８１を介してパルス発生回路６３に接
続されている。タイマ６２は、システムバス６１３に接
続されると共に、同期回路６７から起動信号６７１が入
力される。タイマ６２から出力される時刻６２１はパル
ス発生回路６３に入力され、パルス発生回路６３から出
力される制御パルス６３１ｕ，６３１ｖ，６３１ｗはパ
ルス補正回路６４に入力される。パルス補正回路６４は
システムバス６１３に接続されると共に、ゲートパルス
２２ａａ〜２２ａｆを出力する。

【００８７】次に、このパルス生成装置６０ａの動作を
説明する。伝送回路６１ａ，６１ｂ，６１ｃは、図１で
説明した第１の実施の形態の伝送回路６１と同様に動作
する。伝送回路６１ａ，６１ｂ，６１ｃは、それぞれ、
パルス制御装置５０ａ，５０ｂ，５０ｃから各データ伝
送路７０ａａ，７０ｂａ，７０ｃａを介して同期シンボ
ルを受信すると、同期回路６７に同期信号６１１ａ，６
１１ｂ，６１１ｃを出力する。また伝送回路６１ａ，６
１ｂ，６１ｃは、それぞれ、パルス制御装置５０ａ，５
０ｂ，５０ｃから各データ伝送路７０ａａ，７０ｂａ，
７０ｃａを介して制御パルスデータを受信すると、受信
した制御パルスデータを各システムバス６１２ａ，６１
２ｂ，６１２ｃを介して選択回路６８に転送する。また
伝送回路６１ａ，６１ｂ，６１ｃは、それぞれ、パルス
制御装置５０ａ，５０ｂ，５０ｃから各データ伝送路７
０ａａ，７０ｂａ，７０ｃａを介して端末８０からの指
令を受信すると、受信した指令をシステムバス６１３を
介してタイマ６２又はパルス補正回路６４に転送する。
また伝送回路６１ａ，６１ｂ，６１ｃは、それぞれ、タ
イマ６２又はパルス補正回路６４からの応答データや選
択回路６８からの異常検出情報をシステムバス６１３を
介して受信すると、受信した応答データを各データ伝送
路７０ａａ，７０ｂａ，７０ｃａを介して各パルス制御
装置５０ａ，５０ｂ，５０ｃに送信する。

【００８８】同期回路６７は、同期信号６１１ａ，６１
１ｂ，６１１ｃの多数決により、パルス制御装置５０
ａ，５０ｂ，５０ｃから送信される同期シンボルの受信
タイミングのうちの中間タイミングで起動信号６７１を
出力する。同期回路６７は、図１２に示したパルス制御
装置５０ａの同期回路５７と同様の構成によって実現さ
れる。

【００８９】タイマ６２は、図１で説明した第１の実施
の形態のタイマ６２と同様に動作する。但し、第１の実
施の形態ではタイマ６２に同期信号６１１が入力される
が、本実施の形態においては同期信号６１１の代りに同
期回路６７の起動信号６７１が入力される。

【００９０】パルス発生回路６３は、図１で説明した第
１の実施の形態のパルス発生回路６３と同様に動作す
る。

【００９１】パルス補正回路６４は、図１で説明した第
１の実施の形態のパルス補正回路６４と同様に動作す
る。

【００９２】図１４は、本実施の形態の選択回路６８の
構成を示すブロック図及び制御パルスデータの選択方法
を説明する表を示す。図１４（ａ）は選択回路６８のブ
ロック図であり、図１４（ｂ）は制御パルスデータの選
択方法を説明するための表である。

【００９３】図１４（ａ）において、選択回路６８は、
各伝送回路６１ａ，６１ｂ，６１ｃからそれぞれシステ
ムバス６１２ａ，６１２ｂ，６１２ｃを介して転送され
る制御パルスデータを一時的に格納するためのバッファ
６８４，６８５，６８６と、バッファ６８４，６８５，
６８６に格納された制御パルスデータを互いに比較して
正常な制御パルスデータを選択するための比較回路６８
２と、比較回路６８２が選択した制御パルスデータを出
力するためのセレクタ６８３とから構成される。

【００９４】バッファ６８４の入力端子はシステムバス
６１２ａに接続され、バッファ６８４の出力端子は比較
回路６８２及び選択回路６８３のそれぞれの入力端子に
接続されている。バッファ６８５の入力端子はシステム
バス６１２ｂに接続され、バッファ６８５の出力端子は
比較回路６８２及び選択回路６８３のそれぞれの入力端
子に接続されている。バッファ６８６の入力端子はシス
テムバス６１２ｃに接続され、バッファ６８５の出力端
子は比較回路６８２及び選択回路６８３のそれぞれの入
力端子に接続されている。比較回路６８２の出力端子
は、システムバス６１３及び選択回路６８３に接続され
ている。選択回路６８３の出力端子はシステムバス６８
１に接続されている。

【００９５】次に、この選択回路６８の動作を説明す
る。比較回路６８２は、パルス発生周期毎にバッファ６
８４，６８５，６８６に格納された制御パルスデータを
互いに比較して、正常と判断した制御パルスデータを選
択回路６８３に指示する。選択回路６８３は、比較回路
６８２に指示された制御パルスデータをシステムバス６
８１を介してパルス発生回路６３に転送する。

【００９６】比較回路６８２は、さらに、制御パルスデ
ータの比較照合によって少なくとも１つの制御パルスデ
ータが異常であると判断した場合、他の正常な制御パル
スデータを選択回路６８３に指示するとともに、制御パ
ルスデータ異常検出情報をシステムバス６１３を介して
伝送回路６１ａ，６１ｂ，６１ｃに転送する。そして伝
送回路６１ａ，６１ｂ，６１ｃは、それぞれ、制御パル
スデータ異常検出情報をパルス制御装置５０ａ，５０
ｂ，５０ｃに転送し、パルス制御装置５０ａ，５０ｂ，
５０ｃは、それぞれ、制御パルスデータ異常検出情報を
端末８０に転送する。なお、制御パルスデータ異常検出
情報は異常と判断された制御パルスデータの送信元（パ
ルス制御装置）や制御パルスデータの内容を明示するも
のである。

【００９７】図１４（ｂ）の表は、比較回路６８２にお
ける制御パルスデータの選択及び異常判定を示すもので
ある。ここで、ｄa，ｄb，ｄcはそれぞれパルス制御装
置５０ａ，５０ｂ，５０ｃから送信された制御パルスデ
ータを表わしている。

【００９８】図１４（ｂ）の表に示すように、比較回路
６８２は制御パルスデータｄaとｄb、ｄbとｄc、ｄaと
ｄcの３通りの比較を行い、２つ以上の制御パルスデー
タが正常であれば、優先順位をｄa，ｄb，ｄcとして選
択する。すなわち、３通りの比較の全てが一致すればｄ
a，ｄb，ｄcは全て正常なのでｄaを選択し、２通りの比
較で不一致となれば、不一致となった２通りの比較の両
方に含まれる制御パルスデータを異常、その他の２つの
制御パルスデータを正常と判断し、上記の優先順位に基
づいて選択する。また、１通りの比較のみで不一致とな
った場合は、変化点データの異常では起こり得ないので
比較回路に異常があると判断し、不一致となった比較に
含まれていない１つの制御パルスデータ、すなわち、正
常であると判断される制御パルスデータを選択する。

【００９９】図１５は、本実施の形態の多数決回路９０
の構成を示すブロック図及び動作を説明するタイムチャ
ートを示す。図１５（ａ）は多数決回路９０のブロック
図であり、図１５（ｂ）は動作を説明するためのタイム
チャートである。

【０１００】図１５（ａ）において、多数決回路９０は
各ゲートパルス２２ａ〜２２ｆをそれぞれ出力する多数
決回路９０ａ〜９０ｆで構成される。ここでは説明を簡
略化するために多数決回路９０ａの構成について説明す
るが、多数決回路９０ｂ〜９０ｆも同様の構成の回路で
ある。

【０１０１】多数決回路９０ａは、ＡＮＤゲート９１，
９２，９３と、ＯＲゲート９４とから構成される。ＡＮ
Ｄゲート９１の入力端子には、ゲートパルス２２ａａ及
び２２ｃａが入力され、その出力端子は３入力ＯＲ回路
９４の入力端子に接続されている。ＡＮＤゲート９２の
入力端子には、ゲートパルス２２ａａ及び２２ｂａが入
力され、その出力端子は３入力ＯＲ回路９４の入力端子
に接続されている。ＡＮＤゲート９３の入力端子には、
ゲートパルス２２ｂａ及び２２ｃａが入力され、その出
力端子は３入力ＯＲ回路９４の入力端子に接続されてい
る。

【０１０２】次に、この多数決回路９０ａの動作を説明
する。ＡＮＤゲート９１はゲートパルス２２ａａ及び２
２ｃａがともに論理値１になったときに論理値１を出力
する。同様に、ＡＮＤゲート９２はゲートパルス２２ａ
ａ及び２２ｂａが、ＡＮＤゲート９３はゲートパルス２
２ｂａ及び２２ｃａがともに論理値１になったときに論
理値１を出力する。ＯＲゲート９４は、ＡＮＤゲート９
１，９２，９３の何れかの出力信号が論理値１となった
ときに論理値１を、何れも論理値０のときに論理値０を
ゲートパルス２２ａとして出力する。

【０１０３】図１５（ｂ）において、パルス生成装置６
０ａ，６０ｂ，６０ｃの各装置における処理時間のばら
つきのためにゲートパルス２２ａａ，２２ｂａ，２２ｃ
ａに時間的ずれが生じるが、多数決回路９０でゲートパ
ルス２２ａａ，２２ｂａ，２２ｃａの多数決を取ること
により再び同期することができる。さらに、時刻ｔ３の
場合のようにパルス生成装置の１つが故障してゲートパ
ルスを出力しなくなるか、あるいは不当なタイミングで
ゲートパルスを出力しても、多数決回路９０で多数決を
取ることにより正常なゲートパルスを出力できる。

【０１０４】なお、本実施の形態においても、多重化さ
れたパルス制御装置５０ａ，５０ｂ，５０ｃが制御パル
スデータを多重化されたパルス生成装置６０ａ，６０
ｂ，６０ｃに通知していないときに、多重化されたパル
ス制御装置５０ａ，５０ｂ，５０ｃは運転指令をデータ
伝送路７０ａａ，７０ａｂ，７０ａｃ，７０ｂａ，７０
ｂｂ，７０ｂｃ，７０ｃａ，７０ｃｂ，７０ｃｃを介し
て多重化されたパルス生成装置６０ａ，６０ｂ，６０ｃ
に通知し、多重化されたパルス生成装置６０ａ，６０
ｂ，６０ｃは運転状態の情報をデータ伝送路７０ａａ，
７０ａｂ，７０ａｃ，７０ｂａ，７０ｂｂ，７０ｂｃ，
７０ｃａ，７０ｃｂ，７０ｃｃを介して多重化されたパ
ルス制御装置５０ａ，５０ｂ，５０ｃに通知する。

【０１０５】以上の説明では、三相電力変換回路の制御
装置について説明したが、単相あるいは三相以外の多相
電力変換回路の制御装置、及び電力変換装置以外の回路
装置の制御装置についても本発明を適用できることは明
らかである。

【０１０６】また、以上の説明では、パルス制御装置と
パルス発生装置をそれぞれ単一構成あるいは三重化構成
とした制御装置について述べたが、二重化あるいは四重
化以上の多重化構成とした制御装置についても本発明を
適用できることは明らかである。

【０１０７】

【発明の効果】本発明によれば、電力変換回路のスイッ
チング素子のゲートパルスを生成する制御装置におい
て、パルス制御装置とパルス生成装置との間で制御パル
スデータや情報を伝送する為に必要な信号線の数をより
少なくできると共に、制御パルス数が多くなっても制御
パルスの精度が落ちることがなく、かつ制御パルスの変
化タイミングは制御パルスデータによって決まるため、
制御パルスデータは対応するパルス発生周期の開始時刻
に間に合う範囲内に転送すればよく、パケット転送等の
一般的なデータ転送方式を用いてもゲートパルス信号の
誤差が生じない。

【図面の簡単な説明】

【図１】本発明による制御装置を電力変換装置に適用し
た第１の実施の形態の構成を示すブロック図である。

【図２】図１の電力変換装置の制御パルスデータの形式
を示す図及び制御パルスデータと実際の制御パルスとの
関係を示すタイムチャートである。

【図３】図１の電力変換装置のタイマの構成を示すブロ
ック図及びその動作を説明するためのタイムチャートで
ある。

【図４】図１の電力変換装置のパルス発生回路の具体的
構成を示すブロック図である。

【図５】図１の電力変換装置のパルス制御装置とパルス
生成装置の動作を示すタイムチャートである。

【図６】図１の電力変換装置のパルス補正回路の具体的
構成を示すブロック図である。

【図７】図６のパルス補正回路の動作を示すタイムチャ
ートである。

【図８】本発明による制御装置を電力変換装置に適用し
た第２の実施の形態の構成を示すブロック図である。

【図９】図８の電力変換装置のパルス補正回路の具体的
構成を示すブロック図である。

【図１０】本発明による制御装置を電力変換装置に適用
した第３の実施の形態の構成を示すブロック図である。

【図１１】図１０の電力変換装置のパルス制御装置の具
体的構成を示すブロック図である。

【図１２】図１０の電力変換装置の同期回路の具体的構
成を示すブロック図及びその動作を説明するためのタイ
ムチャートである。

【図１３】図１０の電力変換装置のパルス制御装置の具
体的構成を示すブロック図である。

【図１４】図１３のパルス制御装置の選択回路の具体的
構成を示すブロック図及びその比較回路の制御パルスデ
ータの選択方法を説明する表である。

【図１５】図１０の電力変換装置の多数決回路の具体的
構成を示すブロック図とその動作を示すタイムチャート
である。

【符号の説明】

５０，５０ａ，５０ｂ，５０ｃ パルス制御装置 ５２ 演算回路 ５３，６２ タイマ ５４，５５，５６，６１，６１ａ，６１ｂ，６１ｃ 伝
送回路 ５７，６７ 同期回路 ６０，６０’，６０ａ，６０ｂ，６０ｃ パルス生成装
置 ６３，６５ パルス発生回路 ６４，６６ パルス補正回路 ６８，６８３ 選択回路 ７０，７０ａａ，７０ａｂ，７０ａｃ，７０ｂａ，７０
ｂｂ，７０ｂｃ，７０ｃａ，７０ｃｂ，７０ｃｃ デー
タ伝送路 ９０ 多数決回路 ６８２ 比較回路

フロントページの続き (72)発明者 堀田 多加志 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (72)発明者 田中 誠二 茨城県日立市幸町三丁目１番１号 株式 会社 日立製作所 日立工場内 (72)発明者 上田 茂太 茨城県日立市大みか町七丁目２番１号 株式会社 日立製作所 電力・電機開発 本部内 (72)発明者 阪東 明 茨城県日立市大みか町五丁目２番１号 株式会社 日立製作所 大みか工場内 (56)参考文献 特開 昭57−138861（ＪＰ，Ａ) 特開 平８−98506（ＪＰ，Ａ) 特開 平６−233599（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 1/08 301 H02M 7/155 H02M 7/48

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 電力の変換と制御とを行なう電力変換回
   路を構成するスイッチング素子のゲートパルスを生成し
   て前記スイッチング素子のゲートに出力するパルス生成
   装置と、前記電力変換回路の電流・電圧の指令値と検出
   値とに基づいて前記ゲートパルスを制御する制御パルス
   データを生成するパルス制御装置と、前記パルス生成装
   置と前記パルス制御装置とに接続されたデータ伝送路と
   を備え、 前記パルス制御装置は、一定制御周期毎に開始信号を出
   力する基準タイマと、前記開始信号の出力毎に前記電力
   変換回路の電流・電圧の検出値を入力し、該検出値を前
   記指令値に制御すべく、前記ゲートパルスの生成を制御
   する制御パルスの２値状態の変化と変化タイミングとを
   決定し、前記２値状態の変化フラグ及び前記変化タイミ
   ングを表わす前記開始信号を基準とするパルス変化時間
   を含む制御パルスデータを生成する演算回路と、前記開
   始信号と前記制御パルスデータとを前記データ伝送路を
   介して前記パルス生成装置に送信する伝送回路とを備
   え、 前記パルス生成装置は、前記データ伝送路から前記開始
   信号と前記制御パルスデータとを受信する伝送回路と、
   該伝送回路が受信した前記開始信号に同期して動作する
   同期タイマと、前記伝送回路が受信した前記制御パルス
   データを一時的に保持し、前記同期タイマが示す時間が
   前記パルス変化時間に一致した時に、前記変化フラグに
   従って前記制御パルスの２値状態を変化させ、該制御パ
   ルスに基づいて前記ゲートパルスを生成するパルス生成
   回路とを備えてなることを特徴とする電力変換装置の 制
   御装置。
2. 【請求項２】 前記パルス生成回路は、1つの前記制御
   パルスに基づいて、前記電力変換回路を構成する各相の
   正側スイッチング素子と負側スイッチング素子の2つの
   ゲートパルスを生成するものとし、該2つのゲートパル
   スの生成にあたって前記正側スイッチング素子と前記負
   側スイッチング素子とが同時にオフとなるデッドタイム
   期間が生じるように、また、確実にオン状態になる最小
   オンパルス幅とを保証して生成することを特徴とする請
   求項1に記載の電力変換装置の制御装置。
3. 【請求項３】 前記パルス生成回路は、前記制御パルス
   データの1組の変化 フラグとパルス変化時間とに基づい
   て、前記電力変換回路を構成する各相の正側スイッチン
   グ素子と負側スイッチング素子の2つのゲートパルスを
   生成するものとし、該2つのゲートパルスの生成にあた
   って、前記正側スイッチング素子と前記負側スイッチン
   グ素子とが同時にオフとなるデッドタイム期間が生じる
   ように、また、確実にオン状態になる最小オンパルス幅
   とを保証した2つの制御パルスを生成することを特徴と
   する請求項1に記載の電力変換装置の制御装置。
4. 【請求項４】 前記パルス生成装置と前記パルス制御装
   置と前記データ伝送路がそれぞれ多重化されてなり、 多重化された前記パルス制御装置は、前記基準タイマが
   互いに同期されるとともに、それぞれ前記開始信号と前
   記制御パルスデータとを前記データ伝送路を介して多重
   化されたそれぞれの前記パルス生成装置に送信し、 多重化された前記パルス生成装置のそれぞれの前記同期
   タイマは、多重化された前記パルス制御装置からそれぞ
   れ送信される前記開始信号の中間時刻に同期して動作す
   るものとし、多重化されたパルス制御装置のパルス生成
   回路は、多重化された前記データ伝送路から受信したそ
   れぞれの前記パルス変化時間を比較照合し、予め定めら
   れた選択論理に従って1つのパルス変化時間を選択し、
   該選択されたパルス変化時間を一時的に保持し、前記同
   期タイマが示す時間が選択されたパルス変化時間に一致
   した時に、前記変化フラグに従って前記制御パルスの２
   値状態を変化させ、該制御パルスに基づいて前記ゲート
   パルスをそれぞれ生成するものとし、 多重化された前記パルス生成回路からそれぞれ出力され
   るゲートパルスを比較照合し、予め定められた選択論理
   に従って1つのゲートパルスを選択して前記スイッチン
   グ素子に出力する選択回路とを備えたことを特徴とする
   請求項1乃至3のいずれかに記載の電力変換装置の 制御装
   置。