JP3527047B2 - 半導体装置の層間絶縁膜形成方法 - Google Patents

半導体装置の層間絶縁膜形成方法

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置の層間絶
縁膜形成方法に係り、特にSOG層(spin-on-glass la
yer )を有する層間絶縁膜形成方法に関する。
【0002】
【従来の技術】半導体装置は電気的な信号を伝送させる
配線を備える。半導体装置の動作速度に影響を与える前
記配線は導電膜をパタニングすることにより形成され
る。したがって、半導体装置の動作速度を改善させるた
めには、配線の長さを最小とする多層配線技術が広く用
いられている。かつ、このような多層配線技術は半導体
装置の面積を減少させ得るので、高集積の半導体装置に
必要である。
【0003】多層配線を具現するための重要な工程中の
一つは、上部配線と下部配線との層間絶縁膜を形成する
工程である。このような層間絶縁膜は、半導体装置の構
成要素となるトランジスタのような個別素子の特性が変
化しないように低温で平坦になるべきである。かつ、前
記層間絶縁膜は、隣接する配線間の寄生容量を減少させ
るため、低い誘電定数を有する物質で形成されるべきで
ある。このような条件を満たす層間絶縁膜にはSOG層
がある。SOG層により層間絶縁膜を形成する方法は、
下部配線の形成された結果物の全面に液体状態のSOG
系物質を塗布して平坦な表面を有するSOG層を形成す
る段階と、前記SOG層を所定の温度でベーキングして
硬化させる段階とからなる。
【0004】しかしながら、前記SOG層は水分を吸収
する性質が強い。SOG層内に水分が吸収されると、酸
化膜の食刻溶液に対する湿式食刻率が増え、誘電定数も
増える。これにより、水分の吸収されたSOG層をパタ
ニングして下部配線の所定領域を露出させるコンタクト
ホールを形成した後、前記露出された下部配線の表面に
形成された自然酸化膜を取り除くために湿式食刻工程を
施すとき、前記パタニングされたSOG層も食刻されて
コンタクトホールの大きさが増える問題がある。かつ、
水分の吸収されたSOG層は誘電定数が高いため、隣接
する配線間の寄生容量を増やして半導体素子の動作速度
を遅くする。
【0005】上述した問題を解決するため、SOG層を
800℃以上の高温で熱処理してSOG層内の水分を取
り除く方法がある。しかしながら、SOG層を800℃
以上の高温で熱処理する場合、SOG層の下部に形成さ
れたトランジスタの特性が変化する。これは、ソース/
ドレイン領域及びチャンネル領域の不純物が再拡散して
チャンネルの長さが短くなり、かつ、チャンネル領域の
不純物の濃度が変化するからである。
【0006】
【発明が解決しようとする課題】したがって、本発明の
目的は優れる平坦度を保持しながら、トランジスタの特
性に影響を与えず、水分を吸収する性質が抑制できるS
OG層を備える層間絶縁膜形成方法を提供することにあ
る。
【0007】
【課題を解決するための手段】前記目的を達成するため
に本発明は、所定のパターンが形成された半導体基板の
全面にSOG層を形成する段階と、前記SOG層を40
0〜750℃の温度でベーキング処理する段階と、前記
ベーキング処理されたSOG層の上に吸湿防止層を形成
する段階と、前記吸湿防止層が形成された結果物を55
0〜750℃の温度でアニーリングする段階と、を含
み、前記吸湿防止層を形成する段階は、前記SOG層の
上にCVD法によりシリコン酸化膜を形成する段階を
むことを特徴とする半導体装置の層間絶縁膜形成方法を
提供する。
【0008】望ましくは、前記SOG層は、シリケー
ト、シロキサンまたはヒドロゲンシルセスキオキサンで
形成される。かつ、望ましくは、前記SOG層を形成す
る段階後、前記SOG層を硬化させる段階をさらに含む
ことを特徴とする。さらに望ましくは、前記SOG層を
硬化させる段階は前記SOG層に対してO2 プラズマ処
理を行う。または、前記SOG層を硬化させる段階は前
記SOG層に対してイオン注入を行うこともできる。前
記イオン注入段階はArイオンを注入することができ
る。
【0009】望ましくは、前記CVD方法としては、
ラズマ励起CVD、大気圧CVDまたは減圧CVD法
用いることができる。かつ、望ましくは、前記SOG層
を形成する段階前、CVD法により酸化膜を形成する段
階をさらに含む。本発明によれば、半導体装置の層間絶
縁膜として用いられるSOG層の吸湿性を顕著に減少さ
せ得る。
【0010】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態を詳しく説明する。
【0011】
【実施例】図1及び図2を参照して本発明による層間絶
縁膜形成方法を説明すると、次の通りである。図1を参
照すれば、半導体基板10の上に所定のパターン20を
形成し、前記所定のパターン20の形成された結果物の
全面に層間絶縁膜としてSOG層30を形成する。前記
所定のパターン20は、例えば下部配線、トランジスタ
またはキャパシタである。層間絶縁膜として用いられた
前記SOG層30はクラック抵抗が比較的優れる物質で
形成される。具体的には、前記SOG層30は液状のS
OG物質をウェーハの表面上に塗布した後、ウェーハを
所定の速度で回転させることにより形成される。前記S
OG層の形成に用いられるSOG物質としては、有機ま
たは無機SOG系物質が用いられる。例えば、シリケー
ト、シロキサンまたはヒドロゲンシルセスキオキサンが
用いられる。
【0012】必要に応じては、前記SOG層30を形成
する前に、前記所定のパターン20の形成された結果物
の全面にCVD( Chemical Vapor Deposition )法によ
る酸化膜(たとえばシリコン酸化膜)(図示せず)を形
成すこともできる。
【0013】かつ、前記SOG層30におけるクラック
の発生を防止し、絶縁強度を向上させるため、前記SO
G層30を形成した後、前記SOG層30を硬化させ
る。前記SOG層30を硬化させるため、O2 プラズマ
処理工程又はイオン注入工程が行われる。このイオン注
入工程に用いられるイオンとしては、アルゴン(Ar)
がある。その後、前記SOG層30を400〜750℃
の温度、例えば400℃の温度で約30分間ベーキング
処理を行う。
【0014】図2を参照すれば、前記ベーキング処理さ
れたSOG層30の上に吸湿防止層40、例えばシリコ
ン酸化膜を形成する。前記吸湿防止層40は大気中の水
分が前記SOG層30の内部に浸透することを防止して
前記SOG層30を安定化及び高密度化(densificatio
n )させるためのものである。このような吸湿防止層4
0は約200〜750℃の温度でCVD法、例えばプラ
ズマ励起CVD、大気圧CVDまたは減圧CVD法で形
成される。
【0015】その後、前記SOG層をさらに高密度とす
るため、前記結果物に対して550〜750℃、望まし
くは、700℃の温度で30分間アニーリングを行う。
前記吸湿防止層40を約600℃以上の温度で形成する
場合は、このようなアニーリング工程は省くこともでき
る。このように形成されたSOG層30及び吸湿防止層
40は本発明による層間絶縁膜を構成する。
【0016】[評価例]本発明による層間絶縁膜形成方
法の効果を評価するため、SOG層を構成する物質とし
て無機SOG系物質、例えばヒドロゲンシルセスキオキ
サンを用いて基板上にSOG層を形成した後、ベーキン
グ処理してサンプルを製造した。このように得られたサ
ンプルに対してSOG層を様々な方法で処理した後、5
日間大気中に放置する。その後、IRスペクトルを用い
てSOG層に含有された物質の吸光度をFTIR(Four
ier Transform Infrared)で分析した。
【0017】図3はFTIR分析の結果を示す。図3に
おいて、(a)は前記サンプルに対して700℃の温度
で30分間アニーリングを施した後、O2 プラズマ処理
によりSOG層の上に吸湿防止層を形成した場合、
(b)は前記サンプルに対して700℃の温度で30分
間アニーリングを施した後、プラズマ励起CVD処理に
よりSOG層の上に吸湿防止層を形成した場合、(c)
は前記サンプルに対してプラズマ励起CVD処理により
SOG層の上に吸湿防止層を形成した後、700℃の温
度で30分間アニーリングを施した場合の結果を示す。
【0018】かつ、比較のために、(d)は前記サンプ
ルに対して700℃の温度で30分間アニーリングのみ
を行い、吸湿防止層は形成しない場合、(e)は前記サ
ンプルに対してO2 プラズマ処理の代わりにO3 −TE
OS処理を行った場合、(f)はNH3 プラズマ処理し
た後、700℃の温度で30分間アニーリングを施した
場合、(g)は700℃の温度で30分間アニーリング
を施した後、NH3 プラズマ処理を行った場合の結果を
それぞれ示す。
【0019】図3において、3600cm-1付近及び94
0cm-1付近の波数領域に形成されたピークはSi−OH
の検出を示し、3100〜3600cm-1付近の波数領域
に広く現れるピークはSOG層内に吸湿されたH2 Oの
存在を示し、870cm-1付近の波数領域に形成されたピ
ークはSi−Oの検出を示す。
【0020】図3から、本発明に応じてヒドロゲンシル
セスキオキサン膜の上に吸湿防止層を形成した場合に
は、吸湿性が減少することがわかる。特に、プラズマ励
起CVDによる工程で吸湿防止層を形成した後、700
℃の温度で30分間アニーリングを施した場合(c)に
は、3200〜3500cm-1付近の波数領域及び940
cm-1付近の波数領域でSi−OHピークが形成されない
ということから、ヒドロゲンシルセスキオキサン膜の上
にプラズマ励起CVD工程による薄膜を形成する場合に
最も優れる耐湿性を示すということがわかる。
【0021】
【発明の効果】上述したように、本発明の方法によれ
ば、半導体装置で配線層間絶縁膜として用いられるSO
G層の上に吸湿防止層を形成することにより、比較的低
温の熱処理によりSOG層における吸湿性を顕著に減少
させ得る。
【0022】以上、本発明の具体的な実施例を説明した
が、本発明は前記実施例に限るものでなく、本発明の技
術的な思想の範囲内で当分野における通常の知識を持つ
者により様々な変形が可能である。
【図面の簡単な説明】
【図1】 本発明による層間絶縁膜形成方法を説明する
ための断面図である。
【図2】 本発明による層間絶縁膜形成方法を説明する
ための断面図である。
【図3】 本発明による層間絶縁膜形成方法の効果を示
すFTIR分析の結果を示すグラフである。
【符号の説明】
10…半導体基板、 20…パターン、 30…SOG層、 40…吸湿防止層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 具 珠 善 大韓民国京畿道龍仁市器興邑農書里山24 番地 (56)参考文献 特開 平5−55387(JP,A) 特開 平7−240460(JP,A) 特開 平4−218947(JP,A) 特開 平2−26055(JP,A) 特開 平2−230735(JP,A) 特開 昭64−64340(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/768 H01L 21/314

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項1】 所定のパターンが形成された半導体基板
    の全面にSOG層を形成する段階と、 前記SOG層を400〜750℃の温度でベーキング処
    理する段階と、 前記ベーキング処理されたSOG層の上に吸湿防止層を
    形成する段階と、 前記吸湿防止層が形成された結果物を550〜750℃
    の温度でアニーリングする段階と、を含み、 前記吸湿防止層を形成する段階は、前記SOG層の上に
    CVD法によりシリコン酸化膜を形成する段階を含む
    とを特徴とする半導体装置の層間絶縁膜形成方法。
  2. 【請求項2】 前記SOG層は、シリケート、シロキサ
    ンまたはヒドロゲンシルセスキオキサン(hydrogen sil
    sesquioxane )で形成されることを特徴とする請求項1
    に記載の半導体装置の層間絶縁膜形成方法。
  3. 【請求項3】 前記SOG層を形成する段階後、前記S
    OG層を硬化させる段階をさらに含むことを特徴とする
    請求項1に記載の半導体装置の層間絶縁膜形成方法。
  4. 【請求項4】 前記SOG層を硬化させる段階は前記S
    OG層に対してO2プラズマ処理を行うことを特徴とす
    る請求項3に記載の半導体装置の層間絶縁膜形成方法。
  5. 【請求項5】 前記SOG層を硬化させる段階は前記S
    OG層に対してイオン注入を行うことを特徴とする請求
    項3に記載の半導体装置の層間絶縁膜形成方法。
  6. 【請求項6】 前記イオン注入段階はArイオンを注入
    することを特徴とする請求項5に記載の半導体装置の層
    間絶縁膜形成方法。
  7. 【請求項7】 前記CVD法は、プラズマ励起CVD、
    大気圧CVDまたは減圧CVD法であることを特徴とす
    る請求項1に記載の半導体装置の層間絶縁膜形成方法。
  8. 【請求項8】 前記SOG層を形成する段階前、CVD
    法によりシリコン酸化膜を形成する段階をさらに含むこ
    とを特徴とする請求項1に記載の半導体装置の層間絶縁
    膜形成方法。
  9. 【請求項9】 所定のパターンが形成された半導体基板
    の全面にヒドロゲンシルセスキオキサン層を形成する段
    階と、 前記ヒドロゲンシルセスキオキサン層を400〜750
    ℃の温度でベーキング処理する段階と、 前記ベーキング処理されたヒドロゲンシルセスキオキサ
    ン層の上にCVD法によりシリコン酸化膜を形成する段
    階と、 前記シリコン酸化膜が形成された結果物を550〜75
    0℃の温度でアニーリングする段階とを含むことを特徴
    とする 半導体装置の層間絶縁膜形成方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3015717B2 (ja) * 1994-09-14 2000-03-06 三洋電機株式会社 半導体装置の製造方法および半導体装置
US6268657B1 (en) 1995-09-14 2001-07-31 Sanyo Electric Co., Ltd. Semiconductor devices and an insulating layer with an impurity
US6825132B1 (en) 1996-02-29 2004-11-30 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device including an insulation film on a conductive layer
KR100383498B1 (ko) 1996-08-30 2003-08-19 산요 덴키 가부시키가이샤 반도체 장치 제조방법
US6288438B1 (en) 1996-09-06 2001-09-11 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
JP3015767B2 (ja) * 1996-12-25 2000-03-06 三洋電機株式会社 半導体装置の製造方法及び半導体装置
JP2975934B2 (ja) 1997-09-26 1999-11-10 三洋電機株式会社 半導体装置の製造方法及び半導体装置
US6690084B1 (en) 1997-09-26 2004-02-10 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
US6794283B2 (en) 1998-05-29 2004-09-21 Sanyo Electric Co., Ltd. Semiconductor device and fabrication method thereof
US6255232B1 (en) * 1999-02-11 2001-07-03 Taiwan Semiconductor Manufacturing Company Method for forming low dielectric constant spin-on-polymer (SOP) dielectric layer
JP3125781B2 (ja) 1999-03-03 2001-01-22 ヤマハ株式会社 半導体装置の製法
JP2000286254A (ja) 1999-03-31 2000-10-13 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6287987B1 (en) * 1999-04-30 2001-09-11 Lsi Logic Corporation Method and apparatus for deposition of porous silica dielectrics
US6184123B1 (en) * 1999-08-02 2001-02-06 Taiwan Semiconductor Manufacturing Company Method to prevent delamination of spin-on-glass and plasma nitride layers using ion implantation
US6465365B1 (en) * 2000-04-07 2002-10-15 Koninklijke Philips Electronics N.V. Method of improving adhesion of cap oxide to nanoporous silica for integrated circuit fabrication
KR20030005784A (ko) * 2001-07-10 2003-01-23 주식회사 하이닉스반도체 반도체소자의 금속막간 유전체막 형성방법
US6917110B2 (en) 2001-12-07 2005-07-12 Sanyo Electric Co., Ltd. Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer
CN100582188C (zh) * 2003-08-01 2010-01-20 道康宁公司 聚硅氧烷基电介质涂层和膜在光致电压中的应用
JP4172515B2 (ja) * 2006-10-18 2008-10-29 ソニー株式会社 発光素子の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5270259A (en) * 1988-06-21 1993-12-14 Hitachi, Ltd. Method for fabricating an insulating film from a silicone resin using O.sub.
US5003062A (en) * 1990-04-19 1991-03-26 Taiwan Semiconductor Manufacturing Co. Semiconductor planarization process for submicron devices
CA2026605C (en) * 1990-10-01 2001-07-17 Luc Ouellet Multi-level interconnection cmos devices including sog
US5290399A (en) * 1991-02-05 1994-03-01 Advanced Micro Devices, Inc. Surface planarizing methods for integrated circuit devices
JP2538722B2 (ja) * 1991-06-20 1996-10-02 株式会社半導体プロセス研究所 半導体装置の製造方法
US5376590A (en) * 1992-01-20 1994-12-27 Nippon Telegraph And Telephone Corporation Semiconductor device and method of fabricating the same
US5192697A (en) * 1992-01-27 1993-03-09 Chartered Semiconductor Manufacturing Pte Ltd. SOG curing by ion implantation
US5432073A (en) * 1993-09-27 1995-07-11 United Microelectronics Corporation Method for metal deposition without poison via
JP2751820B2 (ja) * 1994-02-28 1998-05-18 日本電気株式会社 半導体装置の製造方法
US5429990A (en) * 1994-04-08 1995-07-04 United Microelectronics Corporation Spin-on-glass planarization process with ion implantation
US5496776A (en) * 1995-04-27 1996-03-05 United Microelectronics Corporation Spin-on-glass planarization process with ion implantation
US5663108A (en) * 1996-06-13 1997-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Optimized metal pillar via process

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