KR20030005784A - 반도체소자의 금속막간 유전체막 형성방법 - Google Patents

반도체소자의 금속막간 유전체막 형성방법 Download PDF

Info

Publication number
KR20030005784A
KR20030005784A KR1020010041236A KR20010041236A KR20030005784A KR 20030005784 A KR20030005784 A KR 20030005784A KR 1020010041236 A KR1020010041236 A KR 1020010041236A KR 20010041236 A KR20010041236 A KR 20010041236A KR 20030005784 A KR20030005784 A KR 20030005784A
Authority
KR
South Korea
Prior art keywords
chamber
dielectric film
seconds
resultant
semiconductor device
Prior art date
Application number
KR1020010041236A
Other languages
English (en)
Inventor
김명수
길명군
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010041236A priority Critical patent/KR20030005784A/ko
Publication of KR20030005784A publication Critical patent/KR20030005784A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체소자의 금속막간 유전체막 형성방법에 관한 것으로, 특히 금속배선과 금속배선 사이에 유전체로 SOG 물질을 코팅방법 또는 디포지션 방법으로 증착한 후, 결과물을 O2가스를 이용한 트리트먼트 처리함으로써, 상기 SOG 물질 증착 시, 생성되는 기생 SiOx를 제거하여 반도체소자의 특성, 신뢰성을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술로 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.

Description

반도체소자의 금속막간 유전체막 형성방법{Method for forming the inter metal dielectric of semiconductor device}
본 발명은 반도체소자의 금속막간 유전체막 형성방법에 관한 것으로, 보다 상세하게는 금속배선과 금속배선 사이에 유전체로 SOG 물질을 코팅방법 또는 디포지션 방법으로 증착한 후, 결과물을 O2가스를 이용한 트리트먼트 처리함으로써, 상기 SOG 물질 증착 시, 생성되는 기생 SiOx를 제거하여 반도체소자의 특성, 신뢰성을 향상시키도록 하는 반도체소자의 금속막간 유전체막 형성방법에 관한 것이다.
일반적으로 반도체소자 제조 공정에서 금속배선과 금속배선들 사이에 스핀 온 글래스(Spin On Glass : 이하 "SOG" 라함)를 사용하여 코팅(coating) 방법 또는 디포지션(deposition) 방법으로 유전체막을 형성한다.
도 1은 종래 반도체소자의 금속막간 유전체막 형성방법에 의해 형성된 유전체막의 문제점을 설명하기 위해 나타낸 단면도이다.
도 1에 도시된 바와 같이, 소정의 하부구조를 가지고 있는 반도체기판 상에 SOG 물질을 코팅 방법 또는 디포지션 방법으로 증착하여 유전체막을 형성한다.
이때, 상기 유전체막을 형성한 후, 후속 공정이 지연될 경우, 상기 유전체막의 구성물질로 SOG 물질의 주분자 구조인 Si와 O의 결합에 의해 대기 중의 산소 또는 유전체막 표면 상에서 자발적으로 화학반응이 일어나 상기 유전체막 상부에 또다른 기생 SiOx물질(A)을 생성하였다.
그래서, 상기 기생 SiOx물질을 제거하기 위해 순수 물을 높은 압력 상태에서 분사하며 웨이퍼를 회전시키면서 스크러빙(scrubbing) 공정을 실시하였다.
그런데, 상기 SOG 물질의 기본 화학 구조인 Si-O 결합은 대기 중의 수분과도 쉽게 반응하는 높은 수분 흡수율 때문에 상기 유전체막 내에 수분을 흡수하게 되어, 상기 SOG 물질의 유전율이 증가되는 문제점이 있었다.
그 결과, 상기 유전체막이 유전체로써의 성능이 극히 감소하게 되는 문제점이 있었을 뿐만 아니라, 상기 흡수된 수분이 금속배선으로 이동되어 금속배선을 부식시켜 반도체소자의 특성 및 수율을 저하 시키는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 반도체소자 제조방법에 있어서, 금속배선과 금속배선 사이에 유전체로 SOG 물질을 코팅방법 또는 디포지션 방법으로 증착한 후, 결과물을 O2가스를 이용한 트리트먼트 처리하여, 상기 SOG 물질 증착 시, 생성되는 기생 SiOx를 제거함으로써 반도체소자의 특성, 신뢰성을 향상시키도록 하는 것이 목적이다.
도 1은 종래 반도체소자의 금속막간 유전체막 형성방법에 의해 형성된 유전체막의 문제점을 설명하기 위해 나타낸 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체소자의 금속막간 유전체막 형성방법에 의해 형성된 유전체막 상부를 나타낸 단면도이다.
상기 목적을 달성하기 위하여, 본 발명은 반도체소자 제조방법에 있어서, 소정의 하부구조를 가지고 있는 반도체기판 상에 SOG 물질을 이용하여 코팅 또는 디포지션 방법으로 유전체막을 형성한 후, 베이킹 공정을 진행하여 용매를 제거하는 단계와; 상기 결과물을 챔버 내에서 O2가스 트리트먼트 처리를 하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 유전체막 형성방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
본 발명의 제1실시예에 의하면, 금속배선이 형성된 반도체기판 상에 저유전체인 하이드로겐 실세스퀴옥산을 코팅 또는 디포지션 방법으로 유전체막을 5000Å증착한 후, 약 120℃에서 30초 동안 베이킹(baking)을 실시하여 용매를 제거한다.
이때, 상기 유전체막을 형성한 후, 후속 공정이 지연될 경우, 상기 유전체막의 구성물질로 SOG 물질의 주분자 구조인 Si와 O의 결합에 의해 대기 중의 산소 또는 유전체막 표면 상에서 자발적으로 화학반응이 일어나 상기 유전체막 상부에 또다른 기생 SiOx물질을 생성한다.
그 후, 상기 결과물의 SOG물질을 큐어링(curing)하기 위해 제1챔버로 이동하여 약 250℃의 온도에서 30초 동안 베이킹(baking) 공정을 진행한다.
그리고, 상기 결과물을 02가스의 유입 또는 제어를 할 수 있는 제2챔버로 이동시켜 약 40초간 제2챔버의 안정화 시간을 유지한 후, 헬륨 또는 아르곤 가스와 02가스의 혼합가스를 웨이퍼 위에 분사한다.
이때, 상기 제2챔버의 온도는 150℃를 유지하며, 분사되는 혼합가스의 양은 2~6sccm 정도로 약 5초동안 제2챔버 내에 유입 시킴으로써, 상기 기생 SiOx물질을 제거한다.
본 발명의 제2실시예에 의하면, 금속배선이 형성된 반도체기판 상에 저유전체인 하이드로겐 실세스퀴옥산을 코팅 또는 디포지션 방법으로 유전체막을 10000Å 증착한 후, 약 150℃에서 40초 동안 베이킹(baking)을 실시하여 용매를 제거한다.
이때, 상기 유전체막을 형성한 후, 후속 공정이 지연될 경우, 상기 유전체막의 구성물질로 SOG 물질의 주분자 구조인 Si와 O의 결합에 의해 대기 중의 산소 또는 유전체막 표면 상에서 자발적으로 화학반응이 일어나 상기 유전체막 상부에 또다른 기생 SiOx물질을 생성한다.
그 후, 상기 결과물의 SOG물질을 큐어링(curing)하기 위해 제1챔버로 이동하여 약 350℃의 온도에서 60초 동안 베이킹(baking) 공정을 진행한다.
그리고, 상기 결과물을 02가스의 유입 또는 제어를 할 수 있는 제2챔버로 이동시켜 약 30초간 제2챔버의 안정화 시간을 유지한 후, 헬륨 또는 아르곤 가스와 02가스의 혼합가스를 웨이퍼 위에 분사한다.
이때, 상기 제2챔버의 온도는 250℃를 유지하며, 분사되는 혼합가스의 양은 2~6sccm 정도로 약 7초동안 제2챔버 내에 유입 시킴으로써, 상기 기생 SiOx물질을 제거한다.
본 발명의 제3실시예에 의하면, 금속배선이 형성된 반도체기판 상에 저유전체인 하이드로겐 실세스퀴옥산을 코팅 또는 디포지션 방법으로 유전체막을 30000Å 증착한 후, 약 150℃에서 60초 동안 베이킹(baking)을 실시하여 용매를 제거한다.
이때, 상기 유전체막을 형성한 후, 후속 공정이 지연될 경우, 상기 유전체막의 구성물질로 SOG 물질의 주분자 구조인 Si와 O의 결합에 의해 대기 중의 산소 또는 유전체막 표면 상에서 자발적으로 화학반응이 일어나 상기 유전체막 상부에 또다른 기생 SiOx물질을 생성한다.
그 후, 상기 결과물의 SOG물질을 큐어링(curing)하기 위해 제1챔버로 이동하여 약 350℃의 온도에서 90초 동안 베이킹(baking) 공정을 진행한다.
그리고, 상기 기생 SiOx물질이 생성된 결과물 상부에 약 3Mpa의 압력을 이용하여 순수 물을 10초동안 분사하여 웨이퍼를 회전시키면서 스크러빙 공정을 실시한다.
이어서, 상기 결과물을 02가스의 유입 또는 제어를 할 수 있는 제2챔버로 이동시켜 약 30초간 제2챔버의 안정화 시간을 유지한 후, 헬륨 또는 아르곤 가스와 02가스의 혼합가스를 웨이퍼 위에 분사한다.
이때, 상기 제2챔버의 온도는 180℃를 유지하며, 분사되는 혼합가스의 양은 2~6sccm 정도로 약 8초동안 제2챔버 내에 유입 시킴으로써, 상기 기생 SiOx물질을 제거한다.
본 발명의 제4실시예에 의하면, 금속배선이 형성된 반도체기판 상에 저유전체인 하이드로겐 실세스퀴옥산을 코팅 또는 디포지션 방법으로 유전체막을 30000Å 증착한 후, 약 150℃에서 60초 동안 베이킹(baking)을 실시하여 용매를 제거한다.
이때, 상기 유전체막을 형성한 후, 후속 공정이 지연될 경우, 상기 유전체막의 구성물질로 SOG 물질의 주분자 구조인 Si와 O의 결합에 의해 대기 중의 산소 또는 유전체막 표면 상에서 자발적으로 화학반응이 일어나 상기 유전체막 상부에 또다른 기생 SiOx물질을 생성한다.
그 후, 상기 결과물의 SOG물질을 큐어링(curing)하기 위해 제1챔버로 이동하여 약 350℃의 온도에서 90초 동안 베이킹(baking) 공정을 진행한다.
그리고, 상기 기생 SiOx물질이 생성된 결과물 상부에 약 5Mpa의 압력을 이용하여 순수 물을 12초동안 분사하여 웨이퍼를 1500RPM속도로 회전시키면서 스크러빙 공정을 실시한다.
이어서, 상기 결과물을 02가스의 유입 또는 제어를 할 수 있는 제2챔버로 이동시켜 약 30초간 제2챔버의 안정화 시간을 유지한 후, 헬륨 또는 아르곤 가스와 02가스의 혼합가스를 웨이퍼 위에 분사한다.
이때, 상기 제2챔버의 온도는 200℃를 유지하며, 분사되는 혼합가스의 양은 2~6sccm 정도로 약 8초동안 제2챔버 내에 유입 시킴으로써, 상기 기생 SiOx물질을 제거한다.
본 발명의 제5실시예에 의하면, 금속배선이 형성된 반도체기판 상에 저유전체인 하이드로겐 실세스퀴옥산을 코팅 또는 디포지션 방법으로 유전체막을 30000Å 증착한 후, 약 150℃에서 60초 동안 베이킹(baking)을 실시하여 용매를 제거한다.
이때, 상기 유전체막을 형성한 후, 후속 공정이 지연될 경우, 상기 유전체막의 구성물질로 SOG 물질의 주분자 구조인 Si와 O의 결합에 의해 대기 중의 산소 또는 유전체막 표면 상에서 자발적으로 화학반응이 일어나 상기 유전체막 상부에 또다른 기생 SiOx물질을 생성한다.
그 후, 상기 결과물의 SOG물질을 큐어링(curing)하기 위해 제1챔버로 이동하여 약 350℃의 온도에서 90초 동안 베이킹(baking) 공정을 진행한다.
그리고, 상기 기생 SiOx물질이 생성된 결과물 상부에 약 3Mpa의 압력을 이용하여 23~100℃의 순수 물을 10초동안 분사하여 웨이퍼를 회전시키면서 스크러빙 공정을 실시한다.
이어서, 상기 결과물을 02가스의 유입 또는 제어를 할 수 있는 제2챔버로 이동시켜 약 30초간 제2챔버의 안정화 시간을 유지한 후, 헬륨 또는 아르곤 가스와 02가스의 혼합가스를 웨이퍼 위에 분사한다.
이때, 상기 제2챔버의 온도는 200℃를 유지하며, 분사되는 혼합가스의 양은 2~6sccm 정도로 약 8초동안 제2챔버 내에 유입 시킴으로써, 상기 기생 SiOx물질을 제거한다.
도 2는 본 발명의 실시예들에 따른 반도체소자의 금속막간 유전체막 형성방법에 의해 형성된 유전체막 상부를 나타낸 단면도이다.
도 2에 도시된 바와 같이, 상기 실시예들처럼 유전체막을 형성한 후, 후속 공정이 지연될 경우, 상기 유전체막의 구성물질로 SOG 물질의 주분자 구조인 Si와 O의 결합에 의해 대기 중의 산소 또는 유전체막의 표면 상에서 자발적으로 화학반응이 일어나 상기 유전체막 상부에 생성된 또다른 기생 SiOx물질을 반도체소자의 특성에 영향을 미치지 않고 제거하는 것이 가능하다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 금속막간 유전체막 형성방법을 이용하게 되면, 반도체소자 제조방법에 있어서, 금속배선과 금속배선 사이에 유전체로 SOG 물질을 코팅방법 또는 디포지션 방법으로 증착한 후, 결과물을 O2가스를 이용한 트리트먼트 처리함으로써, 상기 SOG 물질 증착 시, 생성되는 기생 SiOx를 제거하여 반도체소자의 특성, 신뢰성을 향상시킬 수 있는 매우 유용하고 효과적인 발명이다.

Claims (13)

  1. 소정의 하부구조를 가지고 있는 반도체기판 상에 SOG 물질을 이용하여 유전체막을 형성한 후, 베이킹 공정을 진행하여 용매를 제거하는 단계와;
    상기 결과물을 제1챔버로 이동하여 베이킹 공정을 진행하여 상기 SOG 물질을 큐어링하는 단계와;
    상기 결과물을 제2챔버로 이동하여 O2가스 트리트먼트 처리를 하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 유전체막 형성방법.
  2. 제 1항에 있어서, 상기 유전체막은 3000~30000Å의 두께로 증착하는 것을 특징으로 하는 반도체소자의 유전체막 형성방법.
  3. 제 1항에 있어서, 상기 베이킹 공정은 90~180℃의 온도에서 30~300초 동안 진행하는 것을 특징으로 하는 반도체소자의 유전체막 형성방법.
  4. 제 1항에 있어서, 상기 제1챔버 내에서 베이킹 공정은 150~350℃의 온도에서30~300초 동안 진행하는 것을 특징으로 하는 반도체소자의 유전체막 형성방법.
  5. 제 1항에 있어서, 상기 유전체막은 SOG 물질을 이용하여 코팅방법 또는 디포지션 방법으로 형성하는 것을 특징으로 하는 반도체소자의 유전체막 형성방법.
  6. 제 1항에 있어서, 상기 O2가스 트리트먼트는 기생 SiOx를 제거하기 위한 특정챔버 내에서 23~250℃로 10~500초 동안 진행하는 것을 특징으로 하는 반도체소자의 유전체막 형성방법.
  7. 제 1항에 있어서, 상기 O2가스 트리트먼트는 O2가스에 헬륨과 질소 또는 아르곤 중 적어도 어느 하나 이상의 가스를 혼합한 혼합가스를 사용하는 것을 특징으로 하는 반도체소자의 유전체막 형성방법.
  8. 제 1항 또는 7항에 있어서, 상기 O2가스 트리트먼트는 제2챔버 내에 1~300mTorr의 압력으로 1~100sccm 정도의 혼합가스를 유입하여 3~30초 동안 진행하는 것을 특징으로 하는 반도체소자의 유전체막 형성방법.
  9. 제 1항에 있어서, 상기 제1챔버의 공정과 제2챔버의 공정을 하나의 챔버 내에서 진행하는 것을 특징으로 하는 반도체소자의 유전체막 형성방법.
  10. 소정의 하부구조를 가지고 있는 반도체기판 상에 SOG 물질을 이용하여 유전체막을 형성한 후, 베이킹 공정을 진행하여 용매를 제거하는 단계와;
    상기 결과물을 제1챔버로 이동하여 베이킹 공정을 진행하여 상기 SOG 물질을 큐어링하는 단계와;
    상기 결과물 표면에 순수물을 분사하여 스크러빙 공정을 진행한 후, 고온에서 베이킹 공정을 진행하는 단계와;
    상기 결과물을 제2챔버로 이동하여 O2가스 트리트먼트 처리를 하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 유전체막 형성방법.
  11. 제 10항에 있어서, 상기 스크러빙 공정 후, 30~300℃에서 베이킹 공정을 진행하는 것을 특징으로 하는 것을 특징으로 하는 반도체소자의 유전체막 형성방법.
  12. 제 10항에 있어서, 상기 스크러빙 공정 시, 1~10Mpa의 압력으로 3~20초 동안 순수물을 분사하면서 200~500RPM의 속도로 결과물을 회전시키는 것을 특징으로 하는 반도체소자의 유전체막 형성방법.
  13. 제 10항 또는 제 12항에 있어서, 상기 순수물은 23~100℃의 물을 사용하는 것을 특징으로 하는 반도체소자의 유전체막 형성방법.
KR1020010041236A 2001-07-10 2001-07-10 반도체소자의 금속막간 유전체막 형성방법 KR20030005784A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010041236A KR20030005784A (ko) 2001-07-10 2001-07-10 반도체소자의 금속막간 유전체막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010041236A KR20030005784A (ko) 2001-07-10 2001-07-10 반도체소자의 금속막간 유전체막 형성방법

Publications (1)

Publication Number Publication Date
KR20030005784A true KR20030005784A (ko) 2003-01-23

Family

ID=27714246

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010041236A KR20030005784A (ko) 2001-07-10 2001-07-10 반도체소자의 금속막간 유전체막 형성방법

Country Status (1)

Country Link
KR (1) KR20030005784A (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07240460A (ja) * 1994-02-28 1995-09-12 Nec Corp 半導体装置の製造方法
KR19980048594A (ko) * 1996-12-18 1998-09-15 김영환 반도체 소자의 금속 배선 형성방법
KR19990009557A (ko) * 1997-07-10 1999-02-05 문정환 배선 형성 방법
KR100255659B1 (ko) * 1996-03-30 2000-05-01 윤종용 반도체 장치의 sog층 처리 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07240460A (ja) * 1994-02-28 1995-09-12 Nec Corp 半導体装置の製造方法
KR100255659B1 (ko) * 1996-03-30 2000-05-01 윤종용 반도체 장치의 sog층 처리 방법
KR19980048594A (ko) * 1996-12-18 1998-09-15 김영환 반도체 소자의 금속 배선 형성방법
KR19990009557A (ko) * 1997-07-10 1999-02-05 문정환 배선 형성 방법

Similar Documents

Publication Publication Date Title
US6570256B2 (en) Carbon-graded layer for improved adhesion of low-k dielectrics to silicon substrates
US6846757B2 (en) Dielectric layer for a semiconductor device and method of producing the same
JPH08153784A (ja) 半導体装置の製造方法
JPH08250490A (ja) 改質水素シルセスキオキサンｓｏｇ塗布
JPH09330926A (ja) ハロゲンドープシリコン酸化物膜の安定性向上のための方法及び装置
KR19990006652A (ko) 불소 첨가 절연막의 형성 방법
CN101202227A (zh) 最小化湿法蚀刻底切度并提供极低k值(k<2.5)电介质封孔的方法
JP3015763B2 (ja) 半導体装置の製造方法
US5902122A (en) Method of manufacturing an ILD layer by plasma treatment before applying SOG
KR0138853B1 (ko) 플라즈마에 의한 SOG(Spin-On Glass) 경화(Curing) 방법
JPH1126449A (ja) 絶縁膜の成膜方法
US6218314B1 (en) Silicon dioxide-oxynitride continuity film as a passivation film
US20220293417A1 (en) Silicon compounds and methods for depositing films using same
KR20030005784A (ko) 반도체소자의 금속막간 유전체막 형성방법
JP2004296476A (ja) 半導体装置の製造方法
JP3877472B2 (ja) 層間絶縁膜の形成方法
JPH10209275A (ja) 半導体装置の製造方法
JPH01319942A (ja) 絶縁膜の形成方法
US6372671B1 (en) Surface stabilization of silicon rich silica glass using increased post deposition delay
KR100380270B1 (ko) 반도체 소자의 게이트 제조방법
JPH08167650A (ja) 絶縁膜構造およびその製造方法
KR100212014B1 (ko) 반도체 소자의 비피에스지막 형성방법
JPH07221176A (ja) 半導体装置の製造方法
KR100290468B1 (ko) 반도체소자의 금속 층간 절연막 형성방법
Tsai et al. Investigation on the flow properties of BPSG films

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application