JP3509282B2 - カメラ用測距装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はカメラ等の測距装置に関
するものである。 【０００２】 【従来の技術】従来から投光素子と受光素子とを使った
いわゆるアクティブタイプのさまざまな測距装置が提案
されているが、これらは図１４のように投光素子を発光
させ、それが被写体で反射した光を受光素子で受け、そ
の受光素子の出力する２つの信号電流を同じ回路構成を
持つ増幅回路で増幅し、続いて同じ回路構成を持つ積分
回路で積分し、その積分電圧が所定の電圧を越えるまで
の投光回数あるいは時間を計測することにより被写体ま
での距離を算出していた。 【０００３】 【発明が解決しようとする課題】ところが図１４のよう
な測距装置では受光素子の出力信号の処理系統が複数あ
るため、同じ増幅回路や積分回路を構成しても個々の素
子の特性の違いから回路的なアンバランスを生じ、これ
が続く測距結果に影響を与え、測距誤差を引き起こす原
因となっていた。 【０００４】本発明のカメラ用測距装置では、受光素子
の出力信号の処理系統が複数あった場合に、それぞれに
受光素子の同一端の出力信号を入力して増幅および積分
させ、その積分結果によって続く測距結果を補正するこ
とにより、回路的なアンバランスを吸収することを目的
とする。 【０００５】 【課題を解決するための手段】上記の課題を解決するた
めに、本発明のカメラ用測距装置では、 被写体へ光を
照射する投光手段と、前記投光手段の照射光が前記被写
体で反射する光を受光し２つの電流出力に変換する受光
手段と、前記受光手段の一方の出力電流を電圧に変換す
る第１の電流電圧変換回路と、前記受光手段の他方の出
力電流を電圧に変換する第２の電流電圧変換回路と、前
記第１の電流電圧変換回路の出力を選択する第１の選択
手段と、前記第１または第２の電流電圧変換回路の出力
を選択する第２の選択手段と、前記第１の選択手段に接
続され前記第１の選択手段が選択した信号を増幅する第
１の増幅回路と、前記第２の選択手段に接続され前記第
２の選択手段が選択した信号を増幅する第２の増幅回路
と、前記第１の増幅回路の出力を積分する第１の積分回
路と、前記第２の増幅回路の出力を積分する第２の積分
回路と、前記第１の選択手段が前記第１の電流電圧変換
回路を選択しかつ前記第２の選択手段が前記第２の電流
電圧変換回路を選択している時に前記投光手段を動作さ
せた場合の前記第１および第２の積分回路の出力電圧を
記憶する第１の記憶手段と、前記第１および第２の選択
手段が共に前記第１の電流電圧変換回路を選択している
時に前記投光手段の動作させた場合の前記第１および第
２の積分回路の出力電圧を記憶する第２の記憶手段と、
前記第１の記憶手段の出力を前記第２の記憶手段の出力
で補正することにより前記被写体までの距離を演算する
演算手段とを備えている。 【０００６】 【０００７】 【作用】測距に先立ち、受光素子の出力信号を処理する
２つの処理系統のそれぞれに受光素子の同一端の出力信
号を出力し、それぞれの処理系統において増幅および積
分した結果を補正情報として記憶する。続いて２つの処
理系統のそれぞれに受光素子の相異なる端の出力信号を
出力し測距を行う。最後にその測距結果を前記補正情報
に基づいて補正し、被写体までの距離を求める。 【０００８】 【実施例】本発明の構成を図１に基づいて説明する。投
光回路１０は近赤外発光素子（以下ＩＲＥＤという）１
４を駆動するための駆動回路であり、トランジスタ１
１、ベース抵抗１２、１３およびＩＲＥＤ１４からな
る。演算回路８０（以下ＣＰＵという）から投光信号が
出力されると、ＩＲＥＤ１４は発光する。発光した光は
投光レンズ１を通り、不図示の被写体によってその一部
を反射され、反射した光の一部は受光レンズ２を通って
ＰＳＤ３に入射する。実際にはＩＲＥＤ１４はパルス駆
動される。 【０００９】第１の電流電圧変換回路２０、第２の電流
電圧変換回路３０は半導体位置検出素子３（以下ＰＳＤ
という）と一体となって１つの受光回路を構成する。Ｐ
ＳＤ３に光信号が入射すると、ＰＳＤ３はその強度と入
射位置に応じた電流を第１の電流電圧変換回路２０、３
０に出力する。第１の電流電圧変換回路２０はアンプ２
１と帰還抵抗２２で構成された、入力電流に比例した電
圧を出力する回路であり、第２の電流電圧変換回路３０
はアンプ３１と帰還抵抗３２とで構成され、第１の電流
電圧変換回路２０とまったく同じ構成で、信号電流に応
じた電圧が出力される。スイッチ４は第１の電流電圧変
換回路２０側かオープンのいずれかの状態を保持し、ス
イッチ４が第１の電流電圧変換回路２０側にオンしてい
るときには後段の第１の増幅回路４０には第１の電流電
圧変換回路２０の信号が出力され、オープンになってい
るときには何も出力されない。またスイッチ５は第１の
電流電圧変換回路２０側、第２の電流電圧変換回路３０
側、オープンのいずれかの状態を保持し、スイッチ５が
第１の電流電圧変換回路２０側にオンしているときには
後段の第２の増幅回路５０には第１の電流電圧変換回路
２０の出力信号が出力され、第２の電流電圧変換回路３
０側にオンしているときには第２の電流電圧変換回路３
０の信号が出力され、オープンになっているときには何
も出力されない。スイッチ４およびスイッチ５の状態は
ＣＰＵ８０によって制御される。 【００１０】第１の増幅回路４０と第２の増幅回路５０
とはゲイン切換の可能な増幅回路である。これらの増幅
回路は同様な構成なので、第１の増幅回路４０を例にと
って説明する。第１の増幅回路４０の前にはコンデンサ
Ｃｆ１が接続され、入力信号の直流分はここでカットさ
れる。図１からもわかるように、第１の増幅回路４０は
さらに前段と後段の２つの増幅回路から構成される。前
段の増幅回路は１つのアンプと３つの直列接続された帰
還抵抗、さらにそれらをショートさせるためのスイッチ
４１、４２とで構成された、入力信号を一定のゲインで
増幅する回路である。スイッチ４１は抵抗Ｒｆ３を、ス
イッチ４２は抵抗Ｒｆ２と抵抗Ｒｆ３とをショートし、
これによって前段の増幅回路のゲインを３段階に設定で
きる。つまり、スイッチ４１と４２とが両方ともオフし
ているときにゲインは最大となり、スイッチ４１のみが
オンするとゲインはその半分になり、スイッチ４２がオ
ンするとゲインさらにその半分となる。 【００１１】前段の増幅回路の出力信号はコンデンサＣ
ｆ２をへて後段の増幅回路で再び増幅される。後段の増
幅回路は前段の増幅回路と同様に１つのアンプと３つの
直列接続された帰還抵抗、さらにそれらをショートさせ
るためのスイッチ４３、４４とで構成されており、スイ
ッチ４３、４４の状態により３段階にゲインを設定でき
る。すなわち、スイッチ４１、スイッチ４３、スイッチ
４２、スイッチ４４の順にスイッチをオンすることによ
り第１の増幅回路４０全体のゲインは順次１／２倍とな
り、５段階に設定できる。すなわち、スイッチ４１、ス
イッチ４３、スイッチ４２、スイッチ４４の順にスイッ
チをオンすることにより第２の増幅回路５０全体のゲイ
ンは順次１／２倍となる。後段の増幅回路の出力はスイ
ッチ６を通じて第１の積分回路６０へ出力される。 【００１２】第２の増幅回路５０も第１の増幅回路４０
と同様な構成で、前段と後段の２つの増幅回路から構成
されており、スイッチ５１、スイッチ５３、スイッチ５
２、スイッチ５４の順にスイッチをオンすることにより
第２の増幅回路５０全体のゲインは順次１／２倍とな
り、５段階に設定できる。第２の増幅回路５０の出力は
スイッチ７を通じて第２の積分回路７０へ出力される。 【００１３】第１の積分回路６０と第２の積分回路７０
とは入力信号を積分するための回路である。これらの積
分回路は同様な構成なので、第１の積分回路６０を例に
とって説明する。第１の積分回路６０のまえにはスイッ
チ６が接続され、これがオンすると第１の増幅回路４０
の出力信号は第１の積分回路６０に伝えられる。第１の
積分回路６０はアンプ６１、入力抵抗６２、積分コンデ
ンサ６３、スイッチ６４、電圧ホロワ６５で構成され
た、入力信号を積分するための回路である。スイッチ６
４がオンすると積分コンデンサ６３の電荷は放電され、
積分コンデンサ６３の端子間積分電圧Ｖｆｉは０ボルト
になる。スイッチ６４がオフしスイッチ６がオンすると
積分が始まり積分電圧Ｖｆｉは０ボルトから次第に上昇
する。積分電圧Ｖｆｉは電圧ホロワ６５を経て出力され
る。同様に第２の積分回路７０は第２の増幅回路５０の
出力信号を積分し、積分コンデンサ７３の端子間積分電
圧Ｖｎｉは次第に上昇する。積分電圧Ｖｎｉは電圧ホロ
ワ７５を経て出力される。スイッチ８は電圧ホロワ６５
または電圧ホロワ７５の出力のいずれかを選択してＡ／
Ｄコンバータ９に出力し、Ａ／Ｄコンバータ９はこれを
デジタル値に変換してＣＰＵ８０に出力する。ＣＰＵ８
０は積分電圧Ｖｆｉおよび積分電圧Ｖｎｉを、読み書き
可能な揮発性のメモリ８１（ランダム・アクセス・メモ
リ、以下ＲＡＭという）内の適切なアドレスに割り付け
られた電圧Ｖｆおよび電圧Ｖｎにそれぞれ出力する。 【００１４】ＲＡＭ８１はこの他にもＣＰＵ８０の演算
およびカウント値やフラグなどの一時的な記憶に使用さ
れ、以下に説明するＮｓ、Ｎｅ、Ｎ、Ｎｆ、Ｎｎといっ
たカウント値や、Ｆｆ・Ｆｎといったフラグはすべてこ
の中の適切なアドレスに割り付けられている。さらに以
下の計算に使用されるＶｆｄ、Ｖｎｄ、Ｖｆｏ、Ｖｎ
ｏ、Ｖｔｈ、Ｖｆｉ、Ｖｎｉ、Ｒ、Ｔｉ、Ｔ５といった
変数の一時的な記憶も行う。また、読み出し可能な不揮
発性のメモリ８２（リード・オンリ・メモリ、以下ＲＯ
Ｍという）はＣＰＵ８０のプログラムおよびデータの半
永久的な格納に使用される。 【００１５】次に本発明の実施例の回路の動作について
概略を説明する。この測距ルーチンに入ると、まず図１
内のすべての回路の電源をオンする。次にＲＡＭ８１の
内容をクリアし、第１の増幅回路４０と第２の増幅回路
５０の最適なゲインを決定する。このゲイン決定の動作
中に、第１の増幅回路４０と第１の積分回路６０の特性
を表す回数Ｎｆと、第２の増幅回路５０と第２の積分回
路７０の特性を表す回数Ｎｎがそれぞれ定まる。また被
写体の輝度が非常に大きいと判断された場合にはＲＡＭ
８１中の至近フラグＦｎをセットし、その場合は測距を
行わずに被写体は最至近にあるものととみなし値Ｘを１
とする。続いて第１の増幅回路４０と第２の増幅回路５
０のオフセット電圧の測定および増幅比の算出を行い、
２つの増幅回路の回路的な差異を吸収するためのオフセ
ット電圧Ｖｆｄ、オフセット電圧Ｖｎｄ、比Ｒといった
定数を導く。それから測距動作を行なって被写体までの
距離を求め、続く露出動作に入る。 【００１６】次に、第１の増幅回路４０と第２の増幅回
路５０のゲイン決定の動作を図２を使って詳細に説明す
る。最初にＣＰＵ８０はスイッチ４を第１の電流電圧変
換回路２０側にオンする。それからスイッチ６４とスイ
ッチ７４とをオンし、積分コンデンサ６３と積分コンデ
ンサ７３とにたまっている電荷を放電させる（図２の
ａ）。十分に電荷を放電した後、スイッチ６４とスイッ
チ７４とをオフし（図２のｂ）、クリア信号ＣＲを発生
して回数Ｎを０にクリアする（図２のｃ）。そしてＣＰ
Ｕ８０は投光回路１０を動作させ、投光信号ＥＭを発生
してＩＲＥＤ１４を駆動し投光を開始する（図２の
ｄ）。投光開始に伴う各アンプの立ち上り時間の確保と
電源変動の影響とを軽減するため、投光後時間Ｔ１を経
過してからスイッチ６とスイッチ７とをオンし、時間Ｔ
２の間だけ積分させる（図２のｅ）。それが終わると投
光を停止すると共にスイッチ６をオフして（図２の
ｆ）、時間Ｔ３の間だけ待機し、カウントアップ信号Ｃ
Ｕを発生して回数Ｎに１を加える（図２のｇ）。 【００１７】以上の動作をあらかじめ決められた回数Ｎ
ｇ（たとえば１０回）だけ繰り返した後、ＣＰＵ８０は
スイッチ６４とスイッチ７４をオフして積分コンデンサ
６３と積分コンデンサ７３の端子間電圧すなわち積分電
圧Ｖｆｉと積分電圧Ｖｎｉとをスイッチ８を制御して時
系列的にＡ／Ｄコンバータ９に出力し、Ａ／Ｄコンバー
タ９はこれらの電圧をデジタル値に変換してＣＰＵ８０
に出力する。ＣＰＵ８０はＡ／Ｄコンバータ９の出力が
電圧Ｖ１より大きければスイッチ４１とスイッチ５１を
オンし、もし電圧Ｖ１以下であれば最適なゲインに達し
たものとみなす。この時点で積分電圧Ｖｆｉと積分電圧
ＶｎｉとをＡ／Ｄコンバータ９を通じて順次読み込み、
それぞれを電圧Ｖｆおよび電圧ＶｎとしてＲＡＭ８１の
適切なアドレスに格納する。以下同様に積分動作と比較
演算とをくり返し、Ａ／Ｄコンバータ９の出力が電圧Ｖ
１より大きければ、スイッチ４３と５３、４２と５２、
４４と５４の順でそれぞれオンする。もしもすべてのス
イッチをオンしてもまだ電圧Ｖ１より大きければ至近フ
ラグＦｎをセットする。これで増幅回路全体としてのゲ
インが定まったことになる。図３には４回目のゲイン決
定動作で、つまりスイッチ４１と５１、４３と５３、４
２と５２がそれぞれオンした状態で、最適なゲインが得
られた場合を示した。 【００１８】次に、単位投光時間当たりのオフセット電
圧ＶｆｄとＶｎｄの求め方を図４を使って詳細に説明す
る。最初にスイッチ６４とスイッチ７４とをオンし、積
分コンデンサ６３と積分コンデンサ７３とにたまってい
る電荷を放電させる。十分に電荷を放電した後、スイッ
チ６４とスイッチ７４とをオフし、スイッチ４とスイッ
チ５とをオープンにして第１の増幅回路４０と第２の増
幅回路５０の入力を電気的に孤立させる。続いて時間Ｔ
４だけ待機してから投光回路１０を駆動せずにスイッチ
６とスイッチ７とをオンし、積分動作を開始して時間Ｔ
５だけ待機する。この間積分コンデンサ６３と積分コン
デンサ７３には回路のオフセット電圧に起因する電荷が
貯えられる。その後投光・積分動作を終了して、次の式
（１）にしたがって単位投光時間当たりのオフセット電
圧Ｖｆｄを求める。オフセット電圧Ｖｆｄは正の場合も
負の場合も考えられる。 【００１９】 Ｖｆｄ＝Ｖｆｉ・Ｔｉ／Ｔ５ （１） Ｖｎｄも式（２）から同様にして求められる。 【００２０】 Ｖｎｄ＝Ｖｎｉ・Ｔｉ／Ｔ５ （２） 次に比Ｒの求め方を図５を用いて詳細に説明する。既述
のゲイン決定の動作によって第１の増幅回路４０と第２
の増幅回路５０は回路的に等価になっているものの、そ
れぞれの増幅回路を構成する各素子の特性の違いから生
じる回路特性のわずかな差異を吸収するのが目的であ
る。最初にＣＰＵ８０はスイッチ４と５とをいずれも第
１の電流電圧変換回路２０側にオンする（図５のａ）。
次にスイッチ６４とスイッチ７４をオンし、積分コンデ
ンサ６３と積分コンデンサ７３にたまっている電荷を放
電させてからスイッチ６４とスイッチ７４をオフする
（図５のｂ）。これで積分コンデンサ６３および積分コ
ンデンサ７３の両端の電位差は０になる。そしてクリア
信号ＣＲを発生して回数Ｎを０にクリアする（図５の
ｃ）。そしてＣＰＵ８０は投光回路１０を動作させ、投
光信号ＥＭを発生してＩＲＥＤ１４を駆動し投光を開始
する（図５のｄ）。投光開始に伴う各アンプの立ち上り
時間の確保と電源変動の影響とを軽減するため、投光後
時間Ｔ１を経過してから積分回路を時間Ｔ２の間だけ動
作させる（図５のｅ）。それが終わると投光・積分を停
止して（図５のｆ）、時間Ｔ３の間だけ待機し、カウン
トアップ信号ＣＵを発生して回数Ｎに１を加える（図５
のｇ）。ＣＰＵ８０は回数Ｎが回数Ｎｒ（たとえば１０
０回）に達するまで以上の図６ｄ〜ｇの動作を繰り返し
ながら回数Ｎを加算していき、回数Ｎが回数Ｎｒに達し
た時点でスイッチ８とＡ／Ｄコンバータ９を制御して時
系列的に積分電圧ＶｆｉとＶｎｉを読み込み、式（３）
のような比Ｒを求める。 【００２１】 Ｒ＝Ｖｎｉ／Ｖｆｉ （３） この比Ｒは前述のオフセット電圧Ｖｆｄ、Ｖｎｄと同様
に測距が終了した時点で被写体距離を求めるのに必要と
なる。 【００２２】次に、測距動作を図６に基づいて詳細に説
明する。最初にＣＰＵ８０はスイッチ４を第２の電流電
圧変換回路３０側にオンする（図６のａ）。次にスイッ
チ６４とスイッチ７４をオンし、積分コンデンサ６３と
積分コンデンサ７３にたまっている電荷を放電させてか
らスイッチ６４とスイッチ７４をオフする（図６の
ｂ）。これで積分コンデンサ６３および積分コンデンサ
７３の両端の電位差は０になる。そしてクリア信号ＣＲ
を発生して回数Ｎを０にクリアする（図６のｃ）。そし
てＣＰＵ８０は投光回路１０を動作させ、投光信号ＥＭ
を発生してＩＲＥＤ１４を駆動し投光を開始する（図６
のｄ）。投光開始に伴う各アンプの立ち上り時間の確保
と電源変動の影響とを軽減するため、投光後時間Ｔ１を
経過してから積分回路を時間Ｔ２の間だけ動作させる
（図６のｅ）。それが終わると投光・積分を停止して
（図６のｆ）、時間Ｔ３の間だけ待機し、カウントアッ
プ信号ＣＵを発生して回数Ｎに１を加える（図６の
ｇ）。 【００２３】ここで回数Ｎが回数Ｎｍ（たとえば１００
０回）に満たずかつ積分電圧Ｖｆｉと積分電圧Ｖｎｉが
いずれも電圧Ｖ２に達しない場合には、ＣＰＵ８０は以
上の図６ｄ〜ｇの動作を繰り返しながら回数Ｎに１を加
算していくが、積分電圧Ｖｆｉと積分電圧Ｖｎｉのいず
れか一方が電圧Ｖ２に達したらその時点で投光動作を終
了する（図６のｈ）。積分電圧ＶｆｉとＶｎｉは、ＣＰ
Ｕ８０がスイッチ８とＡ／Ｄコンバータ９を制御して時
系列的に読み込む。もし回数Ｎの少なくとも一方が回数
Ｎｍに達してもなお積分電圧Ｖｆｉと積分電圧Ｖｎｉの
いずれも電圧Ｖ２に達しない場合にはＲＡＭ８１中の無
限遠フラグＦｆをセットして終了する。それ以外の場合
は測距終了の時点での回数Ｎｆからオフセット電圧の影
響を除去するため、次のような演算を行う。 【００２４】仮にオフセット電圧が正極性であった場合
の演算方法を図７に従って説明する。測距終了の時点で
積分コンデンサの端子間電圧は積分電圧Ｖｆｉである
が、その中には電圧Ｖｆｏが含まれているため、オフセ
ット電圧がまったくない場合に対して少ない投光回数Ｎ
ｆ’で測距を終了しているはずである。もしオフセット
電圧がまったくなければ、図７に示す回数Ｎｆだけ投光
しなければならないことになる。回数Ｎｆは回数Ｎと電
圧Ｖ２とＶｆｏとＶｎｉとを使って式（４）のように表
される。 【００２５】 Ｎｆ＝Ｎ・Ｖ２・Ｖ２／Ｖｆｉ・（Ｖ２−Ｖｆｏ） （４） ここで電圧Ｖｆｏは単位投光時間当たりのオフセット電
圧Ｖｆｄを使って式（５）のように表される。 【００２６】 Ｖｆｏ＝Ｎ・Ｖｆｄ （５） したがって前記の式（４）と式（５）とから電圧Ｖｆｏ
を消去すれば回数Ｎｆが計算できる。 【００２７】 Ｎｆ＝Ｖ２・Ｖ２／（Ｖｆｉ・Ｖ２／Ｎ−Ｖｆｄ） （６） この回数ＮｆをＲＡＭ８１に格納する。上の例ではオフ
セット電圧が正極性であった場合の演算方法を説明した
が、負極性であった場合は電圧Ｖｆｏが負になるだけ
で、まったく同様に算出される。 【００２８】以上は回数Ｎｆの求め方であるが、回数Ｎ
ｎも同様に式（７）から求められる。 【００２９】 Ｎｎ＝Ｎ・Ｖ２・Ｖ２／Ｖｎｉ・（Ｖ２−Ｖｎｏ） （７） ここで電圧Ｖｎｏは単位投光時間当たりのオフセット電
圧Ｖｎｄを使って式（５）のように表される。 【００３０】 Ｖｎｏ＝Ｎ・Ｖｎｄ （８） したがって前記の式（７）と式（８）とから電圧Ｖｎｏ
を消去すれば回数Ｎｎが計算できる。 【００３１】 Ｎｎ＝Ｖ２・Ｖ２／（Ｖｎｉ・Ｖ２／Ｎ−Ｖｎｄ） （９） 最後に回数Ｎｆ、Ｎｎ、比Ｒを用いて、次のような式
（１０）で与えられる値Ｘを算出する。この演算によっ
て第１の増幅回路４０および第１の積分回路６０の作る
回路と、第２の増幅回路５０および第２の積分回路７０
の作る回路とが有するアンバランスが相殺される。 【００３２】 Ｘ＝Ｎｆ／（Ｎｆ＋Ｎｎ×Ｒ） （１０） この時点で、無限遠フラグＦｆが立っていれば値Ｘに強
制的に０．５が、至近フラグＦｎが立っていれば値Ｘに
強制的に１が代入される。それ以外の場合は以上のよう
な演算によって値Ｘが求められる。そして図８に示すよ
うに、値Ｘが求まるとそれによって一義的に定まるＲＯ
Ｍ８２のアドレスを参照して、被写体までの距離を得
る。最後にモータ８３を制御しレンズ鏡筒８４を合焦位
置まで駆動した後、測距回路の電源をオフして、このル
ーチンを抜ける。 【００３３】以上の例ではオフセット電圧が正極性であ
った場合の演算方法を説明したが、負極性であった場合
は電圧Ｖｆｏが負になるだけで、まったく同様に算出さ
れる。 【００３４】以上が本実施例における回路の動作であ
る。後段アンプのゲイン決定から第２の電流電圧変換回
路３０による測距までの経過を図で表わすと図９のよう
になる。 【００３５】以上の動作をフローチャートで表わすと図
１０〜図１２のようになる。まず、メインルーチンを図
１０に基づいて説明する。この測距ルーチンに入ると、
ＣＰＵ８０は測距回路全体の電源をオンし（＃００
１）、各スイッチを設定する（＃００２）。次にＲＡＭ
８１の内容をクリアする（＃００３）。そして第１の増
幅回路４０と第２の増幅回路５０のゲインを決定し（＃
００４）、至近フラグＦｎの状態を確認し（＃００
５）、もし至近フラグＦｎがセットされていれば値Ｘを
１（最至近に相当する）に設定し（＃００６）、＃０１
２にジャンプする。次に単位投光時間当たりのオフセッ
ト電圧ＶｆｄとＶｎｄを求め（＃００７）、第１の増幅
回路４０と第２の増幅回路５０の特性を補正する比Ｒを
求める（＃００８）。もし至近フラグＦｎがセットされ
ていなければ測距を行なって値Ｘを算出し（＃００
９）、それから無限遠フラグＦｆの状態を確認し（＃０
１０）、セットされていれば値Ｘを０．５（無限遠に相
当する）に設定し（＃０１１）、＃０１２にジャンプす
る。次に値Ｘによって一義的に定まるＲＯＭ８２のアド
レスを参照して、被写体までの距離を求める（＃０１
２）。最後にモータ８３を制御しレンズ鏡筒８４を合焦
位置まで駆動した後（＃０１３）、測距回路の電源をオ
フし（＃０１４）、このルーチンを抜ける。 【００３６】次に、各サブルーチン内での動作を説明す
る。まず、後段の増幅回路（第１の増幅回路４０、第２
の増幅回路５０）のゲイン決定のサブルーチンを図１１
に基づいて説明する。後段の増幅回路のゲイン決定のサ
ブルーチンに入ると、ＣＰＵ８０はスイッチ４を第１の
電流電圧変換回路２０側にオン、他のスイッチはすべて
オフし（＃１０１）、回数Ｎｓを０にクリアし（＃１０
２）、スイッチ６４とスイッチ７４とをそれぞれオンし
積分コンデンサ６３と積分コンデンサ７３とにたまって
いる電荷を放電させてからスイッチ６４とスイッチ７４
とをオフし（＃１０３）、クリア信号ＣＲを発生して回
数Ｎｅを０にクリアする（＃１０４）。 【００３７】続いてＣＰＵ８０は投光信号ＥＭを発生し
て投光回路１０を動作して投光を始め（＃１０５）時間
Ｔ１だけ待機する（＃１０６）と、スイッチ６とスイッ
チ７とをオンし積分動作をしながら（＃１０７）時間Ｔ
２だけ待機する。この間積分コンデンサ６３と積分コン
デンサ７３とには電荷が貯えられる（＃１０８）。それ
から投光回路１０の動作を止めて投光動作を終了し、ス
イッチ６とスイッチ７とをオフし積分動作を終えて（＃
１０９）、カウントアップ信号ＣＵを発生して回数Ｎｅ
に１を加える（＃１１０）。回数Ｎｅがあらかじめ決め
られた回数Ｎｇ未満ならば＃１０５にジャンプする（＃
１１１）。回数Ｎが回数Ｎｇに達したらＣＰＵ８０はス
イッチ６とスイッチ７とをオフし、Ａ／Ｄコンバータ９
を通じて積分電圧Ｖｆｉと積分電圧Ｖｎｉを時系列的に
読み込む。次に積分電圧Ｖｆｉと電圧Ｖ１を比較し（＃
１１２）、電圧Ｖ１以下であれば積分電圧Ｖｆｉと積分
電圧Ｖｎｉとを読み込みＲＡＭ８１の適切なアドレスに
記憶しメインルーチンに戻る。 【００３８】積分電圧Ｖｆｉと積分電圧Ｖｎｉがいずれ
も電圧Ｖ１より大きかった場合、回数Ｎｓが０ならば
（＃１１３）、スイッチ４１と５１を（＃１１４）、回
数Ｎｓが１ならば（＃１１５）、スイッチ４３と５３
を、（＃１１６）、回数Ｎｓが２ならば（＃１１７）、
スイッチ４２と５２を（＃１１８）、回数Ｎｓが３なら
ば（＃１１９）、スイッチ４４と５４を（＃１２０）、
それぞれオンし、回数Ｎｓに１を加えて（＃１２１）、
＃１０２に戻る。もし回数Ｎｓが０から３のいずれでも
なければ至近フラグＦｎをセットし（＃１２２）、この
サブルーチンを抜け、メインルーチンに戻る。 【００３９】次に、測距および値Ｘの算出のサブルーチ
ンを図１２に基づいて説明する。値Ｘの算出のサブルー
チンに入ると、スイッチ５を第２の電流電圧変換回路３
０側にオン、スイッチ６、スイッチ７、スイッチ６４、
スイッチ７４をオフ、その他のスイッチはそのままとし
（＃２０１）、クリア信号ＣＲを発生して回数Ｎを０に
クリアし（＃２０２）、スイッチ６４とスイッチ７４を
オンし積分コンデンサ６３と積分コンデンサ７３にたま
っている電荷を放電させてからスイッチ６４とスイッチ
７４をオフする（＃２０３）。ここで回数ＮをＮｍと比
較し（＃２０４）、回数ＮがＮｍに達していたら無限遠
フラグＦｆをセットしてこのルーチンを抜ける（＃２０
５）。続いて投光信号ＥＭを発生して投光回路１０を動
作して投光を始め（＃２０６）、時間Ｔ１だけ待機する
と（＃２０７）、スイッチ６をオンし積分動作をしなが
ら（＃２０８）時間Ｔ２だけ待機する（＃２０９）。こ
の間積分コンデンサ６３および積分コンデンサ７３には
電荷が貯えられる。それから投光回路１０の動作を止め
て投光動作を終了し、スイッチ６とスイッチ７とをオフ
し積分動作を終えて（＃２１０）、カウントアップ信号
ＣＵを発生して回数Ｎに１を加える（＃２１１）。 【００４０】続いて積分電圧ＶｆｉをＶ２と比較し（＃
２１２）、積分電圧ＶｆｉがＶ２よりも小さければ＃２
０４にジャンプする。続いて積分電圧ＶｎｉをＶ２と比
較し（＃２１３）、積分電圧ＶｎｉがＶ２よりも小さけ
れば＃２０４にジャンプする。積分電圧ＶｆｉとＶｎｉ
のいずれかが電圧Ｖ２以上であればメインルーチンに戻
る。 【００４１】本発明の第２の実施例として、スイッチ４
とスイッチ５とを図１３のように配置し、電圧発生手段
ＶＳを設ける。投光回路１０は近赤外発光素子（以下Ｉ
ＲＥＤという）１４を駆動するための駆動回路であり、
トランジスタ１１、ベース抵抗１２、抵抗およびＩＲＥ
Ｄ１４からなる。演算回路８０（以下ＣＰＵという）か
ら投光信号が出力されると、ＩＲＥＤ１４は発光する。
発光した光は投光レンズ１を通り、不図示の被写体によ
ってその一部を反射され、反射した光の一部は受光レン
ズ２を通ってＰＳＤ３に入射する。実際にはＩＲＥＤ１
４はパルス駆動される。 【００４２】第１の電流電圧変換回路２０、第２の電流
電圧変換回路３０は半導体位置検出素子３（以下ＰＳＤ
という）と一体となって１つの受光回路を構成する。Ｐ
ＳＤ３に光信号が入射すると、ＰＳＤ３はその強度と入
射位置に応じた電流を電流電圧変換回路２０、３０に出
力する。第１の電流電圧変換回路２０はアンプ２１と帰
還抵抗２２で構成された、入力電流に比例した電圧を出
力する回路であり、第２の電流電圧変換回路３０はアン
プ３１と帰還抵抗３２とで構成され、第１の電流電圧変
換回路２０とまったく同じ構成で、信号電流に応じた電
圧が出力される。電圧発生手段ＶＳは基準となる電圧Ｖ
ｓを出力するパルス電圧源である。スイッチ４は第１の
電流電圧変換回路２０と電圧発生手段ＶＳのいずれかを
第１の増幅回路４０に出力し、スイッチ５は第１の電流
電圧変換回路２０と電圧発生手段ＶＳのいずれかを第２
の増幅回路５０に出力する。スイッチ４およびスイッチ
５の状態はＣＰＵ８０によって制御される。この場合、
電圧Ｖｆと電圧Ｖｎの検出は第１の増幅回路４０と第２
の増幅回路５０のゲイン決定動作とは独立して行う。 【００４３】以上、第１および第２の実施例において
は、受光素子の出力電流の処理系統は２系統であるもの
として説明したが、３系統以上の場合も同様にして各系
統の回路的なアンバランスを取り除くことができる。ま
たＲＯＭか、ＥＥＰＲＯＭ（エレクトリック・イレーサ
ブル・プログラマブル・リード・オンリ・メモリ）など
のように読み書き可能な不揮発性のメモリをシステムに
持たせ、出荷時に各回路のオフセット電圧やゲインの補
正値を書き込んでおけば、測距動作中にこれらの補正を
行う必要がなくなり、より高速な動作を期待できる。 【００４４】 【発明の効果】受光素子の相異なる端の出力を処理した
測距時の出力電圧を、受光素子の同一端の出力を処理し
た補正時の出力電圧で補正するので、２つの系統の回路
のアンバランスを取り除き、測距精度が向上する。
するものである。 【０００２】 【従来の技術】従来から投光素子と受光素子とを使った
いわゆるアクティブタイプのさまざまな測距装置が提案
されているが、これらは図１４のように投光素子を発光
させ、それが被写体で反射した光を受光素子で受け、そ
の受光素子の出力する２つの信号電流を同じ回路構成を
持つ増幅回路で増幅し、続いて同じ回路構成を持つ積分
回路で積分し、その積分電圧が所定の電圧を越えるまで
の投光回数あるいは時間を計測することにより被写体ま
での距離を算出していた。 【０００３】 【発明が解決しようとする課題】ところが図１４のよう
な測距装置では受光素子の出力信号の処理系統が複数あ
るため、同じ増幅回路や積分回路を構成しても個々の素
子の特性の違いから回路的なアンバランスを生じ、これ
が続く測距結果に影響を与え、測距誤差を引き起こす原
因となっていた。 【０００４】本発明のカメラ用測距装置では、受光素子
の出力信号の処理系統が複数あった場合に、それぞれに
受光素子の同一端の出力信号を入力して増幅および積分
させ、その積分結果によって続く測距結果を補正するこ
とにより、回路的なアンバランスを吸収することを目的
とする。 【０００５】 【課題を解決するための手段】上記の課題を解決するた
めに、本発明のカメラ用測距装置では、 被写体へ光を
照射する投光手段と、前記投光手段の照射光が前記被写
体で反射する光を受光し２つの電流出力に変換する受光
手段と、前記受光手段の一方の出力電流を電圧に変換す
る第１の電流電圧変換回路と、前記受光手段の他方の出
力電流を電圧に変換する第２の電流電圧変換回路と、前
記第１の電流電圧変換回路の出力を選択する第１の選択
手段と、前記第１または第２の電流電圧変換回路の出力
を選択する第２の選択手段と、前記第１の選択手段に接
続され前記第１の選択手段が選択した信号を増幅する第
１の増幅回路と、前記第２の選択手段に接続され前記第
２の選択手段が選択した信号を増幅する第２の増幅回路
と、前記第１の増幅回路の出力を積分する第１の積分回
路と、前記第２の増幅回路の出力を積分する第２の積分
回路と、前記第１の選択手段が前記第１の電流電圧変換
回路を選択しかつ前記第２の選択手段が前記第２の電流
電圧変換回路を選択している時に前記投光手段を動作さ
せた場合の前記第１および第２の積分回路の出力電圧を
記憶する第１の記憶手段と、前記第１および第２の選択
手段が共に前記第１の電流電圧変換回路を選択している
時に前記投光手段の動作させた場合の前記第１および第
２の積分回路の出力電圧を記憶する第２の記憶手段と、
前記第１の記憶手段の出力を前記第２の記憶手段の出力
で補正することにより前記被写体までの距離を演算する
演算手段とを備えている。 【０００６】 【０００７】 【作用】測距に先立ち、受光素子の出力信号を処理する
２つの処理系統のそれぞれに受光素子の同一端の出力信
号を出力し、それぞれの処理系統において増幅および積
分した結果を補正情報として記憶する。続いて２つの処
理系統のそれぞれに受光素子の相異なる端の出力信号を
出力し測距を行う。最後にその測距結果を前記補正情報
に基づいて補正し、被写体までの距離を求める。 【０００８】 【実施例】本発明の構成を図１に基づいて説明する。投
光回路１０は近赤外発光素子（以下ＩＲＥＤという）１
４を駆動するための駆動回路であり、トランジスタ１
１、ベース抵抗１２、１３およびＩＲＥＤ１４からな
る。演算回路８０（以下ＣＰＵという）から投光信号が
出力されると、ＩＲＥＤ１４は発光する。発光した光は
投光レンズ１を通り、不図示の被写体によってその一部
を反射され、反射した光の一部は受光レンズ２を通って
ＰＳＤ３に入射する。実際にはＩＲＥＤ１４はパルス駆
動される。 【０００９】第１の電流電圧変換回路２０、第２の電流
電圧変換回路３０は半導体位置検出素子３（以下ＰＳＤ
という）と一体となって１つの受光回路を構成する。Ｐ
ＳＤ３に光信号が入射すると、ＰＳＤ３はその強度と入
射位置に応じた電流を第１の電流電圧変換回路２０、３
０に出力する。第１の電流電圧変換回路２０はアンプ２
１と帰還抵抗２２で構成された、入力電流に比例した電
圧を出力する回路であり、第２の電流電圧変換回路３０
はアンプ３１と帰還抵抗３２とで構成され、第１の電流
電圧変換回路２０とまったく同じ構成で、信号電流に応
じた電圧が出力される。スイッチ４は第１の電流電圧変
換回路２０側かオープンのいずれかの状態を保持し、ス
イッチ４が第１の電流電圧変換回路２０側にオンしてい
るときには後段の第１の増幅回路４０には第１の電流電
圧変換回路２０の信号が出力され、オープンになってい
るときには何も出力されない。またスイッチ５は第１の
電流電圧変換回路２０側、第２の電流電圧変換回路３０
側、オープンのいずれかの状態を保持し、スイッチ５が
第１の電流電圧変換回路２０側にオンしているときには
後段の第２の増幅回路５０には第１の電流電圧変換回路
２０の出力信号が出力され、第２の電流電圧変換回路３
０側にオンしているときには第２の電流電圧変換回路３
０の信号が出力され、オープンになっているときには何
も出力されない。スイッチ４およびスイッチ５の状態は
ＣＰＵ８０によって制御される。 【００１０】第１の増幅回路４０と第２の増幅回路５０
とはゲイン切換の可能な増幅回路である。これらの増幅
回路は同様な構成なので、第１の増幅回路４０を例にと
って説明する。第１の増幅回路４０の前にはコンデンサ
Ｃｆ１が接続され、入力信号の直流分はここでカットさ
れる。図１からもわかるように、第１の増幅回路４０は
さらに前段と後段の２つの増幅回路から構成される。前
段の増幅回路は１つのアンプと３つの直列接続された帰
還抵抗、さらにそれらをショートさせるためのスイッチ
４１、４２とで構成された、入力信号を一定のゲインで
増幅する回路である。スイッチ４１は抵抗Ｒｆ３を、ス
イッチ４２は抵抗Ｒｆ２と抵抗Ｒｆ３とをショートし、
これによって前段の増幅回路のゲインを３段階に設定で
きる。つまり、スイッチ４１と４２とが両方ともオフし
ているときにゲインは最大となり、スイッチ４１のみが
オンするとゲインはその半分になり、スイッチ４２がオ
ンするとゲインさらにその半分となる。 【００１１】前段の増幅回路の出力信号はコンデンサＣ
ｆ２をへて後段の増幅回路で再び増幅される。後段の増
幅回路は前段の増幅回路と同様に１つのアンプと３つの
直列接続された帰還抵抗、さらにそれらをショートさせ
るためのスイッチ４３、４４とで構成されており、スイ
ッチ４３、４４の状態により３段階にゲインを設定でき
る。すなわち、スイッチ４１、スイッチ４３、スイッチ
４２、スイッチ４４の順にスイッチをオンすることによ
り第１の増幅回路４０全体のゲインは順次１／２倍とな
り、５段階に設定できる。すなわち、スイッチ４１、ス
イッチ４３、スイッチ４２、スイッチ４４の順にスイッ
チをオンすることにより第２の増幅回路５０全体のゲイ
ンは順次１／２倍となる。後段の増幅回路の出力はスイ
ッチ６を通じて第１の積分回路６０へ出力される。 【００１２】第２の増幅回路５０も第１の増幅回路４０
と同様な構成で、前段と後段の２つの増幅回路から構成
されており、スイッチ５１、スイッチ５３、スイッチ５
２、スイッチ５４の順にスイッチをオンすることにより
第２の増幅回路５０全体のゲインは順次１／２倍とな
り、５段階に設定できる。第２の増幅回路５０の出力は
スイッチ７を通じて第２の積分回路７０へ出力される。 【００１３】第１の積分回路６０と第２の積分回路７０
とは入力信号を積分するための回路である。これらの積
分回路は同様な構成なので、第１の積分回路６０を例に
とって説明する。第１の積分回路６０のまえにはスイッ
チ６が接続され、これがオンすると第１の増幅回路４０
の出力信号は第１の積分回路６０に伝えられる。第１の
積分回路６０はアンプ６１、入力抵抗６２、積分コンデ
ンサ６３、スイッチ６４、電圧ホロワ６５で構成され
た、入力信号を積分するための回路である。スイッチ６
４がオンすると積分コンデンサ６３の電荷は放電され、
積分コンデンサ６３の端子間積分電圧Ｖｆｉは０ボルト
になる。スイッチ６４がオフしスイッチ６がオンすると
積分が始まり積分電圧Ｖｆｉは０ボルトから次第に上昇
する。積分電圧Ｖｆｉは電圧ホロワ６５を経て出力され
る。同様に第２の積分回路７０は第２の増幅回路５０の
出力信号を積分し、積分コンデンサ７３の端子間積分電
圧Ｖｎｉは次第に上昇する。積分電圧Ｖｎｉは電圧ホロ
ワ７５を経て出力される。スイッチ８は電圧ホロワ６５
または電圧ホロワ７５の出力のいずれかを選択してＡ／
Ｄコンバータ９に出力し、Ａ／Ｄコンバータ９はこれを
デジタル値に変換してＣＰＵ８０に出力する。ＣＰＵ８
０は積分電圧Ｖｆｉおよび積分電圧Ｖｎｉを、読み書き
可能な揮発性のメモリ８１（ランダム・アクセス・メモ
リ、以下ＲＡＭという）内の適切なアドレスに割り付け
られた電圧Ｖｆおよび電圧Ｖｎにそれぞれ出力する。 【００１４】ＲＡＭ８１はこの他にもＣＰＵ８０の演算
およびカウント値やフラグなどの一時的な記憶に使用さ
れ、以下に説明するＮｓ、Ｎｅ、Ｎ、Ｎｆ、Ｎｎといっ
たカウント値や、Ｆｆ・Ｆｎといったフラグはすべてこ
の中の適切なアドレスに割り付けられている。さらに以
下の計算に使用されるＶｆｄ、Ｖｎｄ、Ｖｆｏ、Ｖｎ
ｏ、Ｖｔｈ、Ｖｆｉ、Ｖｎｉ、Ｒ、Ｔｉ、Ｔ５といった
変数の一時的な記憶も行う。また、読み出し可能な不揮
発性のメモリ８２（リード・オンリ・メモリ、以下ＲＯ
Ｍという）はＣＰＵ８０のプログラムおよびデータの半
永久的な格納に使用される。 【００１５】次に本発明の実施例の回路の動作について
概略を説明する。この測距ルーチンに入ると、まず図１
内のすべての回路の電源をオンする。次にＲＡＭ８１の
内容をクリアし、第１の増幅回路４０と第２の増幅回路
５０の最適なゲインを決定する。このゲイン決定の動作
中に、第１の増幅回路４０と第１の積分回路６０の特性
を表す回数Ｎｆと、第２の増幅回路５０と第２の積分回
路７０の特性を表す回数Ｎｎがそれぞれ定まる。また被
写体の輝度が非常に大きいと判断された場合にはＲＡＭ
８１中の至近フラグＦｎをセットし、その場合は測距を
行わずに被写体は最至近にあるものととみなし値Ｘを１
とする。続いて第１の増幅回路４０と第２の増幅回路５
０のオフセット電圧の測定および増幅比の算出を行い、
２つの増幅回路の回路的な差異を吸収するためのオフセ
ット電圧Ｖｆｄ、オフセット電圧Ｖｎｄ、比Ｒといった
定数を導く。それから測距動作を行なって被写体までの
距離を求め、続く露出動作に入る。 【００１６】次に、第１の増幅回路４０と第２の増幅回
路５０のゲイン決定の動作を図２を使って詳細に説明す
る。最初にＣＰＵ８０はスイッチ４を第１の電流電圧変
換回路２０側にオンする。それからスイッチ６４とスイ
ッチ７４とをオンし、積分コンデンサ６３と積分コンデ
ンサ７３とにたまっている電荷を放電させる（図２の
ａ）。十分に電荷を放電した後、スイッチ６４とスイッ
チ７４とをオフし（図２のｂ）、クリア信号ＣＲを発生
して回数Ｎを０にクリアする（図２のｃ）。そしてＣＰ
Ｕ８０は投光回路１０を動作させ、投光信号ＥＭを発生
してＩＲＥＤ１４を駆動し投光を開始する（図２の
ｄ）。投光開始に伴う各アンプの立ち上り時間の確保と
電源変動の影響とを軽減するため、投光後時間Ｔ１を経
過してからスイッチ６とスイッチ７とをオンし、時間Ｔ
２の間だけ積分させる（図２のｅ）。それが終わると投
光を停止すると共にスイッチ６をオフして（図２の
ｆ）、時間Ｔ３の間だけ待機し、カウントアップ信号Ｃ
Ｕを発生して回数Ｎに１を加える（図２のｇ）。 【００１７】以上の動作をあらかじめ決められた回数Ｎ
ｇ（たとえば１０回）だけ繰り返した後、ＣＰＵ８０は
スイッチ６４とスイッチ７４をオフして積分コンデンサ
６３と積分コンデンサ７３の端子間電圧すなわち積分電
圧Ｖｆｉと積分電圧Ｖｎｉとをスイッチ８を制御して時
系列的にＡ／Ｄコンバータ９に出力し、Ａ／Ｄコンバー
タ９はこれらの電圧をデジタル値に変換してＣＰＵ８０
に出力する。ＣＰＵ８０はＡ／Ｄコンバータ９の出力が
電圧Ｖ１より大きければスイッチ４１とスイッチ５１を
オンし、もし電圧Ｖ１以下であれば最適なゲインに達し
たものとみなす。この時点で積分電圧Ｖｆｉと積分電圧
ＶｎｉとをＡ／Ｄコンバータ９を通じて順次読み込み、
それぞれを電圧Ｖｆおよび電圧ＶｎとしてＲＡＭ８１の
適切なアドレスに格納する。以下同様に積分動作と比較
演算とをくり返し、Ａ／Ｄコンバータ９の出力が電圧Ｖ
１より大きければ、スイッチ４３と５３、４２と５２、
４４と５４の順でそれぞれオンする。もしもすべてのス
イッチをオンしてもまだ電圧Ｖ１より大きければ至近フ
ラグＦｎをセットする。これで増幅回路全体としてのゲ
インが定まったことになる。図３には４回目のゲイン決
定動作で、つまりスイッチ４１と５１、４３と５３、４
２と５２がそれぞれオンした状態で、最適なゲインが得
られた場合を示した。 【００１８】次に、単位投光時間当たりのオフセット電
圧ＶｆｄとＶｎｄの求め方を図４を使って詳細に説明す
る。最初にスイッチ６４とスイッチ７４とをオンし、積
分コンデンサ６３と積分コンデンサ７３とにたまってい
る電荷を放電させる。十分に電荷を放電した後、スイッ
チ６４とスイッチ７４とをオフし、スイッチ４とスイッ
チ５とをオープンにして第１の増幅回路４０と第２の増
幅回路５０の入力を電気的に孤立させる。続いて時間Ｔ
４だけ待機してから投光回路１０を駆動せずにスイッチ
６とスイッチ７とをオンし、積分動作を開始して時間Ｔ
５だけ待機する。この間積分コンデンサ６３と積分コン
デンサ７３には回路のオフセット電圧に起因する電荷が
貯えられる。その後投光・積分動作を終了して、次の式
（１）にしたがって単位投光時間当たりのオフセット電
圧Ｖｆｄを求める。オフセット電圧Ｖｆｄは正の場合も
負の場合も考えられる。 【００１９】 Ｖｆｄ＝Ｖｆｉ・Ｔｉ／Ｔ５ （１） Ｖｎｄも式（２）から同様にして求められる。 【００２０】 Ｖｎｄ＝Ｖｎｉ・Ｔｉ／Ｔ５ （２） 次に比Ｒの求め方を図５を用いて詳細に説明する。既述
のゲイン決定の動作によって第１の増幅回路４０と第２
の増幅回路５０は回路的に等価になっているものの、そ
れぞれの増幅回路を構成する各素子の特性の違いから生
じる回路特性のわずかな差異を吸収するのが目的であ
る。最初にＣＰＵ８０はスイッチ４と５とをいずれも第
１の電流電圧変換回路２０側にオンする（図５のａ）。
次にスイッチ６４とスイッチ７４をオンし、積分コンデ
ンサ６３と積分コンデンサ７３にたまっている電荷を放
電させてからスイッチ６４とスイッチ７４をオフする
（図５のｂ）。これで積分コンデンサ６３および積分コ
ンデンサ７３の両端の電位差は０になる。そしてクリア
信号ＣＲを発生して回数Ｎを０にクリアする（図５の
ｃ）。そしてＣＰＵ８０は投光回路１０を動作させ、投
光信号ＥＭを発生してＩＲＥＤ１４を駆動し投光を開始
する（図５のｄ）。投光開始に伴う各アンプの立ち上り
時間の確保と電源変動の影響とを軽減するため、投光後
時間Ｔ１を経過してから積分回路を時間Ｔ２の間だけ動
作させる（図５のｅ）。それが終わると投光・積分を停
止して（図５のｆ）、時間Ｔ３の間だけ待機し、カウン
トアップ信号ＣＵを発生して回数Ｎに１を加える（図５
のｇ）。ＣＰＵ８０は回数Ｎが回数Ｎｒ（たとえば１０
０回）に達するまで以上の図６ｄ〜ｇの動作を繰り返し
ながら回数Ｎを加算していき、回数Ｎが回数Ｎｒに達し
た時点でスイッチ８とＡ／Ｄコンバータ９を制御して時
系列的に積分電圧ＶｆｉとＶｎｉを読み込み、式（３）
のような比Ｒを求める。 【００２１】 Ｒ＝Ｖｎｉ／Ｖｆｉ （３） この比Ｒは前述のオフセット電圧Ｖｆｄ、Ｖｎｄと同様
に測距が終了した時点で被写体距離を求めるのに必要と
なる。 【００２２】次に、測距動作を図６に基づいて詳細に説
明する。最初にＣＰＵ８０はスイッチ４を第２の電流電
圧変換回路３０側にオンする（図６のａ）。次にスイッ
チ６４とスイッチ７４をオンし、積分コンデンサ６３と
積分コンデンサ７３にたまっている電荷を放電させてか
らスイッチ６４とスイッチ７４をオフする（図６の
ｂ）。これで積分コンデンサ６３および積分コンデンサ
７３の両端の電位差は０になる。そしてクリア信号ＣＲ
を発生して回数Ｎを０にクリアする（図６のｃ）。そし
てＣＰＵ８０は投光回路１０を動作させ、投光信号ＥＭ
を発生してＩＲＥＤ１４を駆動し投光を開始する（図６
のｄ）。投光開始に伴う各アンプの立ち上り時間の確保
と電源変動の影響とを軽減するため、投光後時間Ｔ１を
経過してから積分回路を時間Ｔ２の間だけ動作させる
（図６のｅ）。それが終わると投光・積分を停止して
（図６のｆ）、時間Ｔ３の間だけ待機し、カウントアッ
プ信号ＣＵを発生して回数Ｎに１を加える（図６の
ｇ）。 【００２３】ここで回数Ｎが回数Ｎｍ（たとえば１００
０回）に満たずかつ積分電圧Ｖｆｉと積分電圧Ｖｎｉが
いずれも電圧Ｖ２に達しない場合には、ＣＰＵ８０は以
上の図６ｄ〜ｇの動作を繰り返しながら回数Ｎに１を加
算していくが、積分電圧Ｖｆｉと積分電圧Ｖｎｉのいず
れか一方が電圧Ｖ２に達したらその時点で投光動作を終
了する（図６のｈ）。積分電圧ＶｆｉとＶｎｉは、ＣＰ
Ｕ８０がスイッチ８とＡ／Ｄコンバータ９を制御して時
系列的に読み込む。もし回数Ｎの少なくとも一方が回数
Ｎｍに達してもなお積分電圧Ｖｆｉと積分電圧Ｖｎｉの
いずれも電圧Ｖ２に達しない場合にはＲＡＭ８１中の無
限遠フラグＦｆをセットして終了する。それ以外の場合
は測距終了の時点での回数Ｎｆからオフセット電圧の影
響を除去するため、次のような演算を行う。 【００２４】仮にオフセット電圧が正極性であった場合
の演算方法を図７に従って説明する。測距終了の時点で
積分コンデンサの端子間電圧は積分電圧Ｖｆｉである
が、その中には電圧Ｖｆｏが含まれているため、オフセ
ット電圧がまったくない場合に対して少ない投光回数Ｎ
ｆ’で測距を終了しているはずである。もしオフセット
電圧がまったくなければ、図７に示す回数Ｎｆだけ投光
しなければならないことになる。回数Ｎｆは回数Ｎと電
圧Ｖ２とＶｆｏとＶｎｉとを使って式（４）のように表
される。 【００２５】 Ｎｆ＝Ｎ・Ｖ２・Ｖ２／Ｖｆｉ・（Ｖ２−Ｖｆｏ） （４） ここで電圧Ｖｆｏは単位投光時間当たりのオフセット電
圧Ｖｆｄを使って式（５）のように表される。 【００２６】 Ｖｆｏ＝Ｎ・Ｖｆｄ （５） したがって前記の式（４）と式（５）とから電圧Ｖｆｏ
を消去すれば回数Ｎｆが計算できる。 【００２７】 Ｎｆ＝Ｖ２・Ｖ２／（Ｖｆｉ・Ｖ２／Ｎ−Ｖｆｄ） （６） この回数ＮｆをＲＡＭ８１に格納する。上の例ではオフ
セット電圧が正極性であった場合の演算方法を説明した
が、負極性であった場合は電圧Ｖｆｏが負になるだけ
で、まったく同様に算出される。 【００２８】以上は回数Ｎｆの求め方であるが、回数Ｎ
ｎも同様に式（７）から求められる。 【００２９】 Ｎｎ＝Ｎ・Ｖ２・Ｖ２／Ｖｎｉ・（Ｖ２−Ｖｎｏ） （７） ここで電圧Ｖｎｏは単位投光時間当たりのオフセット電
圧Ｖｎｄを使って式（５）のように表される。 【００３０】 Ｖｎｏ＝Ｎ・Ｖｎｄ （８） したがって前記の式（７）と式（８）とから電圧Ｖｎｏ
を消去すれば回数Ｎｎが計算できる。 【００３１】 Ｎｎ＝Ｖ２・Ｖ２／（Ｖｎｉ・Ｖ２／Ｎ−Ｖｎｄ） （９） 最後に回数Ｎｆ、Ｎｎ、比Ｒを用いて、次のような式
（１０）で与えられる値Ｘを算出する。この演算によっ
て第１の増幅回路４０および第１の積分回路６０の作る
回路と、第２の増幅回路５０および第２の積分回路７０
の作る回路とが有するアンバランスが相殺される。 【００３２】 Ｘ＝Ｎｆ／（Ｎｆ＋Ｎｎ×Ｒ） （１０） この時点で、無限遠フラグＦｆが立っていれば値Ｘに強
制的に０．５が、至近フラグＦｎが立っていれば値Ｘに
強制的に１が代入される。それ以外の場合は以上のよう
な演算によって値Ｘが求められる。そして図８に示すよ
うに、値Ｘが求まるとそれによって一義的に定まるＲＯ
Ｍ８２のアドレスを参照して、被写体までの距離を得
る。最後にモータ８３を制御しレンズ鏡筒８４を合焦位
置まで駆動した後、測距回路の電源をオフして、このル
ーチンを抜ける。 【００３３】以上の例ではオフセット電圧が正極性であ
った場合の演算方法を説明したが、負極性であった場合
は電圧Ｖｆｏが負になるだけで、まったく同様に算出さ
れる。 【００３４】以上が本実施例における回路の動作であ
る。後段アンプのゲイン決定から第２の電流電圧変換回
路３０による測距までの経過を図で表わすと図９のよう
になる。 【００３５】以上の動作をフローチャートで表わすと図
１０〜図１２のようになる。まず、メインルーチンを図
１０に基づいて説明する。この測距ルーチンに入ると、
ＣＰＵ８０は測距回路全体の電源をオンし（＃００
１）、各スイッチを設定する（＃００２）。次にＲＡＭ
８１の内容をクリアする（＃００３）。そして第１の増
幅回路４０と第２の増幅回路５０のゲインを決定し（＃
００４）、至近フラグＦｎの状態を確認し（＃００
５）、もし至近フラグＦｎがセットされていれば値Ｘを
１（最至近に相当する）に設定し（＃００６）、＃０１
２にジャンプする。次に単位投光時間当たりのオフセッ
ト電圧ＶｆｄとＶｎｄを求め（＃００７）、第１の増幅
回路４０と第２の増幅回路５０の特性を補正する比Ｒを
求める（＃００８）。もし至近フラグＦｎがセットされ
ていなければ測距を行なって値Ｘを算出し（＃００
９）、それから無限遠フラグＦｆの状態を確認し（＃０
１０）、セットされていれば値Ｘを０．５（無限遠に相
当する）に設定し（＃０１１）、＃０１２にジャンプす
る。次に値Ｘによって一義的に定まるＲＯＭ８２のアド
レスを参照して、被写体までの距離を求める（＃０１
２）。最後にモータ８３を制御しレンズ鏡筒８４を合焦
位置まで駆動した後（＃０１３）、測距回路の電源をオ
フし（＃０１４）、このルーチンを抜ける。 【００３６】次に、各サブルーチン内での動作を説明す
る。まず、後段の増幅回路（第１の増幅回路４０、第２
の増幅回路５０）のゲイン決定のサブルーチンを図１１
に基づいて説明する。後段の増幅回路のゲイン決定のサ
ブルーチンに入ると、ＣＰＵ８０はスイッチ４を第１の
電流電圧変換回路２０側にオン、他のスイッチはすべて
オフし（＃１０１）、回数Ｎｓを０にクリアし（＃１０
２）、スイッチ６４とスイッチ７４とをそれぞれオンし
積分コンデンサ６３と積分コンデンサ７３とにたまって
いる電荷を放電させてからスイッチ６４とスイッチ７４
とをオフし（＃１０３）、クリア信号ＣＲを発生して回
数Ｎｅを０にクリアする（＃１０４）。 【００３７】続いてＣＰＵ８０は投光信号ＥＭを発生し
て投光回路１０を動作して投光を始め（＃１０５）時間
Ｔ１だけ待機する（＃１０６）と、スイッチ６とスイッ
チ７とをオンし積分動作をしながら（＃１０７）時間Ｔ
２だけ待機する。この間積分コンデンサ６３と積分コン
デンサ７３とには電荷が貯えられる（＃１０８）。それ
から投光回路１０の動作を止めて投光動作を終了し、ス
イッチ６とスイッチ７とをオフし積分動作を終えて（＃
１０９）、カウントアップ信号ＣＵを発生して回数Ｎｅ
に１を加える（＃１１０）。回数Ｎｅがあらかじめ決め
られた回数Ｎｇ未満ならば＃１０５にジャンプする（＃
１１１）。回数Ｎが回数Ｎｇに達したらＣＰＵ８０はス
イッチ６とスイッチ７とをオフし、Ａ／Ｄコンバータ９
を通じて積分電圧Ｖｆｉと積分電圧Ｖｎｉを時系列的に
読み込む。次に積分電圧Ｖｆｉと電圧Ｖ１を比較し（＃
１１２）、電圧Ｖ１以下であれば積分電圧Ｖｆｉと積分
電圧Ｖｎｉとを読み込みＲＡＭ８１の適切なアドレスに
記憶しメインルーチンに戻る。 【００３８】積分電圧Ｖｆｉと積分電圧Ｖｎｉがいずれ
も電圧Ｖ１より大きかった場合、回数Ｎｓが０ならば
（＃１１３）、スイッチ４１と５１を（＃１１４）、回
数Ｎｓが１ならば（＃１１５）、スイッチ４３と５３
を、（＃１１６）、回数Ｎｓが２ならば（＃１１７）、
スイッチ４２と５２を（＃１１８）、回数Ｎｓが３なら
ば（＃１１９）、スイッチ４４と５４を（＃１２０）、
それぞれオンし、回数Ｎｓに１を加えて（＃１２１）、
＃１０２に戻る。もし回数Ｎｓが０から３のいずれでも
なければ至近フラグＦｎをセットし（＃１２２）、この
サブルーチンを抜け、メインルーチンに戻る。 【００３９】次に、測距および値Ｘの算出のサブルーチ
ンを図１２に基づいて説明する。値Ｘの算出のサブルー
チンに入ると、スイッチ５を第２の電流電圧変換回路３
０側にオン、スイッチ６、スイッチ７、スイッチ６４、
スイッチ７４をオフ、その他のスイッチはそのままとし
（＃２０１）、クリア信号ＣＲを発生して回数Ｎを０に
クリアし（＃２０２）、スイッチ６４とスイッチ７４を
オンし積分コンデンサ６３と積分コンデンサ７３にたま
っている電荷を放電させてからスイッチ６４とスイッチ
７４をオフする（＃２０３）。ここで回数ＮをＮｍと比
較し（＃２０４）、回数ＮがＮｍに達していたら無限遠
フラグＦｆをセットしてこのルーチンを抜ける（＃２０
５）。続いて投光信号ＥＭを発生して投光回路１０を動
作して投光を始め（＃２０６）、時間Ｔ１だけ待機する
と（＃２０７）、スイッチ６をオンし積分動作をしなが
ら（＃２０８）時間Ｔ２だけ待機する（＃２０９）。こ
の間積分コンデンサ６３および積分コンデンサ７３には
電荷が貯えられる。それから投光回路１０の動作を止め
て投光動作を終了し、スイッチ６とスイッチ７とをオフ
し積分動作を終えて（＃２１０）、カウントアップ信号
ＣＵを発生して回数Ｎに１を加える（＃２１１）。 【００４０】続いて積分電圧ＶｆｉをＶ２と比較し（＃
２１２）、積分電圧ＶｆｉがＶ２よりも小さければ＃２
０４にジャンプする。続いて積分電圧ＶｎｉをＶ２と比
較し（＃２１３）、積分電圧ＶｎｉがＶ２よりも小さけ
れば＃２０４にジャンプする。積分電圧ＶｆｉとＶｎｉ
のいずれかが電圧Ｖ２以上であればメインルーチンに戻
る。 【００４１】本発明の第２の実施例として、スイッチ４
とスイッチ５とを図１３のように配置し、電圧発生手段
ＶＳを設ける。投光回路１０は近赤外発光素子（以下Ｉ
ＲＥＤという）１４を駆動するための駆動回路であり、
トランジスタ１１、ベース抵抗１２、抵抗およびＩＲＥ
Ｄ１４からなる。演算回路８０（以下ＣＰＵという）か
ら投光信号が出力されると、ＩＲＥＤ１４は発光する。
発光した光は投光レンズ１を通り、不図示の被写体によ
ってその一部を反射され、反射した光の一部は受光レン
ズ２を通ってＰＳＤ３に入射する。実際にはＩＲＥＤ１
４はパルス駆動される。 【００４２】第１の電流電圧変換回路２０、第２の電流
電圧変換回路３０は半導体位置検出素子３（以下ＰＳＤ
という）と一体となって１つの受光回路を構成する。Ｐ
ＳＤ３に光信号が入射すると、ＰＳＤ３はその強度と入
射位置に応じた電流を電流電圧変換回路２０、３０に出
力する。第１の電流電圧変換回路２０はアンプ２１と帰
還抵抗２２で構成された、入力電流に比例した電圧を出
力する回路であり、第２の電流電圧変換回路３０はアン
プ３１と帰還抵抗３２とで構成され、第１の電流電圧変
換回路２０とまったく同じ構成で、信号電流に応じた電
圧が出力される。電圧発生手段ＶＳは基準となる電圧Ｖ
ｓを出力するパルス電圧源である。スイッチ４は第１の
電流電圧変換回路２０と電圧発生手段ＶＳのいずれかを
第１の増幅回路４０に出力し、スイッチ５は第１の電流
電圧変換回路２０と電圧発生手段ＶＳのいずれかを第２
の増幅回路５０に出力する。スイッチ４およびスイッチ
５の状態はＣＰＵ８０によって制御される。この場合、
電圧Ｖｆと電圧Ｖｎの検出は第１の増幅回路４０と第２
の増幅回路５０のゲイン決定動作とは独立して行う。 【００４３】以上、第１および第２の実施例において
は、受光素子の出力電流の処理系統は２系統であるもの
として説明したが、３系統以上の場合も同様にして各系
統の回路的なアンバランスを取り除くことができる。ま
たＲＯＭか、ＥＥＰＲＯＭ（エレクトリック・イレーサ
ブル・プログラマブル・リード・オンリ・メモリ）など
のように読み書き可能な不揮発性のメモリをシステムに
持たせ、出荷時に各回路のオフセット電圧やゲインの補
正値を書き込んでおけば、測距動作中にこれらの補正を
行う必要がなくなり、より高速な動作を期待できる。 【００４４】 【発明の効果】受光素子の相異なる端の出力を処理した
測距時の出力電圧を、受光素子の同一端の出力を処理し
た補正時の出力電圧で補正するので、２つの系統の回路
のアンバランスを取り除き、測距精度が向上する。
【図面の簡単な説明】
【図１】本発明の実施例を示す構成図である。
【図２】本発明の実施例の積分動作を説明する動作図で
ある。 【図３】本発明の実施例のゲイン決定時の一連の動作を
説明する動作図である。 【図４】本発明の実施例のオフセット電圧Ｖｆｄ、Ｖｎ
ｄの算出時の動作を説明する動作図である。 【図５】本発明の実施例の比Ｒの算出時の動作を説明す
る動作図である。 【図６】本発明の実施例の測距動作を説明する動作図で
ある。 【図７】本発明の実施例のオフセット電圧Ｖｆｄ、Ｖｎ
ｄの算出方法を説明する原理図である。 【図８】本発明の実施例の値Ｘから距離を求めるＲＯＭ
８２上のテーブルである。 【図９】本発明の実施例の測距時の一連の動作を説明す
る動作図である。 【図１０】本発明の実施例の動作を示すフローチャート
である。 【図１１】図１０のフローチャートの第１の増幅回路４
０および第２の増幅回路５０のゲインの決定の部分のサ
ブルーチンを示すフローチャートである。 【図１２】図１０のフローチャートの測距動作の部分の
サブルーチンを示すフローチャートである。 【図１３】本発明の第２実施例を示す構成図である。 【図１４】従来の測距装置を示す構成図である。 【符号の説明】 １４ ＩＲＥＤ ３ ＰＳＤ ２０ 第１の電流電圧変換回路 ３０ 第２の電流電圧変換回路 ４ スイッチ ５ スイッチ ４０ 第１の増幅回路 ５０ 第２の増幅回路 ６０ 第１の積分回路 ７０ 第２の積分回路 ８１ 記憶手段（ＲＡＭ） ８０ 演算回路（ＣＰＵ）
ある。 【図３】本発明の実施例のゲイン決定時の一連の動作を
説明する動作図である。 【図４】本発明の実施例のオフセット電圧Ｖｆｄ、Ｖｎ
ｄの算出時の動作を説明する動作図である。 【図５】本発明の実施例の比Ｒの算出時の動作を説明す
る動作図である。 【図６】本発明の実施例の測距動作を説明する動作図で
ある。 【図７】本発明の実施例のオフセット電圧Ｖｆｄ、Ｖｎ
ｄの算出方法を説明する原理図である。 【図８】本発明の実施例の値Ｘから距離を求めるＲＯＭ
８２上のテーブルである。 【図９】本発明の実施例の測距時の一連の動作を説明す
る動作図である。 【図１０】本発明の実施例の動作を示すフローチャート
である。 【図１１】図１０のフローチャートの第１の増幅回路４
０および第２の増幅回路５０のゲインの決定の部分のサ
ブルーチンを示すフローチャートである。 【図１２】図１０のフローチャートの測距動作の部分の
サブルーチンを示すフローチャートである。 【図１３】本発明の第２実施例を示す構成図である。 【図１４】従来の測距装置を示す構成図である。 【符号の説明】 １４ ＩＲＥＤ ３ ＰＳＤ ２０ 第１の電流電圧変換回路 ３０ 第２の電流電圧変換回路 ４ スイッチ ５ スイッチ ４０ 第１の増幅回路 ５０ 第２の増幅回路 ６０ 第１の積分回路 ７０ 第２の積分回路 ８１ 記憶手段（ＲＡＭ） ８０ 演算回路（ＣＰＵ）
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−26858（ＪＰ，Ａ)
特開 平４−208910（ＪＰ，Ａ)
特開 昭63−140531（ＪＰ，Ａ)
英国特許出願公開2272592（ＧＢ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01C 3/00 - 3/32
G01B 11/00 - 11/30 102
G02B 7/28 - 7/40
G03B 13/32 - 13/36
Claims (1)
- (57)【特許請求の範囲】 【請求項１】被写体へ光を照射する投光手段と、前記投
光手段の照射光が前記被写体で反射する光を受光し２つ
の電流出力に変換する受光手段と、前記受光手段の一方
の出力電流を電圧に変換する第１の電流電圧変換回路
と、前記受光手段の他方の出力電流を電圧に変換する第
２の電流電圧変換回路と、前記第１の電流電圧変換回路
の出力を選択する第１の選択手段と、前記第１または第
２の電流電圧変換回路の出力を選択する第２の選択手段
と、前記第１の選択手段に接続され前記第１の選択手段
が選択した信号を増幅する第１の増幅回路と、前記第２
の選択手段に接続され前記第２の選択手段が選択した信
号を増幅する第２の増幅回路と、前記第１の増幅回路の
出力を積分する第１の積分回路と、前記第２の増幅回路
の出力を積分する第２の積分回路と、前記第１の選択手
段が前記第１の電流電圧変換回路を選択しかつ前記第２
の選択手段が前記第２の電流電圧変換回路を選択してい
る時に前記投光手段を動作させた場合の前記第１および
第２の積分回路の出力電圧を記憶する第１の記憶手段
と、前記第１および第２の選択手段が共に前記第１の電
流電圧変換回路を選択している時に前記投光手段の動作
させた場合の前記第１および第２の積分回路の出力電圧
を記憶する第２の記憶手段と、前記第１の記憶手段の出
力を前記第２の記憶手段の出力で補正することにより前
記被写体までの距離を演算する演算手段を有することを
特徴とするカメラ用測距装置。
Priority Applications (3)
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|---|---|---|---|
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| JP10978094 | 1994-05-24 | ||
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-
1995
- 1995-05-09 JP JP11072795A patent/JP3509282B2/ja not_active Expired - Fee Related
- 1995-05-24 GB GB9510525A patent/GB2289817A/en not_active Withdrawn
- 1995-05-24 US US08/449,816 patent/US5610680A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2272592A (en) | 1992-10-29 | 1994-05-18 | Seikosha Kk | Distance measurement |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0843080A (ja) | 1996-02-16 |
| GB2289817A (en) | 1995-11-29 |
| GB9510525D0 (en) | 1995-07-19 |
| US5610680A (en) | 1997-03-11 |
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Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031222 |
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