JP3480826B2 - 電子モジュール製造方法、基板間接合方法、円錐形状半田形成方法、及び基板 - Google Patents

電子モジュール製造方法、基板間接合方法、円錐形状半田形成方法、及び基板

Info

Publication number
JP3480826B2
JP3480826B2 JP2000006956A JP2000006956A JP3480826B2 JP 3480826 B2 JP3480826 B2 JP 3480826B2 JP 2000006956 A JP2000006956 A JP 2000006956A JP 2000006956 A JP2000006956 A JP 2000006956A JP 3480826 B2 JP3480826 B2 JP 3480826B2
Authority
JP
Japan
Prior art keywords
solder
layer
substrate
conical
solder layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000006956A
Other languages
English (en)
Other versions
JP2000223819A (ja
Inventor
ピーター・ジェフリー・
シャジー・フォーク
ジョン・ユー・ニッカーボッカー
スコット・アイラ・ランゼンタール
スディピタ・クマー・ロイ
キャシリーン・アン・サタルター
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2000223819A publication Critical patent/JP2000223819A/ja
Application granted granted Critical
Publication of JP3480826B2 publication Critical patent/JP3480826B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05671—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/065—Material
    • H01L2224/06505—Bonding areas having different materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10135—Alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H01L2224/11472—Profile of the lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1183—Reworking, e.g. shaping
    • H01L2224/1184—Reworking, e.g. shaping involving a mechanical process, e.g. planarising the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13017—Shape in side view being non uniform along the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13018—Shape in side view comprising protrusions or indentations
    • H01L2224/13019—Shape in side view comprising protrusions or indentations at the bonding interface of the bump connector, i.e. on the surface of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1405—Shape
    • H01L2224/14051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/145—Material
    • H01L2224/14505—Bump connectors having different materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1605—Shape
    • H01L2224/16057—Shape in side view
    • H01L2224/16058—Shape in side view being non uniform along the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/81139—Guiding structures on the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10992—Using different connection materials, e.g. different solders, for the same connection
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2036—Permanent spacer or stand-off in a printed circuit or printed circuit assembly
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0104—Tools for processing; Objects used during processing for patterning or coating
    • H05K2203/0113—Female die used for patterning or transferring, e.g. temporary substrate having recessed pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/0465—Shape of solder, e.g. differing from spherical shape, different shapes due to different solder pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3473—Plating of solder
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、基板間の半田相
互接続部、及びその製造方法に関するものであり、特
に、非球形形状を有する半田相互接続部、及びその製造
方法に関する。
【０００２】
【従来の技術】積層セラミック電子構成要素（コンポー
ネント）は、典型的には、ある電子構成要素の表面上の
半田パッドを他の構成要素の表面上の対応するパッドに
接合させることによって、相互に結合される。制御され
た破壊チップ接続（controlledcollapse chip connecti
on）は、ワイア・ボンディングに代わる技術として、Ｉ
ＢＭによって開発された相互接続技術である。この技術
は一般的にＣ４技術もしくはフリップチップ・パッケー
ジングとして知られている。広く言えば、一つもしくは
それ以上の集積回路チップが、単一もしくは多層積層セ
ラミック基板に実装され、電気的及び機械的に、基板上
の対応パッドに、半田バンプのような複数の電気的接続
部によって接続される。集積回路チップは、多層セラミ
ック基板上に、１０×１０アレイのように、アレイ状に
アセンブルすることができる。
【０００３】フリップチップ・パッケージングを使用す
ることにおける鍵となる特徴の一つは、チップと基板と
の間のパターンにおける相応のひずみ（distortion）に
も対応することができるということである。このこと
は、半田接合部の表面張力の最小化によって可能となる
自己整合能力に起因する。しかし、チップ表面と基板表
面との間が、平面性（planarity）から大きく外れる
と、それには対応しきれない。なぜなら、電気的接続
は、チップ上の半田バンプが物理的に基板に接触しなけ
れば、起こり得ないからである。
【０００４】フリップチップ技術を備える多層セラミッ
ク（Multi-layer sceramic (MLS)）チップ・キャリア
は、その設計のために、しばしば下層の基板ヴィアの場
所に局所的な膨らみ（bulge）をもちやすい。加えて、
基板を焼結（sinter）することから生ずる、残留キャン
バ（camber）（非平面性）が、チップ・サイトを横切る
非平面性の悪化につながりうる。およそ２５〜３０ミク
ロンよりもずっと大きいキャンバ量によって、チップ接
合を試みた後に、非接触開口部が生ずることになる。し
たがって、フリップチップ・パッケージングに使用され
る、チップと基板とに典型的に見られる非平面性を解決
し、半田相互接続部を改善する方法を見出すことが、必
要とされていた。
【０００５】米国特許ＵＳＰ５５８７３３７は、上面表
面が底表面よりも大きいバンプ電極の製造方法について
説明している。両方の表面が平坦であり、このような部
品をフリップチップ・パッケージングに組み込んでも、
チップと基板との間の非平面性の問題は解決することが
できない。
【０００６】米国特許ＵＳＰ５５２７７３４は、四角す
い台形状をしている半田相互接続部の形成方法を開示し
ている。四角すい台形状の半田は、無電気メタライゼー
ション浴を使用して形成される。この特許は、フリップ
チップ・パッケージングにおける構成要素の非平面性を
克服する方法を開示、示唆していない。半田の平坦上面
は、電子モジュールにおける電子構成要素の非平面性を
克服することはない。
【０００７】米国特許ＵＳＰ５４７８００７は、円錐部
とベース部とを備えるボール結合部を利用して、チップ
の基板に対するフリップチップ相互接続のための方法と
構造を開示している。すでに煩雑な処理に、さらに、ボ
ール結合の形成における多くの付加的な工程が含まれて
いる。この特許も、電子モジュールにおける電子構成要
素の非平面性を克服する方法を、開示、示唆するもので
はない。
【０００８】米国特許ＵＳＰ５２４４１４３は、電子装
置への射出モールド半田マウンドの装置及び方法を開示
している。この特許も、電子モジュールを組み立てる場
合に、電子モジュールにおける電子構成要素の非平面性
を克服する方法を、開示、示唆するものではない。
【０００９】米国特許ＵＳＰ４７５１５６３は、基板に
形成された汚染レジスト・コーンとの相互接続を開示し
ている。この特許も、電子モジュールを組み立てる場合
に、電子モジュールにおける電子構成要素の非平面性を
克服する方法を、開示、示唆するものではない。
【００１０】
【発明が解決しようとする課題】以上のような従来技術
における問題及び欠点から、本発明の目的は、電子モジ
ュールの組み立てにおいて使用される、電子構成要素の
非平面性を克服する方法を提供するである。
【００１１】本発明の他の目的は、改善された半田相互
接続部を備える電子モジュールを組み立てる方法を提供
することである。
【００１２】本発明の他の目的は、フリップチップ・パ
ッケージングにおいて使用される電子構成要素のキャン
バの問題を解決する半田プリフォームを提供することで
ある。
【００１３】本発明の他の目的は、モジュールの改良さ
れた組み立て方法を提供することである。改良された方
法は、チップと基板とを電気的に相互接続するために使
用される半田接続への応力を減らし、強化された接触を
可能にすることにより、より高い集積性と信頼性を備え
た電子モジュールを可能にする。
【００１４】本発明の他の目的は、半田相互接続に関
し、信頼性、集積性、電気的欠陥の改善された電子モジ
ュールを提供することである。本発明の他の効果につい
ては、以下の説明からも明らかである。
【００１５】
【課題を解決するための手段】以下に本発明の解決手段
を開示する。尚、本解決手段の記載における基板とは、
プリント回路基板、セラミック基板、半導体基板、半導
体ダイ、半導体ウェハ、半導体チップ等、回路を形成す
るための任意の基板を含むものである。
【００１６】本発明の第１の態様は、基板間の半田相互
接続部を有する電子モジュールを製造する方法であっ
て、（ａ）第１の半田層を前記第１の基板表面に付着す
るステップと、（ｂ）第２の半田層を前記第１の半田層
の上にめっきするステップと、（ｃ）２つの基板表面間
の接合を容易にするために、前記第１及び第２の半田層
を非球形形状に形成するステップと、を備える方法、で
ある。
【００１７】本発明の第２の態様は、さらに、スタンド
オフを、前記第１もしくは第２の基板の表面に形成する
ステップと、前記第１及び第２の基板を接触させるステ
ップと、を有し、前記スタンドオフは、前記半田相互接
続部の破壊の程度を制限する、第１の態様に記載の方法
である。
【００１８】本発明の第３の態様は、第２の半田層の融
点は、前記第１の半田層の融点よりも低いことを特徴と
する、第１の態様に記載の方法、である。
【００１９】本発明の第４の態様は、（ｃ）ステップ
は、加熱された圧印（coining）ダイを使用して、前記
第１及び第２の半田層を非球形形状に形作り、前記圧印
ダイは、非球形形状のキャビティ・アレイを備え、堅く
て半田ぬれ性を有しないプレートを有する、第１又は第
２の態様に記載の方法、である。
【００２０】本発明の第５の態様は、（ｃ）ステップ
は、前記第２の半田層を非球形形状に変形させるよう
に、加熱された圧印ダイを使用して前記複数の半田相互
接続部を形作り、圧印ダイは、非球形形状のキャビティ
・アレイを備え、堅くて半田ぬれ性を有しないプレート
を有する、第１又は第２の態様に記載の方法、である。
【００２１】本発明の第６の態様は、（ｃ）ステップに
おいて形成される前記非球形形状部は、スタンドオフを
含む、第１の態様に記載の方法、である。
【００２２】本発明の第７の態様は、第１の半田層は、
鉛−すず合金を含み、前記第２の半田層はすず合金を含
む、第１又は第２の態様に記載の方法、である。
【００２３】本発明の第８の態様は、第１及び第２の基
板間を、非平坦な環境において、非球形形状の半田を使
用して、接合する方法であって、（ａ）前記２つの基板
を準備するステップと、（ｂ）複数の非球形形状の半田
相互接続部を、前記第１基板の表面に形成するステップ
と、（ｃ）スタンドオフを、前記第１又は第２基板の表
面に形成するステップと、（ｄ）前記２つの基板を接触
させるステップと、を有し、前記スタンドオフは前記半
田相互接続部の破壊の程度を制限する、方法である。
【００２４】本発明の第９の態様は、（ｂ）ステップは
さらに、前記第１基板の表面にフォトレジストを付着、
パターニングし、半田相互接続部は前記表面に形成され
る、第８の態様に記載の方法である。
【００２５】本発明の第１０の態様は、前記（ｄ）ステ
ップは、室温よりも高く、前記半田のリフロー温度より
も低い温度において行われる、第８の態様に記載の方法
である。
【００２６】本発明の第１１の態様は、前記非球形形状
は円錐形状である、第１又は第８の態様の方法である。
【００２７】本発明の第１２の態様は、円錐形状の前記
半田相互接続部は、およそ７５〜８０°の底角（base a
ngle）を有する、第１１の態様に記載の方法である。
【００２８】本発明の第１３の態様は、半田相互接続部
において、非球形形状を形成する方法であって、（ａ）
第１の基板と第２の基板とを準備するステップと、
（ｂ）前記第１の基板にマスキング層を付着するステッ
プと、（ｃ）前記マスクング層に複数の開口部をパター
ニングし、現像するステップと、（ｄ）半田層を前記マ
スキング層の前記複数の開口部にめっきすることによっ
て、複数の半田相互接続部を形成するステップと、
（ｅ）前記基板間の接合を非平坦な環境において容易に
するために、前記複数の半田相互接続部を非球形形状に
形作るステップと、を有する方法である。
【００２９】本発明の第１４の態様は、さらに、前記第
２の基板に結合パッドを付着するステップと、（ｂ）ス
テップの前に、前記第１の基板にシード層を付着するス
テップと、（ｄ）ステップの後に、前記マスキング層を
取り除くステップと、を有する、第１３の態様に記載の
方法である。
【００３０】本発明の第１５の態様は、（ｂ）ステップ
の前において、シード層を第１の基板に付着するステッ
プをさらに有する、第１３の態様に記載の方法である。
【００３１】本発明の第１６の態様は、シード層は、ク
ロム−銅合金もしくはチタン−銅合金を含む、第１４又
は１５の態様に記載の方法である。
【００３２】本発明の第１７の態様は、ステップ（ｅ）
の前に、前記半田接続部によって覆われていない前記シ
ード層を取り除くステップをさらに有する、第１４又は
１５の態様に記載の方法である。
【００３３】本発明の第１８の態様は、（ｄ）ステップ
は、マスキング層の複数の開口部に、第１及び第２の半
田層をめっきすることによって、複数の半田相互接続部
を形成することを含む、第１３又は１４の態様に記載の
方法である。
【００３４】本発明の第１９の態様は、第１の半田層
は、およそ０．１ｍｍ〜０．１３ｍｍの厚さと、およそ
０．１ｍｍ〜０．１３ｍｍの直径とを有する、第１８の
態様に記載の方法である。
【００３５】本発明の第２０の態様は、第２の半田層
は、およそ０．０２〜０．０２５ｍｍの厚さを備える、
第１８又は１９の態様に記載の方法である。
【００３６】本発明の第２１の態様は、第１の半田層の
融点は前記第２の半田層の融点よりも高い、第１８の態
様に記載の方法である。
【００３７】本発明の第２２の態様は、（ｅ）ステップ
は、前記複数の半田相互接続部を円錐形形状に形作り、
２つの基板を接触させ、基板間の接合を容易にするため
に、第２の半田層をリフローするステップをさらに有す
る、第１８の態様に記載の方法である。
【００３８】本発明の第２３の態様は、第１の半田層
は、鉛−すず合金を含む、第１８の態様に記載の方法で
ある。
【００３９】本発明の第２４の態様は、第２の半田層
は、すず合金を含む、第１８又は２３の態様に記載の方
法である。
【００４０】本発明の第２５の態様は、すず合金は、共
晶すず−鉛、すず−ビスマス、及びすず−インジウムか
ら構成される群から選択される、第２４の態様に記載の
方法である。
【００４１】本発明の第２６の態様は、相互接続部は円
錐形状であり、第１の半田層はおよそ７５〜８０°の底
角、第２の半田層は６５〜７０°の底角を有する、第１
５の態様に記載の方法である。
【００４２】本発明の第２７の態様は、（ｅ）ステップ
は、複数の半田相互接続部を、円錐形形状に形作ること
を含む、第１３又は１４の態様に記載の方法である。
【００４３】本発明の第２８の態様は、円錐形状の底角
は、およそ７５〜８０°である、第２７の態様に記載の
方法である。
【００４４】本発明の第２９の態様は、（ｅ）ステップ
は、複数の半田相互接続部を、第１の非球形形状と第２
の非球形形状に形作ることを含む、第１３又は１４の態
様に記載の方法である。
【００４５】本発明の第３０の態様は、第２の非球形形
状は、上部平面をスタンドオフのために有する、第２９
の態様に記載の方法である。
【００４６】本発明の第３１の態様は、第１の非球形形
状は、円錐形状を有する、第２９又は３０の態様に記載
の方法である。
【００４７】本発明の第３２の態様は、（ｅ）ステップ
は、加熱された圧印ダイを用いて、複数の半田相互接続
部を非球形形状に形作り、圧印ダイは、非球形形状のキ
ャビティ・アレイを備え、堅く、半田ぬれ性を有しない
プレートを有する、第１３、１４、２１又は２９の態様
に記載の方法である。
【００４８】本発明の第３３の態様は、（ｅ）ステップ
は、複数の半田相互接続部を非球形形状に変形するよう
に、加熱された圧印ダイで、複数の半田相互接続部を形
作る、第１３、１４、２１又は２９の態様に記載の方法
である。
【００４９】本発明の第３４の態様は、プレートは、ガ
ラス、モリブデン合金、チタン合金、チタン−タングス
テン合金、ニッケル合金、及びステンレスから構成され
る群から選択される材料を含む、第３２の態様に記載の
方法である。
【００５０】本発明の第３５の態様は、（ｅ）ステップ
は、非球形形状のキャビティとスタンドオフ形状のキャ
ビティを有する圧印ダイを使用して、半田相互接続部の
一部を非球形形状に形作り、半田相互接続部の他の一部
をスタンドオフを形成するように形作る、請求項１３又
は１４に記載の方法である。
【００５１】本発明の第３６の態様は、２つの基板を接
触させるステップをさらに備える、第１３又は１４の態
様に記載の方法。
【００５２】本発明の第３７の態様は、接触ステップ
は、半田相互接続部をリフローさせて、基板間の接合を
容易にする、第３６の態様に記載の方法である。
【００５３】本発明の第３８の態様は、基板間の接合
は、基板のおよそ５０ミクロンまでのキャンバ（cambe
r）に適応するように行われる、第３７の態様に記載の
方法である。
【００５４】本発明の第３９の態様は、半田相互接続部
の一部は、スタンドオフであり、このスタンドオフは、
非球形形状の半田相互接続部よりも高さが低く、上部平
面を有し、リフローの間、円錐形状半田相互接続部の破
壊の程度を制限する、第３７の態様に記載の方法であ
る。
【００５５】本発明の第４０の態様は、スタンドオフの
高さは、半田相互接続部の高さよりも、およそ２５〜４
０ミクロン低い、第３９の態様に記載の方法である。
【００５６】本発明の第４１の態様は、複数の半田相互
接続部は、第１の半田層と第２の半田層とを含み、第１
の半田層の融点は、前記第２の半田層の融点よりも高
く、リフローは、ほぼ第２の半田層の融点に於いて行わ
れる、第３７、３９又は４０の態様に記載の方法であ
る。
【００５７】本発明の第４２の態様は、制御されたチッ
プ破壊結合における使用に於いて、基板に円錐形状半田
を形成する方法であって、（ａ）基板を準備するステッ
プと、（ｂ）前記基板の表面への結合のために、結合パ
ッドを付着すステップと、（ｃ）前記基板表面にシード
層を付着するステップと、（ｄ）前記シード層にマスク
層を付着、パターニングし、前記マスキング層に開口部
を形成して前記シード層を露出させる、ステップと、
（ｅ）前記マスキング層の開口部に、金属半田をめっき
する、ステップと、（ｆ）前記マスキング層を取り除く
ステップと、（ｇ）前記半田に覆われていない前記シー
ド層を取り除くステップと、（ｈ）前記半田を円錐形状
に形成するステップと、を有する方法である。
【００５８】本発明の第４３の態様は、結合パッドは、
酸化シリコン、クロム及び銅の層を含む、第４２の態様
に記載の方法である。
【００５９】本発明の第４４の態様は、（ｅ）ステップ
は、第１の半田をめっきし、その後に第２の半田をめっ
きする、第４２の態様に記載の方法である。
【００６０】本発明の第４５の態様は、第１半田は、９
７％鉛／３％すず合金であり、第２半田は、共晶すず／
鉛合金である、第４４の態様に記載の方法である。
【００６１】本発明の第４６の態様は、（ｈ）ステップ
は、円錐形状を形成するように半田を形作り、円錐形状
は垂直からおよそ１５〜２５度のテーパを有する、第４
２の態様に記載の方法である。
【００６２】本発明の第４７の態様は、（ｈ）ステップ
は、加熱された圧印ダイを用いて、複数の半田相互接続
部を非球形形状に形作り、圧印ダイは、非球形形状のキ
ャビティ・アレイを備え、堅く、半田ぬれ性を有しない
プレートを有し、プレートは、台形形状のキャビティを
有する、第４２の態様に記載の方法である。
【００６３】本発明の第４８の態様は、さらに、基板と
他の基板とを接触させるステップを有し、（ｈ）ステッ
プは、半田の一部をスタンドオフとして台形形状に形作
り、スタンドオフは、基板間の接触の間に半田の破壊を
制御する、第４２の態様に記載の方法である。本発明の
第４９の態様は、さらに、ポリイミド・スタンドオフを
形成するステップを含む、第４２の態様に記載の方法で
ある。
【００６４】本発明の第５０の態様は、 少なくとも一
つの電気的要素を有する基板であって、電気要素に対応
する結合パッドと、電気要素に対し電気的、機械的な結
合に適した、結合パッド上の円錐形状半田相互接続部と
を有する、基板である。
【００６５】
【発明の実施の形態】本発明の好ましい実施形態につい
て、図１〜９を用いて説明する。図は説明ために、必ず
しも実際の大きさには従っていない。本発明は以下に記
載のように、半導体チップと基板との相互接続に適用す
るのが特に好ましいが、回路を含む他の基板、例えば、
セラミック基板やエポキシ基板のようなチップキャリア
を、下位レベルのプリント回路基板に接続するのにも使
用しうる。
【００６６】図１において、半導体チップ２０は、装置
形成そして配線層のような、全ての前工程の処理がすで
になされている。この段階において、ウェハ２０には、
クロム銅合金もしくはチタン銅合金のようなブランケッ
ト・シード層２２が付着されている。シード層２２の上
にマスキング層としての厚膜レジスト２４が付着され、
半田相互接続部のための所望のアレイに従い、パターニ
ングと現像が行われる。
【００６７】フォトレジストが一旦現像されると、半田
プリフォームがレジストの露出した領域に形成される。
好ましくは、２層の半田プリフォーム２６が、めっき、
もしくは他の方法で、図２、３に示すように付着され
る。第１の半田層２６０は、およそ３１７℃の融点を有
する９７％鉛／３％すずのような高融点半田合金を使用
することができる。第２の半田層２６２は、融点の範囲
はおよそ１１８〜１８３℃にある、共晶すず／鉛合金、
すず／ビスマス合金、もしくは、すず／インジウム合金
のような、低融点はんだ合金を含むことができる。これ
らの層が付着された後に、レジスト２４が取り除かれ
て、シード層２２がエッチング除去される。
【００６８】高密度半田プリフォームのために適当な寸
法が、図３に示されている。第１の半田層は、好ましく
は、およそ０．１ｍｍ〜０．１３ｍｍの厚さと、およそ
０．１ｍｍ〜０．１３ｍｍの直径とを有し、前記第２の
半田層は、好ましくは、およそ０．０２〜０．０２５ｍ
ｍの厚さを備える。さらに好ましくは、第１の半田層２
６０は、およそ０．１３ｍｍの高さを有し、第２の半田
層２６２は、およそ０．０２５ｍｍの厚さを備えてい
る。半田ピラミッドの角度αは、使用されるレジストの
タイプ、露出パラメータ、そして、使用される現像パラ
メータによって決まる。典型的には、半田ピラミッドの
角度αは、Riston（米国登録商標）のようなネガのレジ
ストにおいては、およそ７５〜８０°が適当だろう。
【００６９】本発明の方法に従えば、半田相互接続部２
６が一旦形成されると、ツールが使用されて、図４と５
に示されるように、円錐形状の半田が形成もしくは形作
られる。使用されるツール３０は金属プレートを備え、
金属プレートの中にキャビティ３４のアレイが造られて
いる。金属プレートは、ガラス、モリブデン、ニッケル
合金、チタン、チタン／タングステン合金、ステンレ
ス、もしくは半田にぬれ性のない他の材料から作ること
ができる。キャビティ・アレイ３４は、それぞれのキャ
ビティが、上記の処理によって作られる所望の半田プリ
フォームの傾斜に近い傾斜を有する開口部で形づくられ
る。加えて、キャビティの内側の奥の部分は円錐形状で
あり、その傾斜はキャビティの入り口部分の傾斜より
も、急ではない。尚、キャビティの入り口部分は、例え
ば、垂直からおよそ１５〜２５度のテーパを有するよう
にすることができる。
【００７０】圧印（coining）ツールの金属プレート
は、加熱コイル３２もしくは他の類似する加熱装置を備
え、めっきを、およそ１４０℃〜１７０℃の温度範囲で
加熱する。この圧印ツール３０は、半田プリフォームに
位置あわせされ、押し付けられる。加熱と加圧の組み合
わせによって、低融点半田層２６２は塑性変形を受け
て、圧印ツール３０の円錐形状キャビティ・アレイ３４
にあわせて変形する。図５は、円錐形状に形作られた半
田プリフォーム２６を示している。第１の半田層２６０
の角度αは、およそ７５〜８０°であり、第２の半田層
２６２の角度αは、もしキャビティ３４がおよそ８０°
のスロープを有する場合、６５〜７０°の角度を有す
る。
【００７１】これら円錐形状半田プリフォームの主な使
用目的は、装置表面から異なるｚ軸高さにおいて、円錐
チップが基板パッドと接触するようにして、シリコン・
チップをキャンバを有する基板に接合させることであ
る。円錐形状半田が、チップの設置の間に変形しすぎな
いようにするために、チップの４つの角の位置にスタン
ドオフが必要とされる。円錐形状半田プリフォームを作
るために使用される金属型は、スタンドオフを作るため
に使用することも可能である。これは、図６と７に示さ
れている。型３０におけるキャビティの４つの角の位置
は、円錐形状のものよりも、平坦な表面を有している。
他には、ポリイミド・スタンドオフを、チップもしくは
基板の表面に、周知の技術を使用して、形成することが
できる。
【００７２】図６において、半田プリフォーム２６、３
６を有するチップ２０が示されている。加熱構成要素３
２を有する圧印ツール３０は、半田プリフォームの一部
を円錐形状に形作るためのキャビティ３４を有してい
る。キャビティ３７は、半田プリフォームを平坦化され
た表面を備える円錐台形状に圧印するために、円錐台形
状を有している。その結果得られる円錐台形状半田プリ
フォームは、電子モジュールの組み立ての間、基板、パ
ッケージ、もしくは、ボードに取り付けられるチップ２
０の、円錐形状半田プリフォームの破壊を制御するため
のスタンドオフとなる。
【００７３】円錐形状にされた半田プリフォーム２６
は、典型的には、スタンドオフ半田プリフォーム３６
（Ｈt）よりも、およそ２５〜４０ミクロンほど高くな
っている。スタンドオフの高さＨsは、典型的には、上
記の半田プリフォームの寸法においては、およそ０．１
３ｍｍである。このように、円錐形状半田プリフォーム
とスタンドオフ半田プロフォームとの間に高さの違いを
設けることによって、これらの半田プリフォームが取り
付けられる、基板表面とチップ表面との間において、ｚ
軸方向における約２５〜４０ミクロンの高さの違いまで
適応することができる。これは、基板の多く部分で見出
されるキャンバに関する問題を解消することができる。
【００７４】本発明に従った電子モジュールを組み立て
を説明する。図８は、円錐形状半田相互接続部８を有す
るチップ４を含む電子構成要素の部分的な断面図を示し
ている。円錐形状半田相互接続部８が形成されている表
面に、ポリイミド・スタンドオフ１０を備えている。チ
ップ４は、チップ４の半田相互接続部８に対応する結合
パッド６を有する基板２に、相互接続される。チップ４
は矢印Ａの方向に、基板２に設置される。ポリイミド・
スタンドオフ１０は、基板２表面と、矢印Ｂ付近で接触
する。半田相互接続部８は、矢印Ｃ付近で、基板表面２
の対応結合パッド６と接触する。もちろん、円錐形状半
田相互接続部とスタンドオフは、基板２に形成すること
もできる。この結合パッド６は、好ましくは、酸化シリ
コン、クロム及び銅の層を含む。
【００７５】その結果得られる電子モジュール９０が、
図９に示されている。ここでは、円錐形状の半田相互接
続部８とポリイミド・スタンドオフ１０は、設置の間に
半田プリフォーム８の破壊の程度を制限する。設置の間
に必要とされる力を少なくするために、基板２へのチッ
プ４の設置は、好ましくは、室温よりも高く、半田リフ
ロー温度よりも低い、幾分高い温度において行われ、最
も好ましくは、およそ１００〜１５０℃である。このタ
イプの暖かい温度での設置（warm placement）は、電子
モジュールの組み立ての間に全ての部品に与えられる応
力を減少させ、一方、円錐形状の半田相互接続部は、半
田相互接続部の安定性と信頼性を高めることができる。
この暖設置（warm placement）の後に、電子モジュール
は、低温半田層２６２がリフローされるように、ピーク
温度で加熱炉リフロー・サイクルが行われる。Ｓｎ共晶
半田は、典型的には、そのリフロー温度は１９０〜２１
０℃の範囲で行われる。
【００７６】本発明は、以上のような目的を達成するこ
とができる。本発明の半田プリフォームの使用は、電子
モジュールの組み立てにおいて使用される電子構成要素
の非平面性を解決する方法を与える。この半田プリフォ
ームは、このましくは円錐形状を有する。半田プリフォ
ームが、異なる高さにおいてチップもしくは基板の対向
表面に適合することができることにより、チップや基板
の表面に典型的に見られる非平坦性に適応することがで
きる。これは、半田相互接続部を改善し、信頼性と集積
性の向上した電子モジュールを得ることが可能とする。
半田プリフォームを形成する間に、スタンドオフをも容
易に製造することができるということは、すでに煩雑な
製造処理における工程数を減少させることが可能とす
る。加えて、チップと基板を通常よりも低い温度で接合
することにより、組み立ての間に与えられる熱応力を減
少され、一方、電子構成要素の設置を制御することが可
能となる。
【００７７】以上の説明は、本発明の一実施例を示した
に過ぎず、多くの変形、変更が可能であることは、当業
者にとって明らかであり、本発明がこの実施例に限定さ
れることは、一切意図されるものではない。
【図面の簡単な説明】
【図１】 本実施形態における、基板上のフォトレジス
ト層を示す概略図である。
【図２】 本実施形態における、基板に２層の半田プリ
フォームを形成した構造を示す該略図である。
【図３】 本実施形態における、２層の半田プリフォー
ムの構造を示す該略図である。
【図４】 本実施形態における、圧印ダイを用いて、半
田相互接続部を形作る様子を示す該略図である。
【図５】 本実施形態における、非球形形状半田相互接
続部の構造を示す該略図である。
【図６】 本実施形態における、圧印ダイを用いて、非
球形形状半田相互接続部とスタンドオフを形作る様子を
示す該略図である。
【図７】 本実施形態における、基板上の非球形形状半
田相互接続部とスタンドオフを示す該略図である。
【図８】 本実施形態における、基板間の接合前の様子
を示す該略図である。
【図９】 本実施形態における、基板間の接合の様子を
示す該略図である。
【符号の説明】
２ 基板、４ チップ、８ 円錐形状半田相互接続部、
１０ポリイミド・スタンドオフ、６ 結合パッド、２０
半導体チップ２０、２２ブランケット・シード層、２
４ 厚膜レジスト、３０ 圧印ツール、２６、３６半田
プリフォーム、３２ 加熱コイル、３４、３７ キャビ
ティ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シャジー・フォーク アメリカ合衆国12533ニューヨーク州ホ ープウェル・ジャンクション、ダータン トラ・ドライブ６ (72)発明者 ジョン・ユー・ニッカーボッカー アメリカ合衆国12533ニューヨーク州ホ ープウェル・ジャンクション、クリーメ リー・ロード53 (72)発明者 スコット・アイラ・ランゼンタール アメリカ合衆国12538ニューヨーク州ハ イドパーク、ウィリアム・ペン・コート ３ (72)発明者 スディピタ・クマー・ロイ アメリカ合衆国12590ニューヨーク州ワ ッピンジャーズ・ホールズ、ローリン グ・グリーン・レーン23 (72)発明者 キャシリーン・アン・サタルター アメリカ合衆国12533ニューヨーク州ホ ープウェル・ジャンクション、ダリ・ロ ード20 (56)参考文献 特開 平８−222573（ＪＰ，Ａ) 特開 平２−150031（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H05K 3/24 B23K 1/00 H01L 21/60 H05K 3/34

Claims (39)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板間の半田相互接続部を有する電子モ
    ジュールを製造する方法であって、 （ａ）第１の半田層を前記第１の基板表面に付着するス
    テップと、 （ｂ）前記第１の半田層の融点よりも低い第２の半田層
    を前記第１の半田層の上にめっきするステップと、 （ｃ）２つの基板表面間の接合を容易にするために、前
    記第１及び第２の半田層を円錐形状に形成するステップ
    とを備え、 前記円錐形状は、前記第２の半田層により形成された頂
    部と前記第２の半田層とが接合した形状をなし、接続相
    手の基板表面の高さの変動に対応した接続を可能とする
    る方法。
  2. 【請求項２】 さらに、スタンドオフを、前記第１もし
    くは第２の基板の表面に形成するステップと、 前記第１及び第２の基板を接触させるステップと、を有
    し、 前記スタンドオフは、前記半田相互接続部の破壊の程度
    を制限する、請求項１に記載の方法。
  3. 【請求項３】 前記（ｃ）ステップは、加熱された圧印
    （ｃｏｉｎｉｎｇ）ダイを使用して、前記第１及び第２
    の半田層を円錐形状に形作り、 前記圧印ダイは、円錐形状のキャビティ・アレイを備
    え、堅くて半田ぬれ性を有しないプレートを有する、請
    求項１又は２に記載の方法。
  4. 【請求項４】 前記（ｃ）ステップは、前記第２の半田
    層を円錐形状に変形させるように、加熱された圧印ダイ
    を使用して前記複数の半田相互接続部を形作り、 前記圧印ダイは、円錐形状のキャビティ・アレイを備
    え、堅くて半田ぬれ性を有しないプレートを有する、請
    求項１又は２に記載の方法。
  5. 【請求項５】 前記（ｃ）ステップにおいて形成される
    前記円錐形状部は、スタンドオフを含む、請求項１に記
    載の方法。
  6. 【請求項６】 前記第１の半田層は、鉛−すず合金を含
    み、前記第２の半田層はすず合金を含む、請求項１又は
    ２に記載の方法。
  7. 【請求項７】 第１及び第２の基板間を、非平坦な環境
    において、円錐形状の半田を使用して、接合する方法で
    あって、 （ａ）前記２つの基板を準備するステップと、 （ｂ）複数の円錐形状の半田相互接続部を、前記第１の
    基板の表面に形成するステップと、 （ｃ）スタンドオフを、前記第１又は第２基板の表面に
    形成するステップと、 （ｄ）前記２つの基板を接触させるステップと、 を有し、前記第１及び第２の基板の配置間に働く力を減
    少させ、かつ前記スタンドオフは前記半田相互接続部の
    破壊の程度を制限する、方法。
  8. 【請求項８】 前記（ｂ）ステップはさらに、前記第１
    の基板の表面にフォトレジストを付着、パターニング
    し、 前記半田相互接続部は前記表面に形成される、請求項７
    に記載の方法。
  9. 【請求項９】 前記（ｄ）ステップは、室温よりも高
    く、前記半田のリフロー温度よりも低い温度において行
    われる、請求項７に記載の方法。
  10. 【請求項１０】 前記円錐形状の前記半田相互接続部
    は、およそ７５〜８０°の底角（ｂａｓｅａｎｇｌｅ）
    を有する、請求項７に記載の方法。
  11. 【請求項１１】 半田相互接続部において、円錐形状を
    形成する方法であって、 （ａ）第１の基板と第２の基板とを準備するステップ
    と、 （ｂ）前記第１の基板にマスキング層を付着するステッ
    プと、 （ｃ）前記マスクング層に複数の開口部をパターニング
    し、現像するステップと、 （ｄ）半田層を前記マスキング層の前記複数の開口部に
    めっきすることによって、複数の半田相互接続部を形成
    するステップと、 （ｅ）前記基板間の接合を非平坦な環境において容易に
    するために、前記複数の半田相互接続部を円錐形状に形
    作るステップと、 を有する方法。
  12. 【請求項１２】 さらに、前記第２の基板に結合パッド
    を付着するステップと、 前記（ｂ）ステップの前に、前記第１の基板にシード層
    を付着するステップと、 前記（ｄ）ステップの後に、前記マスキング層を取り除
    くステップと、 を有する、請求項１１に記載の方法。
  13. 【請求項１３】 前記（ｂ）ステップの前において、シ
    ード層を前記第１の基板に付着するステップをさらに有
    する、請求項１１に記載の方法。
  14. 【請求項１４】 前記シード層は、クロム−銅合金もし
    くはチタン−銅合金を含む、請求項１２又は１３に記載
    の方法。
  15. 【請求項１５】 前記ステップ（ｅ）の前に、前記半田
    接続部によって覆われていない前記シード層を取り除く
    ステップをさらに有する、請求項１２又は１３に記載の
    方法。
  16. 【請求項１６】 前記（ｄ）ステップは、前記マスキン
    グ層の前記複数の開口部に、第１及び第２の半田層をめ
    っきすることによって、複数の半田相互接続部を形成す
    ることを含む、請求項１２又は１３に記載の方法。
  17. 【請求項１７】 前記第１の半田層は、およそ０．１ｍ
    ｍ〜０．１３ｍｍの厚さと、およそ０．１ｍｍ〜０．１
    ３ｍｍの直径とを有する、請求項１６に記載の方法。
  18. 【請求項１８】 前記第２の半田層は、およそ０．０２
    〜０．０２５ｍｍの厚さを備える、請求項１６又は１７
    に記載の方法。
  19. 【請求項１９】 前記第１の半田層の融点は前記第２の
    半田層の融点よりも高い、請求項１６に記載の方法。
  20. 【請求項２０】 前記（ｅ）ステップは、前記複数の半
    田相互接続部を円錐形形状に形作り、前記２つの基板を
    接触させ、前記基板間の接合を容易にするために、前記
    第２の半田層をリフローするステップをさらに有する、
    請求項１６に記載の方法。
  21. 【請求項２１】 前記第１の半田層は、鉛−すず合金を
    含む、請求項１６に記載の方法。
  22. 【請求項２２】 前記第２の半田層は、すず合金を含
    む、請求項１６又は２１に記載の方法。
  23. 【請求項２３】 前記すず合金は、共晶すず−鉛、すず
    −ビスマス、及びすず−インジウムから構成される群か
    ら選択される、請求項２２に記載の方法。
  24. 【請求項２４】 前記の相互接続部は円錐形状であり、
    前記第１の半田層はおよそ７５〜８０°の底角、前記第
    ２の半田層は６５〜７０°の底角を有する、請求項１３
    に記載の方法。
  25. 【請求項２５】 前記（ｅ）ステップは、前記複数の半
    田相互接続部を、円錐形形状に形作ることを含む、請求
    項１１又は１２に記載の方法。
  26. 【請求項２６】 前記（ｅ）ステップは、前記複数の半
    田相互接続部を、第１の円錐形状と第２の円錐形状に形
    作ることを含む、請求項１１又は１２に記載の方法。
  27. 【請求項２７】 前記第２の円錐形状は、上部平面をス
    タンドオフのために有する、請求項２６に記載の方法。
  28. 【請求項２８】 前記第１の円錐形状は、円錐形状を有
    する、請求項２６又は２７に記載の方法。
  29. 【請求項２９】 前記（ｅ）ステップは、加熱された圧
    印ダイを用いて、前記複数の半田相互接続部を円錐形状
    に形作り、 前記圧印ダイは、円錐形状のキャビティ・アレイを備
    え、堅く、半田ぬれ性を有しないプレートを有する、請
    求項１１、１２、１９又は２６に記載の方法。
  30. 【請求項３０】 前記（ｅ）ステップは、前記複数の半
    田相互接続部を円錐形状に変形するように、加熱された
    圧印ダイで、前記複数の半田相互接続部を形作る、請求
    項１１、１２、１９又は２６に記載の方法。
  31. 【請求項３１】 前記プレートは、ガラス、モリブデン
    合金、チタン合金、チタン−タングステン合金、ニッケ
    ル合金、及びステンレスから構成される群から選択され
    る材料を含む、請求項２９に記載の方法。
  32. 【請求項３２】 前記（ｅ）ステップは、円錐形状のキ
    ャビティとスタンドオフ形状のキャビティを有する圧印
    ダイを使用して、前記半田相互接続部の一部を円錐形状
    に形作り、前記半田相互接続部の他の一部をスタンドオ
    フを形成するように形作る、請求項１１又は１２に記載
    の方法。
  33. 【請求項３３】 前記２つの基板を接触させるステップ
    をさらに備える、請求項１１又は１２に記載の方法。
  34. 【請求項３４】 前記接触ステップは、前記半田相互接
    続部をリフローさせて、前記基板間の接合を容易にす
    る、請求項３３に記載の方法。
  35. 【請求項３５】 前記基板間の接合は、前記基板のおよ
    そ５０ミクロンまでのキャンバ（ｃａｍｂｅｒ）に適応
    するように行われる、請求項３４に記載の方法。
  36. 【請求項３６】 前記半田相互接続部の一部は、スタン
    ドオフであり、 当該スタンドオフは、前記円錐形状の半田相互接続部よ
    りも高さが低く、上部平面を有し、リフローの間、円錐
    形状半田相互接続部の破壊の程度を制限する、請求項３
    ４に記載の方法。
  37. 【請求項３７】 前記スタンドオフの高さは、前記半田
    相互接続部の高さよりも、およそ２５〜４０ミクロン低
    い、請求項３６に記載の方法。
  38. 【請求項３８】 前記複数の半田相互接続部は、第１の
    半田層と第２の半田層とを含み、 前記第１の半田層の融点は、前記第２の半田層の融点よ
    りも高く、 前記リフローは、ほぼ前記第２の半田層の融点に於いて
    行われる、請求項３４、３６又は３７に記載の方法。
  39. 【請求項３９】 少なくとも一つの電気的要素を有する
    基板であって、 前記電気要素に対応する結合パッドと、 前記電気要素に対し電気的、機械的な結合に適した、前
    記結合パッド上に第１の半田層とその上に前記第１の半
    田層の融点よりも低い第２の半田層とにより形成された
    円錐形状半田相互接続部とを備え、 前記円錐形状半田相互接続部は、前記第２の半田層によ
    り形成された頂部と前記第２の半田層とが接合した形状
    をなし、接続相手の基板表面の高さの変動に対応した接
    続を可能とするを有する、基板。
JP2000006956A 1999-01-19 2000-01-14 電子モジュール製造方法、基板間接合方法、円錐形状半田形成方法、及び基板 Expired - Fee Related JP3480826B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/233,383 US6184062B1 (en) 1999-01-19 1999-01-19 Process for forming cone shaped solder for chip interconnection
US09/233383 1999-01-19

Publications (2)

Publication Number Publication Date
JP2000223819A JP2000223819A (ja) 2000-08-11
JP3480826B2 true JP3480826B2 (ja) 2003-12-22

Family

ID=22877014

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000006956A Expired - Fee Related JP3480826B2 (ja) 1999-01-19 2000-01-14 電子モジュール製造方法、基板間接合方法、円錐形状半田形成方法、及び基板

Country Status (4)

Country Link
US (2) US6184062B1 (ja)
JP (1) JP3480826B2 (ja)
KR (1) KR20000053412A (ja)
TW (1) TW449890B (ja)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376915B1 (en) * 1999-02-26 2002-04-23 Rohm Co., Ltd Semiconductor device and semiconductor chip
JP3548082B2 (ja) * 2000-03-30 2004-07-28 三洋電機株式会社 半導体装置及びその製造方法
US7138653B1 (en) * 2000-06-08 2006-11-21 Micron Technology, Inc. Structures for stabilizing semiconductor devices relative to test substrates and methods for fabricating the stabilizers
US6780682B2 (en) * 2001-02-27 2004-08-24 Chippac, Inc. Process for precise encapsulation of flip chip interconnects
KR100443504B1 (ko) * 2001-06-12 2004-08-09 주식회사 하이닉스반도체 볼 그리드 어레이 패키지 구조 및 그 제조방법
US6541305B2 (en) * 2001-06-27 2003-04-01 International Business Machines Corporation Single-melt enhanced reliability solder element interconnect
US7053491B2 (en) * 2002-02-04 2006-05-30 Intel Corporation Electronic assembly having composite electronic contacts for attaching a package substrate to a printed circuit board
US6753613B2 (en) * 2002-03-13 2004-06-22 Intel Corporation Stacked dice standoffs
US6750082B2 (en) * 2002-09-13 2004-06-15 Advanpack Solutions Pte. Ltd. Method of assembling a package with an exposed die backside with and without a heatsink for flip-chip
US6892925B2 (en) * 2002-09-18 2005-05-17 International Business Machines Corporation Solder hierarchy for lead free solder joint
US7087458B2 (en) * 2002-10-30 2006-08-08 Advanpack Solutions Pte. Ltd. Method for fabricating a flip chip package with pillar bump and no flow underfill
US6870270B2 (en) * 2002-12-28 2005-03-22 Intel Corporation Method and structure for interfacing electronic devices
US20040134680A1 (en) * 2003-01-09 2004-07-15 Xiang Dai Use of perimeter stops to support solder interconnects between integrated circuit assembly components
JP2004349361A (ja) * 2003-05-21 2004-12-09 Casio Comput Co Ltd 半導体装置およびその製造方法
US6849944B2 (en) * 2003-05-30 2005-02-01 Texas Instruments Incorporated Using a supporting structure to control collapse of a die towards a die pad during a reflow process for coupling the die to the die pad
US7646095B2 (en) * 2003-09-30 2010-01-12 Panasonic Corporation Semiconductor device
JP3905100B2 (ja) * 2004-08-13 2007-04-18 株式会社東芝 半導体装置とその製造方法
US7160757B2 (en) * 2005-04-25 2007-01-09 Intel Corporation Gap control between interposer and substrate in electronic assemblies
KR100723497B1 (ko) * 2005-08-11 2007-06-04 삼성전자주식회사 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지
US20070292708A1 (en) * 2005-08-12 2007-12-20 John Pereira Solder composition
US20070037004A1 (en) * 2005-08-12 2007-02-15 Antaya Technologies Corporation Multilayer solder article
US20070231594A1 (en) * 2005-08-12 2007-10-04 John Pereira Multilayer solder article
US20070036670A1 (en) * 2005-08-12 2007-02-15 John Pereira Solder composition
US20080175748A1 (en) * 2005-08-12 2008-07-24 John Pereira Solder Composition
KR20080037681A (ko) * 2005-08-23 2008-04-30 로무 가부시키가이샤 반도체 칩 및 그 제조 방법 및 반도체 장치
TWI275187B (en) * 2005-11-30 2007-03-01 Advanced Semiconductor Eng Flip chip package and manufacturing method of the same
US20080029686A1 (en) * 2006-08-04 2008-02-07 International Business Machines Corporation Precision fabricated silicon mold
WO2008049006A2 (en) 2006-10-17 2008-04-24 Fry's Metals, Inc. Materials for use with interconnects of electrical devices and related methods
US7810702B2 (en) * 2008-07-02 2010-10-12 International Business Machines Corporation Solder standoffs for injection molding of solder
US8766439B2 (en) 2009-12-10 2014-07-01 International Business Machines Corporation Integrated circuit chip with pyramid or cone-shaped conductive pads for flexible C4 connections and a method of forming the integrated circuit chip
JP2012069704A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 半導体装置及びその製造方法
US8987897B2 (en) 2010-11-24 2015-03-24 Mediatek Inc. Semiconductor package
JP5050111B1 (ja) * 2011-03-30 2012-10-17 株式会社東芝 テレビジョン装置および電子機器
US8531040B1 (en) * 2012-03-14 2013-09-10 Honeywell International Inc. Controlled area solder bonding for dies
US9646923B2 (en) 2012-04-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices
JP5971000B2 (ja) 2012-07-20 2016-08-17 富士通株式会社 配線基板、配線基板の製造方法、電子機器及び電子機器の製造方法
US9564415B2 (en) * 2012-09-14 2017-02-07 Maxim Integrated Products, Inc. Semiconductor package device having passive energy components
US8941236B2 (en) 2012-09-28 2015-01-27 Intel Corporation Using collapse limiter structures between elements to reduce solder bump bridging
US9207275B2 (en) 2012-12-14 2015-12-08 International Business Machines Corporation Interconnect solder bumps for die testing
US9165876B2 (en) * 2013-03-11 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure and methods for forming the same
KR102270748B1 (ko) * 2013-11-07 2021-06-30 삼성전자주식회사 솔더볼 부착 장치, 솔더볼 부착 방법 및 이를 포함하는 반도체 패키지의 제조 방법
US20150279793A1 (en) * 2014-03-27 2015-10-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9953909B2 (en) * 2016-07-18 2018-04-24 Intel Corporation Ball grid array (BGA) with anchoring pins
US10689248B2 (en) * 2017-03-16 2020-06-23 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
CN107309571A (zh) * 2017-08-08 2017-11-03 深圳市亿铖达工业有限公司 一种预成型焊片
US11444048B2 (en) 2017-10-05 2022-09-13 Texas Instruments Incorporated Shaped interconnect bumps in semiconductor devices
US10971474B1 (en) * 2019-03-01 2021-04-06 Xilinx, Inc. Package integration for high bandwidth memory
US11373989B1 (en) 2020-08-28 2022-06-28 Xilinx, Inc. Package integration for laterally mounted IC dies with dissimilar solder interconnects
CN113900292B (zh) * 2021-08-17 2022-08-16 江苏特丽亮镀膜科技有限公司 一种用于acf胶膜联结结构的热压装置及其工艺
CN113900291B (zh) 2021-08-17 2022-08-16 江苏特丽亮镀膜科技有限公司 一种用于acf胶膜联结结构的制作设备及其制作工艺
CN117894813B (zh) * 2024-03-13 2024-06-11 杭州海康微影传感科技有限公司 光电探测器的制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4751563A (en) 1984-11-05 1988-06-14 International Business Machines, Corp. Microminiaturized electrical interconnection device and its method of fabrication
NL9002163A (nl) * 1990-10-05 1992-05-06 Philips Nv Werkwijze voor de vervaardiging van een halfgeleiderinrichting.
US5244143A (en) 1992-04-16 1993-09-14 International Business Machines Corporation Apparatus and method for injection molding solder and applications thereof
JPH08510358A (ja) 1993-04-14 1996-10-29 アムコール・エレクトロニクス・インク 集積回路チップと基板との相互接続
JP3152796B2 (ja) 1993-05-28 2001-04-03 株式会社東芝 半導体装置およびその製造方法
JP3258764B2 (ja) * 1993-06-01 2002-02-18 三菱電機株式会社 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法
US5802699A (en) * 1994-06-07 1998-09-08 Tessera, Inc. Methods of assembling microelectronic assembly with socket for engaging bump leads
US5657207A (en) * 1995-03-24 1997-08-12 Packard Hughes Interconnect Company Alignment means for integrated circuit chips
US6083773A (en) * 1997-09-16 2000-07-04 Micron Technology, Inc. Methods of forming flip chip bumps and related flip chip bump constructions
US5984164A (en) * 1997-10-31 1999-11-16 Micron Technology, Inc. Method of using an electrically conductive elevation shaping tool

Also Published As

Publication number Publication date
US20010015495A1 (en) 2001-08-23
JP2000223819A (ja) 2000-08-11
KR20000053412A (ko) 2000-08-25
US6559527B2 (en) 2003-05-06
US6184062B1 (en) 2001-02-06
TW449890B (en) 2001-08-11

Similar Documents

Publication Publication Date Title
JP3480826B2 (ja) 電子モジュール製造方法、基板間接合方法、円錐形状半田形成方法、及び基板
JP4928945B2 (ja) バンプ−オン−リードフリップチップ相互接続
JP5629580B2 (ja) 二重ポスト付きフリップチップ相互接続
JP3875077B2 (ja) 電子デバイス及びデバイス接続方法
JP5186550B2 (ja) 電気的相互接続構造体及びその形成方法
JP3561934B2 (ja) 相互接続用ポストの製造方法
US6190940B1 (en) Flip chip assembly of semiconductor IC chips
TWI404114B (zh) 具有在基板上之窄互連部位之倒裝晶片互連
US8541291B2 (en) Thermo-compression bonded electrical interconnect structure and method
US8367539B2 (en) Semiconductor device and semiconductor device manufacturing method
US20090289360A1 (en) Workpiece contact pads with elevated ring for restricting horizontal movement of terminals of ic during pressing
KR20130130685A (ko) 이중 또는 복수회 에칭된 플립-칩 컨넥터를 갖는 마이크로전자 패키지 및 그 제조 방법
JP2006054360A (ja) 半導体装置とその製造方法
US6984792B2 (en) Dielectric interposer for chip to substrate soldering
JPH0666358B2 (ja) 高密度ソルダ・バンプの製造方法と高密度ソルダ・バンプ用基板ソケット
US6413849B1 (en) Integrated circuit package with surface mounted pins on an organic substrate and method of fabrication therefor
JP4835406B2 (ja) 実装構造体とその製造方法および半導体装置とその製造方法
JP2001044606A (ja) 半導体パッケージの実装構造体およびその実装方法並びにそのリワーク方法
JP4097310B2 (ja) 多層回路基板の製造方法
JPH09246324A (ja) 電子部品及びそのバンプ形成方法
JP3173109B2 (ja) 半導体素子及びその製造方法
JP2001230537A (ja) ハンダバンプの形成方法
JPH11186454A (ja) Ｂｇａ型集積回路部品、その製造方法およびその実装方法
JP2003297977A (ja) 電子部品の製造方法
JPH1012659A (ja) 電子部品の接続構造

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees