JP3394136B2 - Ａｇｃ装置 - Google Patents
Ａｇｃ装置Info
- Publication number
- JP3394136B2 JP3394136B2 JP20549496A JP20549496A JP3394136B2 JP 3394136 B2 JP3394136 B2 JP 3394136B2 JP 20549496 A JP20549496 A JP 20549496A JP 20549496 A JP20549496 A JP 20549496A JP 3394136 B2 JP3394136 B2 JP 3394136B2
- Authority
- JP
- Japan
- Prior art keywords
- agc
- control
- circuit
- speed
- agc device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はＡＧＣ装置に関し、
特にＡＧＣによる歪みを低減したＡＧＣ装置に関する。
特にＡＧＣによる歪みを低減したＡＧＣ装置に関する。
【０００２】
【従来の技術】従来のリバースＡＧＣ装置は、例えば図
１１のブロック図に示すように、入力信号電圧に対する
増幅利得を可変する可変利得増幅回路１を持ち、その出
力電圧をＡＧＣ制御回路２に入力してＡＧＣ制御電圧を
得て可変利得増幅回路１の入力側に帰還する（例えば、
入力信号を増幅するトランジスタに逆バイアス電圧とし
てＡＧＣ制御電圧を印加する）ことにより、その利得を
可変して出力電圧を一定に保つように制御するものであ
る。ＡＧＣ制御回路２は、例えば、整流回路３と、抵抗
Ｒ１及びコンデンサＣ１からなる時定数Ａを有し、整流
回路３の整流出力を平滑する積分回路４と、積分回路４
の出力をＡＧＣ基準値（しきい値）（例えば０. ６）と
比較し差分を出力する加減算回路５と、抵抗Ｒ３, Ｒ４
及びコンデンサＣ２からなる時定数Ｂを有し、加減算回
路５の出力を積分してＡＧＣ制御電圧を得て可変利得増
幅回路１に印加する積分回路６とより構成される。
１１のブロック図に示すように、入力信号電圧に対する
増幅利得を可変する可変利得増幅回路１を持ち、その出
力電圧をＡＧＣ制御回路２に入力してＡＧＣ制御電圧を
得て可変利得増幅回路１の入力側に帰還する（例えば、
入力信号を増幅するトランジスタに逆バイアス電圧とし
てＡＧＣ制御電圧を印加する）ことにより、その利得を
可変して出力電圧を一定に保つように制御するものであ
る。ＡＧＣ制御回路２は、例えば、整流回路３と、抵抗
Ｒ１及びコンデンサＣ１からなる時定数Ａを有し、整流
回路３の整流出力を平滑する積分回路４と、積分回路４
の出力をＡＧＣ基準値（しきい値）（例えば０. ６）と
比較し差分を出力する加減算回路５と、抵抗Ｒ３, Ｒ４
及びコンデンサＣ２からなる時定数Ｂを有し、加減算回
路５の出力を積分してＡＧＣ制御電圧を得て可変利得増
幅回路１に印加する積分回路６とより構成される。
【０００３】図１２は図１１のＡＧＣ装置の各部の波形
であり、それぞれ、（Ａ）はＡＧＣ装置の入力信号、
（Ｂ）は整流回路３の整流出力（例えば全波整流回路を
用いた場合）、（Ｃ）は積分回路４の出力、（Ｄ）はＡ
ＧＣ制御回路２の出力（ＡＧＣ制御電圧）、（Ｅ）はＡ
ＧＣ装置の出力信号を示す。上記構成の従来のリバース
ＡＧＣ装置では、ＡＧＣ制御電圧の検出を行なう入力信
号周波数に対してＡＧＣ制御回路２のＡＧＣ制御速度の
方が速いと（ＡＧＣ時定数のほうが小さいと）、入力信
号の波形（図１２（Ａ））に追従してＡＧＣが動作する
ことにより入力信号が圧縮され、図１２（Ｅ）に示すよ
うに出力信号波形に歪みを発生する。
であり、それぞれ、（Ａ）はＡＧＣ装置の入力信号、
（Ｂ）は整流回路３の整流出力（例えば全波整流回路を
用いた場合）、（Ｃ）は積分回路４の出力、（Ｄ）はＡ
ＧＣ制御回路２の出力（ＡＧＣ制御電圧）、（Ｅ）はＡ
ＧＣ装置の出力信号を示す。上記構成の従来のリバース
ＡＧＣ装置では、ＡＧＣ制御電圧の検出を行なう入力信
号周波数に対してＡＧＣ制御回路２のＡＧＣ制御速度の
方が速いと（ＡＧＣ時定数のほうが小さいと）、入力信
号の波形（図１２（Ａ））に追従してＡＧＣが動作する
ことにより入力信号が圧縮され、図１２（Ｅ）に示すよ
うに出力信号波形に歪みを発生する。
【０００４】この原理を利用して信号の圧縮を行なう例
も有るが、出力信号を一定に保つことが目的のＡＧＣ装
置では、有害な歪みの発生になる。したがって、ＡＧＣ
制御速度が速く（ＡＧＣ時定数が小さく）かつ圧縮度が
大きい場合には、正弦波の入力信号が入力されても台形
波や方形波の出力信号が出力される。無線受信機などに
使用される、ＡＧＣ検出を行なう入力信号周波数の高い
ＡＧＣ装置では、ＡＧＣ制御速度（ＡＧＳ時定数）に対
して入力信号波形の変化が速いためにこのような歪みは
発生しにくいが、ベースバンド（オーディオ周波数）で
信号を扱う機器等に使用されるＡＧＣ装置の場合は、先
に上げた理由により出力信号の歪みを発生する。このと
き発生する歪みは、ＡＧＣ制御速度に対して波形の変化
速度が遅くなる低い周波数程悪化する。これは、ＡＧＣ
装置の処理可能な入力信号周波数の下限またはＡＧＣ制
御速度の上限を決めることになる。従来、このようなＡ
ＧＣを原因とする歪みを低減するには、ＡＧＣ制御速度
を遅くしていたため高速な制御が困難だった。このとき
の制御速度の設定は、ＡＧＣ制御回路１２の積分回路４
または積分回路６の時定数を変更することによって行わ
れる。
も有るが、出力信号を一定に保つことが目的のＡＧＣ装
置では、有害な歪みの発生になる。したがって、ＡＧＣ
制御速度が速く（ＡＧＣ時定数が小さく）かつ圧縮度が
大きい場合には、正弦波の入力信号が入力されても台形
波や方形波の出力信号が出力される。無線受信機などに
使用される、ＡＧＣ検出を行なう入力信号周波数の高い
ＡＧＣ装置では、ＡＧＣ制御速度（ＡＧＳ時定数）に対
して入力信号波形の変化が速いためにこのような歪みは
発生しにくいが、ベースバンド（オーディオ周波数）で
信号を扱う機器等に使用されるＡＧＣ装置の場合は、先
に上げた理由により出力信号の歪みを発生する。このと
き発生する歪みは、ＡＧＣ制御速度に対して波形の変化
速度が遅くなる低い周波数程悪化する。これは、ＡＧＣ
装置の処理可能な入力信号周波数の下限またはＡＧＣ制
御速度の上限を決めることになる。従来、このようなＡ
ＧＣを原因とする歪みを低減するには、ＡＧＣ制御速度
を遅くしていたため高速な制御が困難だった。このとき
の制御速度の設定は、ＡＧＣ制御回路１２の積分回路４
または積分回路６の時定数を変更することによって行わ
れる。
【０００５】一方、従来のＡＧＣ装置として、入力信号
のレベルが次第に大きくなるときと次第に小さくなって
いくときとでＡＧＣ制御速度を切り替えてこういった歪
みを低減しようというタイプのものもある。図１３はこ
のようなタイプのリバースＡＧＣ装置の一例を示すブロ
ック図であり、積分回路４は、抵抗Ｒ１及びコンデンサ
Ｃ１と、抵抗Ｒ１に並列接続された抵抗Ｒ２（ただし、
Ｒ１＞Ｒ２とする）及びダイオードＤ１の直列接続回路
とからなり、積分回路６は、抵抗Ｒ３及びコンデンサＣ
２と、コンデンサＣ２に直列接続された抵抗Ｒ４及びダ
イオードＤ２の並列接続回路とからなる。
のレベルが次第に大きくなるときと次第に小さくなって
いくときとでＡＧＣ制御速度を切り替えてこういった歪
みを低減しようというタイプのものもある。図１３はこ
のようなタイプのリバースＡＧＣ装置の一例を示すブロ
ック図であり、積分回路４は、抵抗Ｒ１及びコンデンサ
Ｃ１と、抵抗Ｒ１に並列接続された抵抗Ｒ２（ただし、
Ｒ１＞Ｒ２とする）及びダイオードＤ１の直列接続回路
とからなり、積分回路６は、抵抗Ｒ３及びコンデンサＣ
２と、コンデンサＣ２に直列接続された抵抗Ｒ４及びダ
イオードＤ２の並列接続回路とからなる。
【０００６】図１３において、ＡＧＣ装置の可変利得増
幅回路１への入力電圧レベルが大きくなるにつれてその
出力レベルが大きくなるので、ＡＧＣ制御回路２への入
力レベルが大きくなる。このとき、整流回路３を介する
積分回路４への入力レベルが大きくなり、積分回路４の
ダイオードＤ１がオンになり、抵抗Ｒ２が抵抗Ｒ１に並
列接続されるため積分回路４の時定数が速く（小さく）
なる。次に、加減算回路５を介する積分回路６への入力
は小さくなり、積分回路６のダイオードＤ２もオンにな
るので抵抗Ｒ４がダイオードＤ２で短絡され、積分回路
６の時定数が速く（小さく）なる。こうして、積分回路
４及び６の時定数は速く（小さく）なってＡＧＣ制御速
度は速くなる。これに対して、可変利得増幅回路１への
入力電圧レベルが一定または小さくなる方向に変化する
とき（すなわち、ＡＧＣ制御回路２への入力レベルが一
定または小さくなるとき）には、両積分回路のダイオー
ドは共にオフになるので、積分回路４の時定数は抵抗Ｒ
１とコンデンサＣ１で決定され、同様に積分回路６の時
定数は抵抗Ｒ３, Ｒ４及びコンデンサＣ２で決定され、
その結果、積分回路４及び６の時定数は長くなってＡＧ
Ｃ制御速度は遅く（長く）なる。
幅回路１への入力電圧レベルが大きくなるにつれてその
出力レベルが大きくなるので、ＡＧＣ制御回路２への入
力レベルが大きくなる。このとき、整流回路３を介する
積分回路４への入力レベルが大きくなり、積分回路４の
ダイオードＤ１がオンになり、抵抗Ｒ２が抵抗Ｒ１に並
列接続されるため積分回路４の時定数が速く（小さく）
なる。次に、加減算回路５を介する積分回路６への入力
は小さくなり、積分回路６のダイオードＤ２もオンにな
るので抵抗Ｒ４がダイオードＤ２で短絡され、積分回路
６の時定数が速く（小さく）なる。こうして、積分回路
４及び６の時定数は速く（小さく）なってＡＧＣ制御速
度は速くなる。これに対して、可変利得増幅回路１への
入力電圧レベルが一定または小さくなる方向に変化する
とき（すなわち、ＡＧＣ制御回路２への入力レベルが一
定または小さくなるとき）には、両積分回路のダイオー
ドは共にオフになるので、積分回路４の時定数は抵抗Ｒ
１とコンデンサＣ１で決定され、同様に積分回路６の時
定数は抵抗Ｒ３, Ｒ４及びコンデンサＣ２で決定され、
その結果、積分回路４及び６の時定数は長くなってＡＧ
Ｃ制御速度は遅く（長く）なる。
【０００７】このようなＡＧＣ装置で、低い周波数入力
まで歪みを十分低くしようとすると、ダイオードがオフ
になるとき（すなわち時定数が遅くなるとき）のＡＧＣ
制御速度を非常に遅くしなければならない。例えば、周
波数１００Ｈｚの入力信号に対して歪みが十分低くなる
ように適切に設定された時定数では、ＡＧＣ装置へ入力
されたフルスケールの前記入力信号が減衰して非常に微
弱な信号になった場合に、その微弱な信号に適切な利得
（出力レベルがＡＧＣ基準値になる利得）になるまで５
秒から１０秒以上かかり、入力信号レベルの変動が激し
いときには実用に供さない。このように、従来のＡＧＣ
装置では、入力信号が小さくなっていくときのＡＧＣに
よる歪み改善として、入力信号が小さくなっていくとき
には大きくなっていくときに対して遅い時定数を設定す
ることができたが、時間の経過に対しては時定数が変化
しないために、歪みの低減と弱くなっていく方向の入力
信号への追従性とが両立しなかった。
まで歪みを十分低くしようとすると、ダイオードがオフ
になるとき（すなわち時定数が遅くなるとき）のＡＧＣ
制御速度を非常に遅くしなければならない。例えば、周
波数１００Ｈｚの入力信号に対して歪みが十分低くなる
ように適切に設定された時定数では、ＡＧＣ装置へ入力
されたフルスケールの前記入力信号が減衰して非常に微
弱な信号になった場合に、その微弱な信号に適切な利得
（出力レベルがＡＧＣ基準値になる利得）になるまで５
秒から１０秒以上かかり、入力信号レベルの変動が激し
いときには実用に供さない。このように、従来のＡＧＣ
装置では、入力信号が小さくなっていくときのＡＧＣに
よる歪み改善として、入力信号が小さくなっていくとき
には大きくなっていくときに対して遅い時定数を設定す
ることができたが、時間の経過に対しては時定数が変化
しないために、歪みの低減と弱くなっていく方向の入力
信号への追従性とが両立しなかった。
【０００８】
【発明が解決しようとする課題】本発明の目的は、上記
従来のＡＧＣ装置の問題点を解決し、ベースバンドを扱
っても高速な応答特性と低歪みを両立させることができ
るＡＧＣ装置を提供することにある。
従来のＡＧＣ装置の問題点を解決し、ベースバンドを扱
っても高速な応答特性と低歪みを両立させることができ
るＡＧＣ装置を提供することにある。
【０００９】本発明に係るＡＧＣ装置は、可変利得増幅
回路と、出力信号レベルを検出し検出されたレベルに応
じて前記可変利得増幅回路を制御するＡＧＣ制御回路と
からなるＡＧＣ装置において、オーディオ周波数の入力
信号レベルがＡＧＣのしきい値以下になった時点でＡＧ
Ｃ制御速度を最小とし、その後の時間経過と共にＡＧＣ
制御速度を徐々に上げていくことを特徴とするものであ
る。
回路と、出力信号レベルを検出し検出されたレベルに応
じて前記可変利得増幅回路を制御するＡＧＣ制御回路と
からなるＡＧＣ装置において、オーディオ周波数の入力
信号レベルがＡＧＣのしきい値以下になった時点でＡＧ
Ｃ制御速度を最小とし、その後の時間経過と共にＡＧＣ
制御速度を徐々に上げていくことを特徴とするものであ
る。
【００１０】また、本発明に係るＡＧＣ装置は、入力信
号レベルがＡＧＣのしきい値以下になった後再びしきい
値を越える信号が入力された時には、ＡＧＣ制御速度を
最大とすることを特徴とするものである。
号レベルがＡＧＣのしきい値以下になった後再びしきい
値を越える信号が入力された時には、ＡＧＣ制御速度を
最大とすることを特徴とするものである。
【００１１】また、本発明に係るＡＧＣ装置は、ＡＧＣ
制御速度の可変に応じて、最小とした制御速度を上げる
速さを変えることを特徴とするものである。
制御速度の可変に応じて、最小とした制御速度を上げる
速さを変えることを特徴とするものである。
【００１２】また、本発明に係るＡＧＣ装置は、可変利
得増幅回路と、出力信号レベルを検出し検出されたレベ
ルに応じて前記可変利得増幅回路を制御するＡＧＣ制御
回路とからなるＡＧＣ装置において、前記可変利得増幅
回路の前段に帯域可変型フィルタを備え、入力信号レベ
ルがＡＧＣのしきい値以下になった時一定時間の間ＡＧ
Ｃ制御を行わず、前記フィルタの帯域特性を可変すると
き、前記フィルタの低域カットオフ周波数に応じてＡＧ
Ｃ制御を行わない時間の設定を変えることを特徴とする
ものである。
得増幅回路と、出力信号レベルを検出し検出されたレベ
ルに応じて前記可変利得増幅回路を制御するＡＧＣ制御
回路とからなるＡＧＣ装置において、前記可変利得増幅
回路の前段に帯域可変型フィルタを備え、入力信号レベ
ルがＡＧＣのしきい値以下になった時一定時間の間ＡＧ
Ｃ制御を行わず、前記フィルタの帯域特性を可変すると
き、前記フィルタの低域カットオフ周波数に応じてＡＧ
Ｃ制御を行わない時間の設定を変えることを特徴とする
ものである。
【００１３】また、本発明に係るＡＧＣ装置は、入力信
号レベルがＡＧＣのしきい値以下になった後再びしきい
値を越える信号が入力された時には、ＡＧＣ制御を再開
することを特徴とするものである。
号レベルがＡＧＣのしきい値以下になった後再びしきい
値を越える信号が入力された時には、ＡＧＣ制御を再開
することを特徴とするものである。
【００１４】また、本発明に係るＡＧＣ装置は、さら
に、可変利得増幅回路の前段に帯域可変型フィルタを備
え、前記フィルタの帯域特性を可変するとき、前記フィ
ルタの低域カットオフ周波数に応じてＡＧＣ制御を行わ
ない時間の設定を変えることを特徴とするものである。
に、可変利得増幅回路の前段に帯域可変型フィルタを備
え、前記フィルタの帯域特性を可変するとき、前記フィ
ルタの低域カットオフ周波数に応じてＡＧＣ制御を行わ
ない時間の設定を変えることを特徴とするものである。
【００１５】また、本発明に係るＡＧＣ装置は、ＡＧＣ
制御を行わない時間をフィルタの低域カットオフ周波数
ｆの１／ｆまたは、１／２ｆとすることを特徴とするも
のである。
制御を行わない時間をフィルタの低域カットオフ周波数
ｆの１／ｆまたは、１／２ｆとすることを特徴とするも
のである。
【００１６】また、本発明に係るＡＧＣ装置は、可変利
得増幅回路と、出力信号レベルを検出し検出されたレベ
ルに応じて前記可変利得増幅回路を制御するＡＧＣ制御
回路とからなるＡＧＣ装置において、オーディオ周波数
の入力信号レベルがＡＧＣのしきい値以下になった時点
から、一定時間の間ＡＧＣ制御を行なわず、その後の時
間経過と共にＡＧＣ制御速度を最小から次第に上げるこ
とを特徴とするものである。
得増幅回路と、出力信号レベルを検出し検出されたレベ
ルに応じて前記可変利得増幅回路を制御するＡＧＣ制御
回路とからなるＡＧＣ装置において、オーディオ周波数
の入力信号レベルがＡＧＣのしきい値以下になった時点
から、一定時間の間ＡＧＣ制御を行なわず、その後の時
間経過と共にＡＧＣ制御速度を最小から次第に上げるこ
とを特徴とするものである。
【００１７】また、本発明に係るＡＧＣ装置は、ＡＧＣ
制御回路はディジタル的にＡＧＣ制御速度を可変するＤ
ＳＰを含み、ＡＧＣ制御速度の制御データは、ＡＧＣ制
御速度可変のための演算データのビット長より短く、Ａ
ＧＣ制御速度可変のための演算データをＡＧＣ制御デー
タと同じビット長に切り捨て、または丸め処理を行なう
ことを特徴とするものである。
制御回路はディジタル的にＡＧＣ制御速度を可変するＤ
ＳＰを含み、ＡＧＣ制御速度の制御データは、ＡＧＣ制
御速度可変のための演算データのビット長より短く、Ａ
ＧＣ制御速度可変のための演算データをＡＧＣ制御デー
タと同じビット長に切り捨て、または丸め処理を行なう
ことを特徴とするものである。
【００１８】
【作用】可変利得増幅回路と、出力信号レベルを検出し
検出されたレベルに応じて前記可変利得増幅回路を制御
するＡＧＣ制御回路とからなるＡＧＣ装置において、オ
ーディオ周波数の入力信号レベルがＡＧＣのしきい値以
下になった時ＡＧＣ制御速度を最小とし、その後の時間
経過と共にＡＧＣ制御速度を徐々に上げていくようにす
る。また、可変利得増幅回路と、出力信号レベルを検出
し検出されたレベルに応じて前記可変利得増幅回路を制
御するＡＧＣ制御回路とからなるＡＧＣ装置において、
可変利得増幅回路の前段に帯域可変型フィルタを備え、
入力信号レベルがＡＧＣのしきい値以下になった時一定
時間の間ＡＧＣ制御を行わず、フィルタの帯域特性を可
変するとき、フィルタの低域カットオフ周波数に応じて
ＡＧＣ制御を行わない時間の設定を変える。したがっ
て、入力信号電圧レベルが下がっていくときには、入力
信号周波数のような速い変化には追従性を低くして信号
を圧縮しないようにし、所定時間経過後に追従性を元に
戻すようにしているので、ベースバンドを扱っても高速
な応答特性と低歪みを実現することができる。
検出されたレベルに応じて前記可変利得増幅回路を制御
するＡＧＣ制御回路とからなるＡＧＣ装置において、オ
ーディオ周波数の入力信号レベルがＡＧＣのしきい値以
下になった時ＡＧＣ制御速度を最小とし、その後の時間
経過と共にＡＧＣ制御速度を徐々に上げていくようにす
る。また、可変利得増幅回路と、出力信号レベルを検出
し検出されたレベルに応じて前記可変利得増幅回路を制
御するＡＧＣ制御回路とからなるＡＧＣ装置において、
可変利得増幅回路の前段に帯域可変型フィルタを備え、
入力信号レベルがＡＧＣのしきい値以下になった時一定
時間の間ＡＧＣ制御を行わず、フィルタの帯域特性を可
変するとき、フィルタの低域カットオフ周波数に応じて
ＡＧＣ制御を行わない時間の設定を変える。したがっ
て、入力信号電圧レベルが下がっていくときには、入力
信号周波数のような速い変化には追従性を低くして信号
を圧縮しないようにし、所定時間経過後に追従性を元に
戻すようにしているので、ベースバンドを扱っても高速
な応答特性と低歪みを実現することができる。
【００１９】
【発明の実施の形態】図１は本発明に係るＡＧＣ装置の
第１の実施例のブロック図を示す。図１では、図１３の
従来構成における積分回路４の抵抗Ｒ１と積分回路６の
抵抗Ｒ４を可変抵抗器とすると共に、時定数可変制御回
路７を追加し、この時定数可変制御回路７で可変抵抗器
Ｒ１及びＲ４の抵抗値を可変制御することによって積分
回路４及び６の時定数を可変して、ＡＧＣ制御速度を可
変するようにしたものである。時定数可変制御回路７
は、積分回路４の入力電圧と出力電圧（コンデンサＣ１
の両端電圧）とが入力され、その電圧差が予め決められ
たＡＧＣ基準値（しきい値）（例えば０. ６Ｖ）より小
さいか大きいかにしたがって制御出力を発生する。
第１の実施例のブロック図を示す。図１では、図１３の
従来構成における積分回路４の抵抗Ｒ１と積分回路６の
抵抗Ｒ４を可変抵抗器とすると共に、時定数可変制御回
路７を追加し、この時定数可変制御回路７で可変抵抗器
Ｒ１及びＲ４の抵抗値を可変制御することによって積分
回路４及び６の時定数を可変して、ＡＧＣ制御速度を可
変するようにしたものである。時定数可変制御回路７
は、積分回路４の入力電圧と出力電圧（コンデンサＣ１
の両端電圧）とが入力され、その電圧差が予め決められ
たＡＧＣ基準値（しきい値）（例えば０. ６Ｖ）より小
さいか大きいかにしたがって制御出力を発生する。
【００２０】まず、ＡＧＣ装置への入力信号電圧レベル
が一定であるときや上昇していく場合は、積分回路４の
入力電圧レベルに対してその出力電圧レベルは同じかよ
り低い状態にある。このとき、積分回路４の入力電圧と
出力電圧との電圧差がしきい値より低いので、時定数可
変制御回路７は、積分回路４及び６の可変抵抗器Ｒ１及
びＲ４の抵抗値が最小になるように可変制御する。また
この場合には、積分回路４のダイオードＤ１と積分回路
６のダイオードＤ２は共にオンとなる。したがって、積
分回路４の時定数は、最小抵抗値となった可変抵抗器Ｒ
１と抵抗Ｒ２の並列抵抗値とコンデンサＣ１の容量とで
決定されて最小（最速）になり、同様に、積分回路６の
時定数は、抵抗Ｒ３の抵抗値とコンデンサＣ２の容量と
で決定されて最小（最速）になる。その結果、積分回路
４及び６の時定数が共に最小（最速）となりＡＧＣ制御
回路２のＡＧＣ制御速度が最大になるので、ＡＧＣ装置
は入力信号の変化に速やかに追従するように働く。
が一定であるときや上昇していく場合は、積分回路４の
入力電圧レベルに対してその出力電圧レベルは同じかよ
り低い状態にある。このとき、積分回路４の入力電圧と
出力電圧との電圧差がしきい値より低いので、時定数可
変制御回路７は、積分回路４及び６の可変抵抗器Ｒ１及
びＲ４の抵抗値が最小になるように可変制御する。また
この場合には、積分回路４のダイオードＤ１と積分回路
６のダイオードＤ２は共にオンとなる。したがって、積
分回路４の時定数は、最小抵抗値となった可変抵抗器Ｒ
１と抵抗Ｒ２の並列抵抗値とコンデンサＣ１の容量とで
決定されて最小（最速）になり、同様に、積分回路６の
時定数は、抵抗Ｒ３の抵抗値とコンデンサＣ２の容量と
で決定されて最小（最速）になる。その結果、積分回路
４及び６の時定数が共に最小（最速）となりＡＧＣ制御
回路２のＡＧＣ制御速度が最大になるので、ＡＧＣ装置
は入力信号の変化に速やかに追従するように働く。
【００２１】これに対して、ＡＧＣ装置への入力信号電
圧レベルが下降していく場合には、積分回路４の入力電
圧よりコンデンサＣ１の電圧は高くなる。このように積
分回路４のコンデンサ電圧より入力電圧が下がったと
き、その電圧差がしきい値を越えると、時定数可変制御
回路７は、積分回路４及び６の可変抵抗器Ｒ１及びＲ４
の抵抗値を最も高い値になるように可変制御する。ま
た、このとき、積分回路４のダイオードＤ１と積分回路
６のダイオードＤ２は共にオフとなる。したがって、積
分回路４の時定数は、最大抵抗値となった可変抵抗器Ｒ
１とコンデンサＣ１の容量とで決定されて最大に（最も
遅く）なり、同様に、積分回路６の時定数は、最大抵抗
値となった可変抵抗Ｒ４と抵抗Ｒ３の直列抵抗値とコン
デンサＣ２の容量とで決定されて最大に（最も遅く）な
る。その結果、積分回路４及び６の時定数が共に最大に
（最も遅く）なりＡＧＣ制御回路２のＡＧＣ制御速度が
最小になるので、ＡＧＣ装置の入力信号電圧レベルの変
化に対する追従速度が遅くなる。その後、入力信号電圧
レベルが下降している間、時定数可変制御回路７は、最
大抵抗値となったＲ１及びＲ４の抵抗値を時間経過と共
に次第に小さな抵抗値となるように連続可変制御し、そ
れによって積分回路４及び６の時定数は徐々に小さくな
り、その結果、ＡＧＣ装置のＡＧＣ制御速度は最小から
時間の経過と共に次第に速くなって最終的に最速にな
る。（図１のダイオードを持つ積分回路では、ダイオー
ドがオンになったときに最速になるのだから、ここでは
「ダイオードがオフでの最速」になる。）
圧レベルが下降していく場合には、積分回路４の入力電
圧よりコンデンサＣ１の電圧は高くなる。このように積
分回路４のコンデンサ電圧より入力電圧が下がったと
き、その電圧差がしきい値を越えると、時定数可変制御
回路７は、積分回路４及び６の可変抵抗器Ｒ１及びＲ４
の抵抗値を最も高い値になるように可変制御する。ま
た、このとき、積分回路４のダイオードＤ１と積分回路
６のダイオードＤ２は共にオフとなる。したがって、積
分回路４の時定数は、最大抵抗値となった可変抵抗器Ｒ
１とコンデンサＣ１の容量とで決定されて最大に（最も
遅く）なり、同様に、積分回路６の時定数は、最大抵抗
値となった可変抵抗Ｒ４と抵抗Ｒ３の直列抵抗値とコン
デンサＣ２の容量とで決定されて最大に（最も遅く）な
る。その結果、積分回路４及び６の時定数が共に最大に
（最も遅く）なりＡＧＣ制御回路２のＡＧＣ制御速度が
最小になるので、ＡＧＣ装置の入力信号電圧レベルの変
化に対する追従速度が遅くなる。その後、入力信号電圧
レベルが下降している間、時定数可変制御回路７は、最
大抵抗値となったＲ１及びＲ４の抵抗値を時間経過と共
に次第に小さな抵抗値となるように連続可変制御し、そ
れによって積分回路４及び６の時定数は徐々に小さくな
り、その結果、ＡＧＣ装置のＡＧＣ制御速度は最小から
時間の経過と共に次第に速くなって最終的に最速にな
る。（図１のダイオードを持つ積分回路では、ダイオー
ドがオンになったときに最速になるのだから、ここでは
「ダイオードがオフでの最速」になる。）
【００２２】さらに、ＡＧＣ装置への入力信号電圧レベ
ルが下降していく途中で再び上昇するように変化した場
合は、積分回路４の入力電圧とコンデンサＣ１の電圧の
電圧差がＡＧＣのしきい値を越えた時点で、時定数可変
制御回路７は、積分回路４及び６の可変抵抗器Ｒ１及び
Ｒ４の抵抗値が最小になるように可変制御する。またこ
の場合には、積分回路４のダイオードＤ１と積分回路６
のダイオードＤ２は共にオンとなる。したがって、前述
のように、積分回路４及び６の時定数が共に最小（最
速）となりＡＧＣ制御回路２のＡＧＣ制御速度が最大に
なるので、ＡＧＣ装置は入力信号の変化に速やかに追従
するように働く。以上述べたように、図１のＡＧＣ装置
では、入力信号レベルの変化にしたがってＡＧＣ制御回
路の時定数を可変することによって、入力電圧が下がり
始めてから一定時間追従性が下がる以外は、本来の追従
性を維持する。
ルが下降していく途中で再び上昇するように変化した場
合は、積分回路４の入力電圧とコンデンサＣ１の電圧の
電圧差がＡＧＣのしきい値を越えた時点で、時定数可変
制御回路７は、積分回路４及び６の可変抵抗器Ｒ１及び
Ｒ４の抵抗値が最小になるように可変制御する。またこ
の場合には、積分回路４のダイオードＤ１と積分回路６
のダイオードＤ２は共にオンとなる。したがって、前述
のように、積分回路４及び６の時定数が共に最小（最
速）となりＡＧＣ制御回路２のＡＧＣ制御速度が最大に
なるので、ＡＧＣ装置は入力信号の変化に速やかに追従
するように働く。以上述べたように、図１のＡＧＣ装置
では、入力信号レベルの変化にしたがってＡＧＣ制御回
路の時定数を可変することによって、入力電圧が下がり
始めてから一定時間追従性が下がる以外は、本来の追従
性を維持する。
【００２３】
【実施例】次に、図２は本発明に係るＡＧＣ装置の第２
の実施例のブロック図を示す。図２では、図１３の従来
構成における積分回路４の抵抗Ｒ１、Ｒ２と積分回路６
の抵抗Ｒ３を切替制御回路８によって制御されるスイッ
チＳ１及びＳ２によって切り離すように構成したもので
ある。切替制御回路８は、積分回路４の入力電圧と出力
電圧（コンデンサＣ１の両端電圧）とが入力され、その
電圧差が予め決められたＡＧＣ基準値（しきい値）（例
えば０. ６Ｖ）より小さいか大きいかにしたがってスイ
ッチＳ１の切替を制御する。スイッチＳ１によって積分
回路４及び６の各抵抗が切り離されているとき、（出力
には電流が流れていかないものとすると、）積分回路４
及び６のコンデンサＣ１及びＣ２の電圧が保持される。
ＡＧＣ装置への入力電圧が一定であるときや上昇してい
くときには、積分回路４の入力電圧に対してコンデンサ
Ｃ１の電圧が同じか低い状態にある。このとき、積分回
路４の入力電圧と出力電圧との電圧差がしきい値より低
いので、切替制御回路１はスイッチＳ１及びＳ２をオン
に維持し、積分回路４及び６の出力電圧を入力電圧に応
じて変化するようにして、ＡＧＣ装置が入力信号レベル
の変化に速やかに追従するように働く。この場合の動作
は図１３と同じなのでここでは詳述しない。
の実施例のブロック図を示す。図２では、図１３の従来
構成における積分回路４の抵抗Ｒ１、Ｒ２と積分回路６
の抵抗Ｒ３を切替制御回路８によって制御されるスイッ
チＳ１及びＳ２によって切り離すように構成したもので
ある。切替制御回路８は、積分回路４の入力電圧と出力
電圧（コンデンサＣ１の両端電圧）とが入力され、その
電圧差が予め決められたＡＧＣ基準値（しきい値）（例
えば０. ６Ｖ）より小さいか大きいかにしたがってスイ
ッチＳ１の切替を制御する。スイッチＳ１によって積分
回路４及び６の各抵抗が切り離されているとき、（出力
には電流が流れていかないものとすると、）積分回路４
及び６のコンデンサＣ１及びＣ２の電圧が保持される。
ＡＧＣ装置への入力電圧が一定であるときや上昇してい
くときには、積分回路４の入力電圧に対してコンデンサ
Ｃ１の電圧が同じか低い状態にある。このとき、積分回
路４の入力電圧と出力電圧との電圧差がしきい値より低
いので、切替制御回路１はスイッチＳ１及びＳ２をオン
に維持し、積分回路４及び６の出力電圧を入力電圧に応
じて変化するようにして、ＡＧＣ装置が入力信号レベル
の変化に速やかに追従するように働く。この場合の動作
は図１３と同じなのでここでは詳述しない。
【００２４】これに対して、ＡＧＣ装置への入力電圧が
下降していくときは、積分回路４のコンデンサＣ１の電
圧に対して入力電圧が低くなる。このときには、積分回
路４の入力電圧がコンデンサＣ１の電圧より下がってそ
の電圧差がしきい値を越えると、切替制御回路８は積分
回路４及び６のスイッチＳ１及びＳ２をオフに切り替え
る。したがって、ＡＧＣ制御回路２はＡＧＣ制御を行わ
ず、ＡＧＣ装置は入力変化に対して追従しなくなる。こ
のときの時定数は無限大と考えられ、制御速度は零であ
る。ここで、切替制御回路８がスイッチＳ１及びＳ２を
オフにする期間は、ＡＧＣ装置が入力信号に追従すると
信号を圧縮して歪みを発生する期間以上とし、この期間
が経過した後、切替制御回路８はスイッチＳ１及びＳ２
を再びオンに切り替えてＡＧＣ装置の動作を復帰させ、
ＡＧＣ装置を入力信号の変化に追従させる。
下降していくときは、積分回路４のコンデンサＣ１の電
圧に対して入力電圧が低くなる。このときには、積分回
路４の入力電圧がコンデンサＣ１の電圧より下がってそ
の電圧差がしきい値を越えると、切替制御回路８は積分
回路４及び６のスイッチＳ１及びＳ２をオフに切り替え
る。したがって、ＡＧＣ制御回路２はＡＧＣ制御を行わ
ず、ＡＧＣ装置は入力変化に対して追従しなくなる。こ
のときの時定数は無限大と考えられ、制御速度は零であ
る。ここで、切替制御回路８がスイッチＳ１及びＳ２を
オフにする期間は、ＡＧＣ装置が入力信号に追従すると
信号を圧縮して歪みを発生する期間以上とし、この期間
が経過した後、切替制御回路８はスイッチＳ１及びＳ２
を再びオンに切り替えてＡＧＣ装置の動作を復帰させ、
ＡＧＣ装置を入力信号の変化に追従させる。
【００２５】さらに、ＡＧＣ装置への入力信号電圧レベ
ルが下降していく途中で再び上昇するように変化した場
合は、積分回路４の入力電圧とコンデンサＣ１の電圧の
電圧差がＡＧＣのしきい値を越えた時点で、切替制御回
路８は、スイッチＳ１及びＳ３をオフから再びオンに切
り替え、ＡＧＣ制御回路２によるＡＧＣ制御を再開す
る。このように、図２のＡＧＣ装置では、切替制御回路
８でスイッチＳ１及びＳ２を制御することによって、入
力信号電圧が下がり始めてから一定時間の間ＡＧＣ制御
を行わない以外は、本来の追従性を維持する。
ルが下降していく途中で再び上昇するように変化した場
合は、積分回路４の入力電圧とコンデンサＣ１の電圧の
電圧差がＡＧＣのしきい値を越えた時点で、切替制御回
路８は、スイッチＳ１及びＳ３をオフから再びオンに切
り替え、ＡＧＣ制御回路２によるＡＧＣ制御を再開す
る。このように、図２のＡＧＣ装置では、切替制御回路
８でスイッチＳ１及びＳ２を制御することによって、入
力信号電圧が下がり始めてから一定時間の間ＡＧＣ制御
を行わない以外は、本来の追従性を維持する。
【００２６】次に、図３は本発明に係るＡＧＣ装置の第
３の実施例のブロック図を示す。図３では、図１及び図
２の構成を組み合わせて抵抗の切り離しと可変抵抗器の
制御の両方を行なう構成としたものである。時定数可変
制御回路７は、積分回路４の入出力電圧の電圧差と切替
制御回路８の状態とによって制御を行なう。ＡＧＣ装置
への入力電圧が下降していき、積分回路４の出力電圧よ
りしきい値以下に下がったとき、切替制御回路８は積分
回路４及び６のスイッチＳ１及びＳ２をオフに切り替え
ると共に、時定数可変制御回路７は可変抵抗器Ｒ１及び
Ｒ４の抵抗値を最大になるように可変制御して積分回路
４及び６の時定数を最大にする。
３の実施例のブロック図を示す。図３では、図１及び図
２の構成を組み合わせて抵抗の切り離しと可変抵抗器の
制御の両方を行なう構成としたものである。時定数可変
制御回路７は、積分回路４の入出力電圧の電圧差と切替
制御回路８の状態とによって制御を行なう。ＡＧＣ装置
への入力電圧が下降していき、積分回路４の出力電圧よ
りしきい値以下に下がったとき、切替制御回路８は積分
回路４及び６のスイッチＳ１及びＳ２をオフに切り替え
ると共に、時定数可変制御回路７は可変抵抗器Ｒ１及び
Ｒ４の抵抗値を最大になるように可変制御して積分回路
４及び６の時定数を最大にする。
【００２７】切替制御回路８によりスイッチＳ１及びＳ
２をオフに切り替えてＡＧＣ装置の追従動作を停止する
時間中は、時定数可変制御回路７は積分回路４及び６の
時定数を最大に保持する。次いで、所定期間（ＡＧＣ装
置が入力信号に追従すると信号を圧縮して歪みを発生す
る期間を越える期間）の経過後、切替制御回路８は積分
回路４及び６のスイッチＳ１及びＳ２をオフから再びオ
ンに切り替えて積分回路４及び６が動作するようになる
と、時定数可変制御回路７は、切替制御回路８のオフか
らオンへの切替時点から、積分回路４及び６の時定数を
最小値に近づけていく動作（すなわち、図１について説
明したと同様に、最大にされたＲ１及びＲ４の抵抗値を
時間経過と共に小さくしていき、時定数を徐々に小さく
して行くように可変制御する動作）を開始する。このよ
うに、図３のＡＧＣ装置では、スイッチＳ１及びＳ２を
オフからオンに切り替えた以降の追従特性が滑らかに変
化していくようにしている。
２をオフに切り替えてＡＧＣ装置の追従動作を停止する
時間中は、時定数可変制御回路７は積分回路４及び６の
時定数を最大に保持する。次いで、所定期間（ＡＧＣ装
置が入力信号に追従すると信号を圧縮して歪みを発生す
る期間を越える期間）の経過後、切替制御回路８は積分
回路４及び６のスイッチＳ１及びＳ２をオフから再びオ
ンに切り替えて積分回路４及び６が動作するようになる
と、時定数可変制御回路７は、切替制御回路８のオフか
らオンへの切替時点から、積分回路４及び６の時定数を
最小値に近づけていく動作（すなわち、図１について説
明したと同様に、最大にされたＲ１及びＲ４の抵抗値を
時間経過と共に小さくしていき、時定数を徐々に小さく
して行くように可変制御する動作）を開始する。このよ
うに、図３のＡＧＣ装置では、スイッチＳ１及びＳ２を
オフからオンに切り替えた以降の追従特性が滑らかに変
化していくようにしている。
【００２８】図４は、図３のＡＧＣ装置において入力信
号（Ａ）が下降していくときの制御電圧（Ｂ）と制御速
度（時定数）（Ｃ）の変化の様子を示すものである。図
１乃至図３のいずれのＡＧＣ制御回路によっても、時定
数の変化速度と追従停止期間を適切に設定すれば、ＡＧ
Ｃ制御電圧は図５（Ａ）に示すように安定し、ＡＧＣ装
置の出力は図５（Ｂ）に示すように歪みが発生しない。
号（Ａ）が下降していくときの制御電圧（Ｂ）と制御速
度（時定数）（Ｃ）の変化の様子を示すものである。図
１乃至図３のいずれのＡＧＣ制御回路によっても、時定
数の変化速度と追従停止期間を適切に設定すれば、ＡＧ
Ｃ制御電圧は図５（Ａ）に示すように安定し、ＡＧＣ装
置の出力は図５（Ｂ）に示すように歪みが発生しない。
【００２９】以上述べたように、図１乃至図３に示した
本発明に係るＡＧＣ装置は、入力信号電圧が下がってい
くときには、入力信号周波数のような速い変化には追従
性を低くして信号を圧縮しないようにして信号の歪みを
低減する。例えば、無線受信機において、送信側での信
号送信電圧が一時的に弱められたような場合、すなわち
受信入力信号のレベルが一時的に変化した場合には、Ａ
ＧＣ装置は、一時的にＡＧＣの追従性を下げ一定時間後
に追従性を高くするように作用し、歪み低減とＡＧＣ制
御の速い応答とを両立させている。
本発明に係るＡＧＣ装置は、入力信号電圧が下がってい
くときには、入力信号周波数のような速い変化には追従
性を低くして信号を圧縮しないようにして信号の歪みを
低減する。例えば、無線受信機において、送信側での信
号送信電圧が一時的に弱められたような場合、すなわち
受信入力信号のレベルが一時的に変化した場合には、Ａ
ＧＣ装置は、一時的にＡＧＣの追従性を下げ一定時間後
に追従性を高くするように作用し、歪み低減とＡＧＣ制
御の速い応答とを両立させている。
【００３０】なお、図１の回路方式では時定数変化速度
と変化速度のカーブをゆっくりしたものにしないと歪み
が発生しやすいが、図２の回路方式では、整流回路とし
て全波整流回路を用いた場合は入力される信号周期の１
／２または半波整流回路を用いた場合は入力される信号
周期に等しくなるように「追従を停止する時間」を設定
すれば、入力正弦波信号の上方ピークから下方ピークま
での間はＡＧＣ制御を行わないので、ＡＧＣによる信号
圧縮によって歪みが発生しないため、高速な追従速度が
必要なときにも影響が少ない。また、図２の回路方式で
は想定した信号周期より低い周期の信号が入力されたと
きには、信号を圧縮してしまい、歪みを発生しやすくな
るので、図１及び図２の回路方式を組み合わせた図３の
回路方式とすることによって、想定した周期より低い周
期を持つ入力信号に対しても低歪みとすることができ
る。
と変化速度のカーブをゆっくりしたものにしないと歪み
が発生しやすいが、図２の回路方式では、整流回路とし
て全波整流回路を用いた場合は入力される信号周期の１
／２または半波整流回路を用いた場合は入力される信号
周期に等しくなるように「追従を停止する時間」を設定
すれば、入力正弦波信号の上方ピークから下方ピークま
での間はＡＧＣ制御を行わないので、ＡＧＣによる信号
圧縮によって歪みが発生しないため、高速な追従速度が
必要なときにも影響が少ない。また、図２の回路方式で
は想定した信号周期より低い周期の信号が入力されたと
きには、信号を圧縮してしまい、歪みを発生しやすくな
るので、図１及び図２の回路方式を組み合わせた図３の
回路方式とすることによって、想定した周期より低い周
期を持つ入力信号に対しても低歪みとすることができ
る。
【００３１】本発明によれば、例えば周波数が１００Ｈ
ｚの低周波入力信号に対して、ＡＧＣ装置へ入力された
フルケースの信号が無くなって非常に微弱な信号に適切
な利得になるまでの時間を１秒以下の短時間にすること
もでき、このとき従来例のような歪みを発生することも
ない。また、本発明ではＡＧＣが正弦波を圧縮してしま
うことにより発生する歪みだけでなく、入力信号の包絡
線変化に対する歪みも低減することができる。図４の入
力信号（Ａ）が徐々に弱くなって行く間、本発明のＡＧ
Ｃ制御速度は零か通常より小さい状態である。このた
め、入力信号が徐々に弱くなっていく包絡線がＡＧＣ装
置の出力にも表われる。これに対して、従来のＡＧＣ装
置ではできる限りＡＧＣ基準出力を保とうとするので包
絡線に歪みが生じる。
ｚの低周波入力信号に対して、ＡＧＣ装置へ入力された
フルケースの信号が無くなって非常に微弱な信号に適切
な利得になるまでの時間を１秒以下の短時間にすること
もでき、このとき従来例のような歪みを発生することも
ない。また、本発明ではＡＧＣが正弦波を圧縮してしま
うことにより発生する歪みだけでなく、入力信号の包絡
線変化に対する歪みも低減することができる。図４の入
力信号（Ａ）が徐々に弱くなって行く間、本発明のＡＧ
Ｃ制御速度は零か通常より小さい状態である。このた
め、入力信号が徐々に弱くなっていく包絡線がＡＧＣ装
置の出力にも表われる。これに対して、従来のＡＧＣ装
置ではできる限りＡＧＣ基準出力を保とうとするので包
絡線に歪みが生じる。
【００３２】次に、図６は本発明に係るＡＧＣ装置の第
４の実施例のブロック図を示す。図６では、図１の変形
例として、時定数可変制御回路７が、加減算回路５の出
力を入力制御電圧とし、積分回路６の抵抗Ｒ４のみを可
変制御して時定数を可変するように構成したものであ
る。入力電圧が一定であるときや入力電圧が上昇してい
くときには、積分回路４の出力とＡＧＣ基準電圧値の差
分をとる加減算回路５の出力電圧が０かマイナスにな
る。このとき、時定数可変制御回路７は、積分回路６の
可変抵抗Ｒ４の抵抗値を最小にして時定数を最小（最
速）とし、ＡＧＣ装置が入力の変化に速やかに追従する
ように働く。ＡＧＣ装置への入力電圧が下降していくと
きには、加減算回路５の出力はプラスになる。プラスの
とき、時定数制御回路７は、可変抵抗Ｒ４の抵抗値を最
も高い値にして、時定数を最大とし、ＡＧＣ装置の入力
変化に対する追従速度を遅くする。なお、時定数可変制
御回路７は、最大にされたＲ４の抵抗値を時間経過と共
に小さくしていき、時定数を徐々に小さくして行くよう
に可変制御する。
４の実施例のブロック図を示す。図６では、図１の変形
例として、時定数可変制御回路７が、加減算回路５の出
力を入力制御電圧とし、積分回路６の抵抗Ｒ４のみを可
変制御して時定数を可変するように構成したものであ
る。入力電圧が一定であるときや入力電圧が上昇してい
くときには、積分回路４の出力とＡＧＣ基準電圧値の差
分をとる加減算回路５の出力電圧が０かマイナスにな
る。このとき、時定数可変制御回路７は、積分回路６の
可変抵抗Ｒ４の抵抗値を最小にして時定数を最小（最
速）とし、ＡＧＣ装置が入力の変化に速やかに追従する
ように働く。ＡＧＣ装置への入力電圧が下降していくと
きには、加減算回路５の出力はプラスになる。プラスの
とき、時定数制御回路７は、可変抵抗Ｒ４の抵抗値を最
も高い値にして、時定数を最大とし、ＡＧＣ装置の入力
変化に対する追従速度を遅くする。なお、時定数可変制
御回路７は、最大にされたＲ４の抵抗値を時間経過と共
に小さくしていき、時定数を徐々に小さくして行くよう
に可変制御する。
【００３３】次に、図７は本発明に係るＡＧＣ装置の第
５の実施例のブロック図を示す。図７では、図２の変形
例として、切替制御回路８が、加減算回路５の出力を入
力制御電圧とし、積分回路６のスイッチＳ２のみをオ
ン、オフ切り替え制御して時定数を可変するように構成
したものである。入力電圧が一定であるときや入力電圧
が上昇していくときには、積分回路４の出力とＡＧＣ基
準電圧値の差分をとる加減算回路５の出力電圧が０かマ
イナスになる。このとき、切替制御回路８は、スイッチ
Ｓ２をオンにして積分回路６の出力電圧を入力電圧に応
じて変化するようにして、ＡＧＣ装置が入力の変化に速
やかに追従するように働く。ＡＧＣ装置への入力電圧が
下がっていき、加減算回路５の出力がプラスになったと
き、切替制御回路８はスイッチＳ２をオフにして、ＡＧ
Ｃ装置が入力変化に対して追従しないようにする。切替
制御回路８がスイッチＳ２をオフにする時間は、ＡＧＣ
装置が入力に追従すると信号を圧縮して歪みを発生する
時間以上とし、この期間が経過した後、切替制御回路は
スイッチＳ２をオンにしてＡＧＣ装置の動作を復帰させ
て信号の変化に追従していくようにする。
５の実施例のブロック図を示す。図７では、図２の変形
例として、切替制御回路８が、加減算回路５の出力を入
力制御電圧とし、積分回路６のスイッチＳ２のみをオ
ン、オフ切り替え制御して時定数を可変するように構成
したものである。入力電圧が一定であるときや入力電圧
が上昇していくときには、積分回路４の出力とＡＧＣ基
準電圧値の差分をとる加減算回路５の出力電圧が０かマ
イナスになる。このとき、切替制御回路８は、スイッチ
Ｓ２をオンにして積分回路６の出力電圧を入力電圧に応
じて変化するようにして、ＡＧＣ装置が入力の変化に速
やかに追従するように働く。ＡＧＣ装置への入力電圧が
下がっていき、加減算回路５の出力がプラスになったと
き、切替制御回路８はスイッチＳ２をオフにして、ＡＧ
Ｃ装置が入力変化に対して追従しないようにする。切替
制御回路８がスイッチＳ２をオフにする時間は、ＡＧＣ
装置が入力に追従すると信号を圧縮して歪みを発生する
時間以上とし、この期間が経過した後、切替制御回路は
スイッチＳ２をオンにしてＡＧＣ装置の動作を復帰させ
て信号の変化に追従していくようにする。
【００３４】ＡＧＣ装置の出力がしきい値を越えないよ
うにするには、入力信号が大きくなり、しきい値を越え
た時に、可変利得回路のゲインを下げて出力レベルを一
定に保つ必要がある。そこで、図１、図３及び図６のＡ
ＧＣ装置では、ＡＧＣ制御速度が通常より低いときに
は、高速に応答するために、時定数制御回路７により時
定数を最小になるように制御して、ＡＧＣ制御速度を通
常状態に復帰させている。また、図２、図３及び図７の
ＡＧＣ装置では、切替制御回路８によりスイッチＳ１及
びＳ２がオフでＡＧＣ制御が行われていない時に入力が
上昇方向に変化してしきい値を越えた時、切替制御回路
８はスイッチＳ１及びＳ２をオンにしてＡＧＣ制御を通
常状態に復帰させている。入力信号が弱くなっていくと
きのＡＧＣ制御速度（時定数）は、ＡＧＣの信号圧縮に
よる信号の歪みや弱くなっていく信号に対するＡＧＣの
追従性に影響する。信号の歪みと追従性は相反する関係
にあるため、従来から、目的とする信号や信号の伝送状
態によって時定数を可変（切替え）することが行われて
いた。
うにするには、入力信号が大きくなり、しきい値を越え
た時に、可変利得回路のゲインを下げて出力レベルを一
定に保つ必要がある。そこで、図１、図３及び図６のＡ
ＧＣ装置では、ＡＧＣ制御速度が通常より低いときに
は、高速に応答するために、時定数制御回路７により時
定数を最小になるように制御して、ＡＧＣ制御速度を通
常状態に復帰させている。また、図２、図３及び図７の
ＡＧＣ装置では、切替制御回路８によりスイッチＳ１及
びＳ２がオフでＡＧＣ制御が行われていない時に入力が
上昇方向に変化してしきい値を越えた時、切替制御回路
８はスイッチＳ１及びＳ２をオンにしてＡＧＣ制御を通
常状態に復帰させている。入力信号が弱くなっていくと
きのＡＧＣ制御速度（時定数）は、ＡＧＣの信号圧縮に
よる信号の歪みや弱くなっていく信号に対するＡＧＣの
追従性に影響する。信号の歪みと追従性は相反する関係
にあるため、従来から、目的とする信号や信号の伝送状
態によって時定数を可変（切替え）することが行われて
いた。
【００３５】時定数を可変する本発明でも、最大となっ
た時定数を速く最小とすれば追従性が良くなるが、同時
に信号の圧縮による歪みも発生しやすくなるため、信号
の歪みを優先させるなら時定数はできるだけゆっくりと
小さくしていった方が良い。そこで、図１、図３及び図
６のＡＧＣ装置では、入力信号が弱くなっていくときの
ＡＧＣ時定数の可変（切替え）に応じて、時定数が大き
いときには最大となった時定数を最小にする速さを遅く
し、時定数が長いときには最大となった時定数を最小に
する速さを速くすることによって目的とする信号や信号
の伝送状態に応じたＡＧＣ特性を得ることができる。
た時定数を速く最小とすれば追従性が良くなるが、同時
に信号の圧縮による歪みも発生しやすくなるため、信号
の歪みを優先させるなら時定数はできるだけゆっくりと
小さくしていった方が良い。そこで、図１、図３及び図
６のＡＧＣ装置では、入力信号が弱くなっていくときの
ＡＧＣ時定数の可変（切替え）に応じて、時定数が大き
いときには最大となった時定数を最小にする速さを遅く
し、時定数が長いときには最大となった時定数を最小に
する速さを速くすることによって目的とする信号や信号
の伝送状態に応じたＡＧＣ特性を得ることができる。
【００３６】ＡＧＣ装置への入力側にフィルタがある場
合、または、ＡＧＣ制御ループ内にフィルタがある場
合、ＡＧＣ制御を行なう信号の帯域はフィルタによって
制限される。ＡＧＣの信号圧縮による歪みが悪化するの
は、ＡＧＣが信号の変化に追従しやすい低い周波数に対
してであるから、フィルタによって入力される帯域の下
限が決まれば、フィルタの下限以下の周波数に対しては
考慮する必要が無くなる。そこで、図２及び図３の変形
例として、可変利得増幅回路１またはＡＧＣ制御回路２
の入力側に帯域幅可変型フィルタを挿入し、フィルタの
帯域幅が切替え（可変）されるとき、フィルタ帯域の低
域カットオフ周波数に応じて、切替制御回路８がスイッ
チＳ１及びＳ２をオフにする時間を可変するように構成
することもできる。
合、または、ＡＧＣ制御ループ内にフィルタがある場
合、ＡＧＣ制御を行なう信号の帯域はフィルタによって
制限される。ＡＧＣの信号圧縮による歪みが悪化するの
は、ＡＧＣが信号の変化に追従しやすい低い周波数に対
してであるから、フィルタによって入力される帯域の下
限が決まれば、フィルタの下限以下の周波数に対しては
考慮する必要が無くなる。そこで、図２及び図３の変形
例として、可変利得増幅回路１またはＡＧＣ制御回路２
の入力側に帯域幅可変型フィルタを挿入し、フィルタの
帯域幅が切替え（可変）されるとき、フィルタ帯域の低
域カットオフ周波数に応じて、切替制御回路８がスイッ
チＳ１及びＳ２をオフにする時間を可変するように構成
することもできる。
【００３７】スイッチＳ１及びＳ２をオフにすると歪み
が発生しない時間は、フィルタの低域カットオフ周波数
をｆとすると、整流回路３の出力の上方ピークから下方
ピークの間で、整流回路３として半波整流回路を用いる
ときには１／ｆ、全波整流回路を用いるときには１／２
ｆであるから、切替制御回路８がスイッチＳ１及びＳ２
をオフにする時間を、フィルタの低域カットオフ周波数
ｆの１／ｆまたは１／２ｆとすれば良い。
が発生しない時間は、フィルタの低域カットオフ周波数
をｆとすると、整流回路３の出力の上方ピークから下方
ピークの間で、整流回路３として半波整流回路を用いる
ときには１／ｆ、全波整流回路を用いるときには１／２
ｆであるから、切替制御回路８がスイッチＳ１及びＳ２
をオフにする時間を、フィルタの低域カットオフ周波数
ｆの１／ｆまたは１／２ｆとすれば良い。
【００３８】さらに、本発明はディジタル信号処理を用
いると積分回路の時定数切り替えや可変が容易にできる
ので、実現が容易である。図８は本発明に係るＡＧＣ装
置の第６の実施例のブロック図であり、ディジタル的に
ＡＧＣ制御を行なうためにＡＧＣ装置にＤＳＰ（デジタ
ル シグナル プロセッサ）を含む例を示す。図８のＡＧ
Ｃ装置は、乗算器１１と、Ａ／Ｄ（アナログ／デジタ
ル）コンバータ１２と、ＤＳＰ１３と、信号用Ｄ／Ａ
（デジタル／アナログ）コンバータ１４と、制御用Ｄ／
Ａコンバータ１５と、キー入力回路１６とから構成され
ている。
いると積分回路の時定数切り替えや可変が容易にできる
ので、実現が容易である。図８は本発明に係るＡＧＣ装
置の第６の実施例のブロック図であり、ディジタル的に
ＡＧＣ制御を行なうためにＡＧＣ装置にＤＳＰ（デジタ
ル シグナル プロセッサ）を含む例を示す。図８のＡＧ
Ｃ装置は、乗算器１１と、Ａ／Ｄ（アナログ／デジタ
ル）コンバータ１２と、ＤＳＰ１３と、信号用Ｄ／Ａ
（デジタル／アナログ）コンバータ１４と、制御用Ｄ／
Ａコンバータ１５と、キー入力回路１６とから構成され
ている。
【００３９】図９は、図８のブロック図においてＤＳＰ
１３がＡＧＣ処理を行なうアルゴリズムを示すフローチ
ャートである。図９の各ステップにおいて、Ｘ：ＤＳＰ
への入力信号、ＡＸ：入力信号のレベル値、ＲＥＧ：積
分処理Ａの積分値、Ｒ：ＡＧＣ処理の減算値（入力信号
を整流して積分した値としきい値との差）、ＡＧＣＶ：
ＡＧＣ制御レベル、Ａ・Ｂ：積分処理Ａの係数、Ｃ：積
分処理Ｂ（累加算）の係数、Ｃ２：ＡＧＣ時定数可変演
算用３２ビット変数、Ｄ：ＡＧＣ時定数可変速度係数
（ＡＧＣ時定数を可変する速さを決める係数）、ＣＭＡ
Ｘ：ＡＧＣ時定数最小時の積分処理Ｂの係数値である。
図９のフローチャートでは、ＡＧＣ装置への入力信号が
大きくなってしきい値を越え、Ｒが“−”となるとき
に、積分処理Ｂの係数Ｃの値をＡＧＣの最大値ＣＭＡＸ
として時定数を短くすることによって、ＡＧＣ制御速度
を最大とする処理を行っている。まず、ステップＳ１で
入力信号が整流され、Ｓ２で、整流した信号が平滑（積
分Ａ）され、Ｓ３で、ＡＧＣ基準値（ＲＥＦ）と積分Ａ
の差Ｒが求められる。次いで、Ｓ４で、減算値Ｒが
“−”か、あるいは“＋”または“０”かが判定され
る。Ｓ４の答が“−”ならば、Ｓ５及びＳ６で、それぞ
れＣ２＝０、Ｃ＝ＣＭＡＸとする処理が行われる。Ｃ＝
ＣＭＡＸとする処理は、Ｃ２の値がＣＭＡＸを越えない
ようにするための処理である。この処理により、入力信
号がＡＧＣ基準値より大きくなっていくときは、ＡＧＣ
時定数は一気に最小（最速）になり、ＡＧＣ制御速度を
最大とする。
１３がＡＧＣ処理を行なうアルゴリズムを示すフローチ
ャートである。図９の各ステップにおいて、Ｘ：ＤＳＰ
への入力信号、ＡＸ：入力信号のレベル値、ＲＥＧ：積
分処理Ａの積分値、Ｒ：ＡＧＣ処理の減算値（入力信号
を整流して積分した値としきい値との差）、ＡＧＣＶ：
ＡＧＣ制御レベル、Ａ・Ｂ：積分処理Ａの係数、Ｃ：積
分処理Ｂ（累加算）の係数、Ｃ２：ＡＧＣ時定数可変演
算用３２ビット変数、Ｄ：ＡＧＣ時定数可変速度係数
（ＡＧＣ時定数を可変する速さを決める係数）、ＣＭＡ
Ｘ：ＡＧＣ時定数最小時の積分処理Ｂの係数値である。
図９のフローチャートでは、ＡＧＣ装置への入力信号が
大きくなってしきい値を越え、Ｒが“−”となるとき
に、積分処理Ｂの係数Ｃの値をＡＧＣの最大値ＣＭＡＸ
として時定数を短くすることによって、ＡＧＣ制御速度
を最大とする処理を行っている。まず、ステップＳ１で
入力信号が整流され、Ｓ２で、整流した信号が平滑（積
分Ａ）され、Ｓ３で、ＡＧＣ基準値（ＲＥＦ）と積分Ａ
の差Ｒが求められる。次いで、Ｓ４で、減算値Ｒが
“−”か、あるいは“＋”または“０”かが判定され
る。Ｓ４の答が“−”ならば、Ｓ５及びＳ６で、それぞ
れＣ２＝０、Ｃ＝ＣＭＡＸとする処理が行われる。Ｃ＝
ＣＭＡＸとする処理は、Ｃ２の値がＣＭＡＸを越えない
ようにするための処理である。この処理により、入力信
号がＡＧＣ基準値より大きくなっていくときは、ＡＧＣ
時定数は一気に最小（最速）になり、ＡＧＣ制御速度を
最大とする。
【００４０】ステップＳ４の答が“＋”または“０”な
らば、Ｓ７に進み、Ｃ２＝Ｃ２＋Ｄの処理が行われる。
ここで、Ｄが大ならＣ２が短時間で大きくなるためＡＧ
Ｃ時定数は早く大きくなり、Ｄが小ならＡＧＣ時定数は
大きくなるのに時間を要する。次いでＳ８で、Ｃ２がＣ
ＭＡＸを越えるか否かが判定される。ステップＳ８の答
がイエスならば、Ｓ９でＣ２＝ＣＭＡＸとする処理を行
ない、次いでＳ１０に進む。ステップＳ８の答がノーな
らば、直接Ｓ１０に進む。すなわち、Ｃ２はＣＭＡＸま
で可変されることになる。次いで、ステップＳ１０で、
ＣとしてＣ２の上位１６ビットを代入する処理を行な
う。すなわち、ＡＧＣ時定数可変演算変数Ｃ２の演算は
３２ビットで行ない、Ｃに代入するときに１６ビットに
切り捨てる処理を行なっている。Ｃ２がＦＦＦＦｈｅｘ
以下である間、Ｃは０になるので、積分処理Ｂの時定数
は無限長となり、ＡＧＣ制御は行われない。Ｃ＝０のと
きは、図２及び図３においてＳ１, Ｓ２がオフでＡＧＣ
制御を行わない状態に等しい。ＤＳＰではスイッチを設
けることなく、係数を０にすることによってＡＧＣ制御
を停止できる。このとき、Ｃ２はタイマーとして働く。
Ｃ２の加算値が小またはＣよりＣ２のビット長が長い
と、Ｃが１になるのに時間がかかる。また、この時間は
Ｄの値によっても変化する。一方、Ｃ２が１００００ｈ
ｅｘ以上になると、ＣはＣ２のＭＳＢ側１６ビットの増
加に応じて増加する。ＣＭＡＸのＣへの代入処理は、Ｃ
２の値がＣＭＡＸを越えないようにするための処理であ
る。次いで、ステップＳ６またはＳ１０の処理後、Ｓ１
１に進み、ＡＧＣＶ＝ＡＧＣＶ＋（Ｒ×Ｃ）とする積分
Ｂ（累加算）の処理を行なう。ここで、Ｃが大で積分器
Ｂの時定数は小さく、Ｃが小なら積分器Ｂの時定数は大
きくなる。次いでＳ１２で、Ｓ１１で得られたＡＧＣ制
御信号を制御用Ｄ／Ａコンバータ１５に出力し、次いで
Ｓ１３で、ＡＧＣ制御された出力を信号用Ｄ／Ａコンバ
ータ１４に出力し、作業を終了する。
らば、Ｓ７に進み、Ｃ２＝Ｃ２＋Ｄの処理が行われる。
ここで、Ｄが大ならＣ２が短時間で大きくなるためＡＧ
Ｃ時定数は早く大きくなり、Ｄが小ならＡＧＣ時定数は
大きくなるのに時間を要する。次いでＳ８で、Ｃ２がＣ
ＭＡＸを越えるか否かが判定される。ステップＳ８の答
がイエスならば、Ｓ９でＣ２＝ＣＭＡＸとする処理を行
ない、次いでＳ１０に進む。ステップＳ８の答がノーな
らば、直接Ｓ１０に進む。すなわち、Ｃ２はＣＭＡＸま
で可変されることになる。次いで、ステップＳ１０で、
ＣとしてＣ２の上位１６ビットを代入する処理を行な
う。すなわち、ＡＧＣ時定数可変演算変数Ｃ２の演算は
３２ビットで行ない、Ｃに代入するときに１６ビットに
切り捨てる処理を行なっている。Ｃ２がＦＦＦＦｈｅｘ
以下である間、Ｃは０になるので、積分処理Ｂの時定数
は無限長となり、ＡＧＣ制御は行われない。Ｃ＝０のと
きは、図２及び図３においてＳ１, Ｓ２がオフでＡＧＣ
制御を行わない状態に等しい。ＤＳＰではスイッチを設
けることなく、係数を０にすることによってＡＧＣ制御
を停止できる。このとき、Ｃ２はタイマーとして働く。
Ｃ２の加算値が小またはＣよりＣ２のビット長が長い
と、Ｃが１になるのに時間がかかる。また、この時間は
Ｄの値によっても変化する。一方、Ｃ２が１００００ｈ
ｅｘ以上になると、ＣはＣ２のＭＳＢ側１６ビットの増
加に応じて増加する。ＣＭＡＸのＣへの代入処理は、Ｃ
２の値がＣＭＡＸを越えないようにするための処理であ
る。次いで、ステップＳ６またはＳ１０の処理後、Ｓ１
１に進み、ＡＧＣＶ＝ＡＧＣＶ＋（Ｒ×Ｃ）とする積分
Ｂ（累加算）の処理を行なう。ここで、Ｃが大で積分器
Ｂの時定数は小さく、Ｃが小なら積分器Ｂの時定数は大
きくなる。次いでＳ１２で、Ｓ１１で得られたＡＧＣ制
御信号を制御用Ｄ／Ａコンバータ１５に出力し、次いで
Ｓ１３で、ＡＧＣ制御された出力を信号用Ｄ／Ａコンバ
ータ１４に出力し、作業を終了する。
【００４１】図１０は図８のブロック図におけるキー入
力処理のフローチャートを示し、Ｄ：ＡＧＣ時定数可変
速度係数、ＤＭＡＸ：ＡＧＣ時定数可変速度係数の最大
値である。図１０では、キー入力回路１６のアップキー
１６Ａ及びダウンキー１６Ｂの操作に応じて、ＡＧＣ時
定数可変演算係数Ｃ２の変化量を決める変数Ｄの値を可
変することによって処理を行なっている。Ｄを小さくす
ると、ＡＧＣ時定数を小さくする速度は遅くなり、大き
くするとＡＧＣ時定数を小さくする速度は速くなる。
力処理のフローチャートを示し、Ｄ：ＡＧＣ時定数可変
速度係数、ＤＭＡＸ：ＡＧＣ時定数可変速度係数の最大
値である。図１０では、キー入力回路１６のアップキー
１６Ａ及びダウンキー１６Ｂの操作に応じて、ＡＧＣ時
定数可変演算係数Ｃ２の変化量を決める変数Ｄの値を可
変することによって処理を行なっている。Ｄを小さくす
ると、ＡＧＣ時定数を小さくする速度は遅くなり、大き
くするとＡＧＣ時定数を小さくする速度は速くなる。
【００４２】以上、本発明に係るＡＧＣ装置の実施例に
ついて説明したが、本発明はこれに限らず種々の変形が
可能である。例えば、本発明の構成例は図１３の従来例
を元に構成しているが、図１１の従来例を元にしても構
成可能である。この場合、ＡＧＣ制御を行わない期間以
外のＡＧＣ制御速度は、入力信号の変化方向に関らず一
定になるが、ＡＧＣ制御を行わない期間の設定が適切で
あれば信号の歪みは発生しない。
ついて説明したが、本発明はこれに限らず種々の変形が
可能である。例えば、本発明の構成例は図１３の従来例
を元に構成しているが、図１１の従来例を元にしても構
成可能である。この場合、ＡＧＣ制御を行わない期間以
外のＡＧＣ制御速度は、入力信号の変化方向に関らず一
定になるが、ＡＧＣ制御を行わない期間の設定が適切で
あれば信号の歪みは発生しない。
【００４３】
【発明の効果】本発明に係るＡＧＣ制御回路によれば、
オーディオ周波数の入力信号について、高速な応答特性
と低歪みを両立させることができる。
オーディオ周波数の入力信号について、高速な応答特性
と低歪みを両立させることができる。
【図１】本発明に係るＡＧＣ装置の第１の実施例のブロ
ック図を示す。
ック図を示す。
【図２】本発明に係るＡＧＣ装置の第２の実施例のブロ
ック図を示す。
ック図を示す。
【図３】本発明に係るＡＧＣ装置の第３の実施例のブロ
ック図を示す。
ック図を示す。
【図４】図３のブロック図の各部信号波形であり、
（Ａ）は入力信号、（Ｂ）はＡＧＣ制御電圧、（Ｃ）は
制御速度を示す。
（Ａ）は入力信号、（Ｂ）はＡＧＣ制御電圧、（Ｃ）は
制御速度を示す。
【図５】図１乃至図３のブロック図の各部信号波形図で
あり、（Ａ）はＡＧＣ制御電圧、（Ｂ）はＡＧＣ装置の
出力信号を示す。
あり、（Ａ）はＡＧＣ制御電圧、（Ｂ）はＡＧＣ装置の
出力信号を示す。
【図６】本発明に係るＡＧＣ装置の第４の実施例のブロ
ック図を示す。
ック図を示す。
【図７】本発明に係るＡＧＣ装置の第５の実施例のブロ
ック図を示す。
ック図を示す。
【図８】本発明に係るＡＧＣ装置の第６の実施例のブロ
ック図を示す。
ック図を示す。
【図９】図８のブロック図においてＡＧＣ処理を行なう
アルゴリズムを示すフローチャートである。
アルゴリズムを示すフローチャートである。
【図１０】図８のブロック図におけるキー入力処理のフ
ローチャートを示す。
ローチャートを示す。
【図１１】従来のＡＧＣ装置の構成例を示すブロック図
である。
である。
【図１２】図１１のブロック図の各部信号波形図であ
り、（Ａ）はＡＧＣ装置の入力信号、（Ｂ）は整流回路
の整流出力、（Ｃ）は積分回路の出力、（Ｄ）はＡＧＣ
制御回路の出力、（Ｅ）はＡＧＣ装置の出力信号を示
す。
り、（Ａ）はＡＧＣ装置の入力信号、（Ｂ）は整流回路
の整流出力、（Ｃ）は積分回路の出力、（Ｄ）はＡＧＣ
制御回路の出力、（Ｅ）はＡＧＣ装置の出力信号を示
す。
【図１３】従来のＡＧＣ装置の他の構成例を示すブロッ
ク図である。
ク図である。
１ 可変利得増幅回路
２ ＡＧＣ制御回路
３ 整流回路
４ 積分回路
５ 加減算回路
６ 積分回路
７ 時定数可変制御回路
８ 切替制御回路
１１ 乗算器
１２ Ａ／Ｄコンバータ
１３ ＤＳＰ
１４ 信号用Ｄ／Ａコンバータ
１５ 制御用Ｄ／Ａコンバータ
１６ キー入力回路
フロントページの続き
(56)参考文献 特開 平７−273574（ＪＰ，Ａ)
特開 平５−198089（ＪＰ，Ａ)
特開 平１−135208（ＪＰ，Ａ)
特開 平７−94984（ＪＰ，Ａ)
特開 平５−83059（ＪＰ，Ａ)
特開 昭62−269428（ＪＰ，Ａ)
特開 昭55−132122（ＪＰ，Ａ)
特開 昭52−153362（ＪＰ，Ａ)
特開 昭61−80668（ＪＰ，Ａ)
特開 平３−7411（ＪＰ，Ａ)
実開 平６−54312（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03G 3/30
Claims (14)
- 【請求項１】 可変利得増幅回路と、出力信号レベルを
検出し検出されたレベルに応じて前記可変利得増幅回路
を制御するＡＧＣ制御回路とからなるＡＧＣ装置におい
て、オーディオ周波数の入力信号レベルがＡＧＣのしき
い値以下になった時点でＡＧＣ制御速度を最小とし、そ
の後の時間経過と共にＡＧＣ制御速度を徐々に上げてい
くことを特徴とするＡＧＣ装置。 - 【請求項２】 請求項１記載のＡＧＣ装置において、入
力信号レベルがＡＧＣのしきい値以下になった後再びし
きい値を越える信号が入力された時には、ＡＧＣ制御速
度を最大とすることを特徴とするＡＧＣ装置。 - 【請求項３】 請求項１記載のＡＧＣ装置において、Ａ
ＧＣ制御速度の可変に応じて、最小とした制御速度を上
げる速さを変えることを特徴とするＡＧＣ装置。 - 【請求項４】 可変利得増幅回路と、出力信号レベルを
検出し検出されたレベルに応じて前記可変利得増幅回路
を制御するＡＧＣ制御回路とからなるＡＧＣ装置におい
て、前記可変利得増幅回路の前段に帯域可変型フィルタ
を備え、 入力信号レベルがＡＧＣのしきい値以下になった時一定
時間の間ＡＧＣ制御を行わず、前記フィルタの帯域特性
を可変するとき、前記フィルタの低域カットオフ周波数
に応じてＡＧＣ制御を行わない時間の設定を変えるこ
と、 を特徴とするＡＧＣ装置。 - 【請求項５】 請求項４記載のＡＧＣ装置において、入
力信号レベルがＡＧＣのしきい値以下になった後再びし
きい値を越える信号が入力された時には、ＡＧＣ制御を
再開することを特徴とするＡＧＣ装置。 - 【請求項６】 請求項４記載のＡＧＣ装置において、Ａ
ＧＣ制御を行わない時間をフィルタの低域カットオフ周
波数ｆの１／ｆまたは、１／２ｆとすることを特徴とす
るＡＧＣ装置。 - 【請求項７】 可変利得増幅回路と、出力信号レベルを
検出し検出されたレベルに応じて前記可変利得増幅回路
を制御するＡＧＣ制御回路とからなるＡＧＣ装置におい
て、オーディオ周波数の入力信号レベルがＡＧＣのしき
い値以下になった時点から、一定時間の間ＡＧＣ制御を
行なわず、その後の時間経過と共にＡＧＣ制御速度を最
小から次第に上げることを特徴とするＡＧＣ装置。 - 【請求項８】 請求項７記載のＡＧＣ装置において、入
力信号レベルがＡＧＣのしきい値以下になった後再びし
きい値を越える信号が入力された時には、ＡＧＣ制御速
度を最大とすることを特徴とするＡＧＣ装置。 - 【請求項９】 請求項７記載のＡＧＣ装置において、入
力信号レベルがＡＧＣのしきい値以下になった後再びし
きい値を越える信号が入力された時には、ＡＧＣ制御を
再開することを特徴とするＡＧＣ装置。 - 【請求項１０】 請求項７記載のＡＧＣ装置において、
ＡＧＣ制御速度の可変に応じて、最小とした制御速度を
上げる速さを変えることを特徴としたＡＧＣ装置。 - 【請求項１１】 請求項７記載のＡＧＣ装置において、
ＡＧＣ制御回路はディジタル的にＡＧＣ制御速度を可変
するＤＳＰを含み、ＡＧＣ制御速度の制御データは、Ａ
ＧＣ制御速度可変のための演算データのビット長より短
く、ＡＧＣ制御速度可変のための演算データをＡＧＣ制
御データと同じビット長に切り捨て、または丸め処理を
行なうことを特徴とするＡＧＣ装置。 - 【請求項１２】 請求項７記載のＡＧＣ装置において、
さらに、可変利得増幅回路の前段に帯域可変型フィルタ
を備え、前記フィルタの帯域特性を可変するとき、前記
フィルタの低域カットオフ周波数に応じてＡＧＣ制御を
行わない時間の設定を変えることを特徴とするＡＧＣ装
置。 - 【請求項１３】 請求項１１記載のＡＧＣ装置におい
て、ＡＧＣ制御を行わない時間をフィルタの低域カット
オフ周波数ｆの１／ｆまたは、１／２ｆとすることを特
徴とするＡＧＣ装置。 - 【請求項１４】 請求項１２記載のＡＧＣ装置におい
て、ＡＧＣ制御速度の可変に応じて、最小とした制御速
度を上げる速さを変えることを特徴としたＡＧＣ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20549496A JP3394136B2 (ja) | 1996-07-17 | 1996-07-17 | Ａｇｃ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20549496A JP3394136B2 (ja) | 1996-07-17 | 1996-07-17 | Ａｇｃ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1032443A JPH1032443A (ja) | 1998-02-03 |
| JP3394136B2 true JP3394136B2 (ja) | 2003-04-07 |
Family
ID=16507795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20549496A Expired - Fee Related JP3394136B2 (ja) | 1996-07-17 | 1996-07-17 | Ａｇｃ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3394136B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4299416B2 (ja) | 1999-10-18 | 2009-07-22 | 株式会社ルネサステクノロジ | ピーク検波式ａｇｃ回路 |
| JP5295349B2 (ja) * | 2011-12-28 | 2013-09-18 | キヤノン株式会社 | 情報処理装置 |
-
1996
- 1996-07-17 JP JP20549496A patent/JP3394136B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1032443A (ja) | 1998-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2632173B1 (en) | Loudspeaker overload protection | |
| WO1995034964A1 (en) | Combined de-esser and high-frequency enhancer using single pair of level detectors | |
| JP3471070B2 (ja) | オーディオ増幅装置 | |
| JP3493424B2 (ja) | Ｃｄｍａ方式の送信電力制御方法 | |
| JPH10247856A (ja) | アンダーパス検出器付き無線受信器 | |
| US6317613B1 (en) | Audio in a mobile receiver | |
| JP3394136B2 (ja) | Ａｇｃ装置 | |
| JPS6216582B2 (ja) | ||
| US7606378B2 (en) | Radio distortion processing | |
| JPH03192907A (ja) | 増幅器 | |
| JP3376459B2 (ja) | 信号処理装置 | |
| JP2002299975A (ja) | デジタルａｇｃ装置 | |
| JPH07336247A (ja) | Ａｍラジオ受信機 | |
| JP3278864B2 (ja) | デジタルオートゲインコントローラ | |
| JP2004056479A (ja) | 音量制御装置 | |
| JP2001230647A (ja) | エキスパンダ回路 | |
| JPH09284073A (ja) | 自動利得制御回路 | |
| CA2090531A1 (en) | Dual time constant audio compression system | |
| JPH04330498A (ja) | 音声認識装置 | |
| CA2417012C (en) | Dual speed squelch circuit and method | |
| JPH0832468A (ja) | スケルチ回路 | |
| JPH0343804B2 (ja) | ||
| JP3820294B2 (ja) | 音響装置 | |
| JPH02305118A (ja) | 無線通信装置 | |
| JPS6365165B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030107 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090131 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100131 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110131 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110131 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120131 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120131 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130131 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |