JP3365757B2 - 集積回路及びその製造方法 - Google Patents
集積回路及びその製造方法Info
- Publication number
- JP3365757B2 JP3365757B2 JP2000047093A JP2000047093A JP3365757B2 JP 3365757 B2 JP3365757 B2 JP 3365757B2 JP 2000047093 A JP2000047093 A JP 2000047093A JP 2000047093 A JP2000047093 A JP 2000047093A JP 3365757 B2 JP3365757 B2 JP 3365757B2
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- layer
- integrated circuit
- link
- fuse link
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000463 material Substances 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 43
- 239000011800 void material Substances 0.000 claims description 29
- 230000008569 process Effects 0.000 claims description 14
- 230000002950 deficient Effects 0.000 claims description 7
- 239000012141 concentrate Substances 0.000 claims description 5
- 238000005137 deposition process Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 100
- 239000000758 substrate Substances 0.000 description 18
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 238000007664 blowing Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000002346 layers by function Substances 0.000 description 4
- 229910016570 AlCu Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000012780 transparent material Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910000967 As alloy Inorganic materials 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910002091 carbon monoxide Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000013070 direct material Substances 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Fuses (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、集積回路
及びその製造に関する。より詳細には、本発明は、可溶
リンクを利用する集積回路の回路密度を高め又は基板の
損傷を減少させる、あるいはその両方を行うための改善
された技術に関する。
及びその製造に関する。より詳細には、本発明は、可溶
リンクを利用する集積回路の回路密度を高め又は基板の
損傷を減少させる、あるいはその両方を行うための改善
された技術に関する。
【０００２】
【従来の技術】半導体集積回路（ＩＣ）及びその製造技
術は周知である。典型的な集積回路では、シリコン基板
上に多数の半導体素子を製造することができる。所望の
機能を達成するために、一般に、選択された装置を結合
するための複数の導体が設けられる。
術は周知である。典型的な集積回路では、シリコン基板
上に多数の半導体素子を製造することができる。所望の
機能を達成するために、一般に、選択された装置を結合
するための複数の導体が設けられる。
【０００３】集積回路によっては、導電リンクが、製造
後にレーザや電力を使用して切断又は溶断させることの
できるヒューズに結合される。ダイナミック・ランダム
・アクセス・メモリ（ＤＲＡＭ）回路では、たとえば、
意図しない電荷の蓄積からトランジスタのゲート・スタ
ックの一部分を保護するために、製造中にヒューズを使
用することがある。ＩＣの製造が実質的に完了した後
で、ヒューズを溶断又は切断して、保護電流経路がまる
で存在しなかったかのようにＤＲＡＭ回路が機能できる
ようにすることができる。あるいは、ヒューズ・リンク
を使用して導体線の経路を変更し、それにより回路の機
能を修正することができる。
後にレーザや電力を使用して切断又は溶断させることの
できるヒューズに結合される。ダイナミック・ランダム
・アクセス・メモリ（ＤＲＡＭ）回路では、たとえば、
意図しない電荷の蓄積からトランジスタのゲート・スタ
ックの一部分を保護するために、製造中にヒューズを使
用することがある。ＩＣの製造が実質的に完了した後
で、ヒューズを溶断又は切断して、保護電流経路がまる
で存在しなかったかのようにＤＲＡＭ回路が機能できる
ようにすることができる。あるいは、ヒューズ・リンク
を使用して導体線の経路を変更し、それにより回路の機
能を修正することができる。
【０００４】レーザ可溶リンクは、一般に、レーザ・エ
ネルギーを加えることによってヒューズを爆発的に切る
ことができる金属線である。レーザ・エネルギーが、リ
ンク材料の一部分を蒸発させ一部を溶融する。一般に、
可溶リンクは薄く、アルミニウム又はポリシリコンで作
られ、あるいはチップ導体と同じ金属で作ることもでき
る。動作に際しては、所定のアーク（スポット）のレー
ザ・エネルギーの短いパルスをリンクに当てる。
ネルギーを加えることによってヒューズを爆発的に切る
ことができる金属線である。レーザ・エネルギーが、リ
ンク材料の一部分を蒸発させ一部を溶融する。一般に、
可溶リンクは薄く、アルミニウム又はポリシリコンで作
られ、あるいはチップ導体と同じ金属で作ることもでき
る。動作に際しては、所定のアーク（スポット）のレー
ザ・エネルギーの短いパルスをリンクに当てる。
【０００５】電気可溶リンクは、電力を印加してリンク
材料の一部を蒸発、溶融させ、あるいは電気的不連続す
なわち「開路」を形成することによって溶断させること
ができる金属線を含む。一般に、電気可溶リンクは、金
属導体（アルミニウムなど）又はポリシリコンからな
る。動作に際し、ヒューズを切るために短い電力パルス
が印加される。
材料の一部を蒸発、溶融させ、あるいは電気的不連続す
なわち「開路」を形成することによって溶断させること
ができる金属線を含む。一般に、電気可溶リンクは、金
属導体（アルミニウムなど）又はポリシリコンからな
る。動作に際し、ヒューズを切るために短い電力パルス
が印加される。
【０００６】必ずしもすべてのリンクを溶断させるわけ
ではないので、隣接するヒューズが反射光又は熱エネル
ギーによって溶断されないようにすることが重要であ
る。所望のヒューズだけを溶断し隣接するヒューズを意
図せずに溶断しないようにするために、現在、２つの方
法が使用されている。第１の方法は、単にヒューズをス
ポットの直径の２つか３つ分だけ離すことである。第２
の方法は、隣接するヒューズの間に金属壁を作成する。
これらの方法は両方とも、ヒューズのピッチを大きく
し、使用チップ面積を大きくすることになる。
ではないので、隣接するヒューズが反射光又は熱エネル
ギーによって溶断されないようにすることが重要であ
る。所望のヒューズだけを溶断し隣接するヒューズを意
図せずに溶断しないようにするために、現在、２つの方
法が使用されている。第１の方法は、単にヒューズをス
ポットの直径の２つか３つ分だけ離すことである。第２
の方法は、隣接するヒューズの間に金属壁を作成する。
これらの方法は両方とも、ヒューズのピッチを大きく
し、使用チップ面積を大きくすることになる。
【０００７】可溶リンクが、チップ導体と同じ材料で作
成され、より厚くなり、耐熱金属層（タングステンや様
々なケイ化物）を含む複合層で作られ、又は高反射金属
（銅／アルミニウム）からなる場合は、レーザでヒュー
ズを溶断させることは、より難しいものになる。
成され、より厚くなり、耐熱金属層（タングステンや様
々なケイ化物）を含む複合層で作られ、又は高反射金属
（銅／アルミニウム）からなる場合は、レーザでヒュー
ズを溶断させることは、より難しいものになる。
【０００８】そのような可溶リンク材料の背景にある原
動力は、論理チップの速度要件を高めることである。さ
らに一般的には、ＤＲＡＭ回路内の冗長アレイ要素のイ
ネーブル・ビットとアドレス・ビットを設定するために
ヒューズが使用されることがある。
動力は、論理チップの速度要件を高めることである。さ
らに一般的には、ＤＲＡＭ回路内の冗長アレイ要素のイ
ネーブル・ビットとアドレス・ビットを設定するために
ヒューズが使用されることがある。
【０００９】図１は、主メモリ・アレイ１０２を有する
代表的なダイナミック・ランダム・アクセス・メモリ集
積回路を示す。主メモリ・アレイ１０２内の不良主アレ
イ要素の交換を容易にするために、図のような冗長アレ
イ１０４が設けられる。ヒューズ・アレイ１０６の複数
のヒューズが、ヒューズ・ラッチ・アレイ１０８とヒュ
ーズ・デコーダ回路１１０を介して冗長アレイ１０４に
結合される。不良主メモリ・アレイ要素を交換するため
に、ヒューズ・アレイ１０６の個々のヒューズを溶断又
は切断し、その値を、デコーダ回路が必要とする「１」
又は「０」に設定することができる。
代表的なダイナミック・ランダム・アクセス・メモリ集
積回路を示す。主メモリ・アレイ１０２内の不良主アレ
イ要素の交換を容易にするために、図のような冗長アレ
イ１０４が設けられる。ヒューズ・アレイ１０６の複数
のヒューズが、ヒューズ・ラッチ・アレイ１０８とヒュ
ーズ・デコーダ回路１１０を介して冗長アレイ１０４に
結合される。不良主メモリ・アレイ要素を交換するため
に、ヒューズ・アレイ１０６の個々のヒューズを溶断又
は切断し、その値を、デコーダ回路が必要とする「１」
又は「０」に設定することができる。
【００１０】動作中、一般に、ヒューズ・アレイ１０６
内のヒューズの値が、電源投入時にヒューズ・ラッチ・
アレイ１０８にロードされる。次に、実行時間中に、そ
れらの値が、ヒューズ・デコーダ回路１１０によってデ
コードされ、それにより特定の不良の主メモリ・アレイ
要素を冗長アレイ１０４の特定の冗長要素と交換するの
が容易になる。不良の主メモリ・アレイ要素を冗長アレ
イ要素と交換する技術は、当技術分野では周知であり、
簡潔にするために本明細書では詳しく考察しない。
内のヒューズの値が、電源投入時にヒューズ・ラッチ・
アレイ１０８にロードされる。次に、実行時間中に、そ
れらの値が、ヒューズ・デコーダ回路１１０によってデ
コードされ、それにより特定の不良の主メモリ・アレイ
要素を冗長アレイ１０４の特定の冗長要素と交換するの
が容易になる。不良の主メモリ・アレイ要素を冗長アレ
イ要素と交換する技術は、当技術分野では周知であり、
簡潔にするために本明細書では詳しく考察しない。
【００１１】以上のように、ヒューズ・アレイ１０６内
のヒューズ・リンクは、レーザ光線又は電力により選択
的に溶断又は切断することができる。ヒューズは、溶断
された後、高導電状態から高抵抗（すなわち、非導通）
状態に変化する。溶断されたヒューズは、そこに電流が
流れるのを阻止し、電流経路に開路を提供する。図２を
参照すると、ヒューズ・アレイ要素１０６のヒューズ・
リンク２０２、２０４、２０６及び２０８が、溶断され
ていない（すなわち、導通）の状態で示される。図３に
おいて、レーザ光線又は電力を使用して１つのヒューズ
・リンク２０４が切断又は溶断され、電流の流れが阻止
される。
のヒューズ・リンクは、レーザ光線又は電力により選択
的に溶断又は切断することができる。ヒューズは、溶断
された後、高導電状態から高抵抗（すなわち、非導通）
状態に変化する。溶断されたヒューズは、そこに電流が
流れるのを阻止し、電流経路に開路を提供する。図２を
参照すると、ヒューズ・アレイ要素１０６のヒューズ・
リンク２０２、２０４、２０６及び２０８が、溶断され
ていない（すなわち、導通）の状態で示される。図３に
おいて、レーザ光線又は電力を使用して１つのヒューズ
・リンク２０４が切断又は溶断され、電流の流れが阻止
される。
【００１２】レーザ光線を使用してヒューズ・リンクを
設定、切断、又は溶断させると、主にヒューズ設定作業
中のレーザ・エネルギーの吸収によって、ヒューズ・リ
ンクの下の領域又は隣接する可溶リンクがレーザ誘導損
傷を受けることがあることが分かった。レーザ誘導損傷
を受ける可能性があるため、従来のシステムにおいて、
一般に、ヒューズ・リンクの下の領域には、半導体素子
（たとえば、トランジスタ）がなく、ヒューズが離間さ
れている。
設定、切断、又は溶断させると、主にヒューズ設定作業
中のレーザ・エネルギーの吸収によって、ヒューズ・リ
ンクの下の領域又は隣接する可溶リンクがレーザ誘導損
傷を受けることがあることが分かった。レーザ誘導損傷
を受ける可能性があるため、従来のシステムにおいて、
一般に、ヒューズ・リンクの下の領域には、半導体素子
（たとえば、トランジスタ）がなく、ヒューズが離間さ
れている。
【００１３】可溶リンクの下に能動素子がないとき、あ
るいは、他の近接した可溶リンクがないときでも、基板
自体が、ある程度レーザ誘導損傷を受けることがある。
これは、特に短波長レーザが使用されるとき、一般に代
表的な基板材料であるシリコンがレーザ・エネルギーを
吸収し易いためである。このため、ヒューズ設定作業用
の従来のシステムには、赤外線レーザなどの比較的長い
波長を有するレーザが使用されていた。
るいは、他の近接した可溶リンクがないときでも、基板
自体が、ある程度レーザ誘導損傷を受けることがある。
これは、特に短波長レーザが使用されるとき、一般に代
表的な基板材料であるシリコンがレーザ・エネルギーを
吸収し易いためである。このため、ヒューズ設定作業用
の従来のシステムには、赤外線レーザなどの比較的長い
波長を有するレーザが使用されていた。
【００１４】赤外線レーザは、下の基板へのレーザ誘導
損傷を最小にするのに有効ではあるが、比較的長い波長
を有するレーザの使用は、いくつかの望ましくない妥協
を伴う。たとえば、比較的長い波長の赤外線レーザは、
ヒューズ設定作業中に基板上に比較的大きいスポットを
形成し、ヒューズ・リンクを互いにどれだけ近接させて
収容できるかを制限する。たとえば、約１ミクロンの波
長を有する赤外線レーザの場合、基板上に形成されるス
ポットは、幅が波長の２倍すなわち約２〜２．５ミクロ
ンである。
損傷を最小にするのに有効ではあるが、比較的長い波長
を有するレーザの使用は、いくつかの望ましくない妥協
を伴う。たとえば、比較的長い波長の赤外線レーザは、
ヒューズ設定作業中に基板上に比較的大きいスポットを
形成し、ヒューズ・リンクを互いにどれだけ近接させて
収容できるかを制限する。たとえば、約１ミクロンの波
長を有する赤外線レーザの場合、基板上に形成されるス
ポットは、幅が波長の２倍すなわち約２〜２．５ミクロ
ンである。
【００１５】比較的長い波長を有するレーザに関連する
欠点を、以下に、図４と図５を参照して説明する。図４
は、ヒューズ・リンク２０２、２０４、２０６及び２０
８を含むヒューズ・アレイ１０６の一部分の断面図であ
る。図４では、ヒューズ・リンク２０２、２０４、２０
６及び２０８がパッシベーション層３０２に封入されて
いる。基板３０４が、図に示したようにヒューズ・リン
クの下にある。図４の図は、説明を容易にするためにき
わめて簡略化されており、ヒューズ・アレイ１０６は、
周知の従来の他の層及び／又は構成要素を含むことがで
きる。
欠点を、以下に、図４と図５を参照して説明する。図４
は、ヒューズ・リンク２０２、２０４、２０６及び２０
８を含むヒューズ・アレイ１０６の一部分の断面図であ
る。図４では、ヒューズ・リンク２０２、２０４、２０
６及び２０８がパッシベーション層３０２に封入されて
いる。基板３０４が、図に示したようにヒューズ・リン
クの下にある。図４の図は、説明を容易にするためにき
わめて簡略化されており、ヒューズ・アレイ１０６は、
周知の従来の他の層及び／又は構成要素を含むことがで
きる。
【００１６】図５において、図４のヒューズ・リンク２
０４を、レーザ光線を使用して溶断又は切断した。ヒュ
ーズ・リンク２０４の場所に、使用するレーザ光線の波
長の約２倍の直径Ｃのボイド３１０がある。レーザ・ス
ポットの直径Ｃは、隣接するヒューズ・リンク間の最小
ヒューズ・ピッチ３１２の下限を決定する。ヒューズ
が、所与のレーザ波長に対して接近しすぎている場合、
隣接するヒューズ・リンクが意図せずに溶断又は切断さ
れ、ＩＣが不良になることがある。
０４を、レーザ光線を使用して溶断又は切断した。ヒュ
ーズ・リンク２０４の場所に、使用するレーザ光線の波
長の約２倍の直径Ｃのボイド３１０がある。レーザ・ス
ポットの直径Ｃは、隣接するヒューズ・リンク間の最小
ヒューズ・ピッチ３１２の下限を決定する。ヒューズ
が、所与のレーザ波長に対して接近しすぎている場合、
隣接するヒューズ・リンクが意図せずに溶断又は切断さ
れ、ＩＣが不良になることがある。
【００１７】短い波長のレーザを使用すると、レーザ・
スポットの直径Ｃが小さくなり、それに伴ってヒューズ
・ピッチが最小になる。しかし、短い波長のレーザは、
シリコン基板が短波長レーザからレーザ・エネルギーを
きわめて吸収しやすいため、従来のシステムにおいて下
にある基板の損傷の可能性が大幅に高まる。短い波長レ
ーザを使用して従来のシステムのヒューズ・アレイ１０
６のヒューズ・リンクを設定する場合は、領域３２０に
過度の基板損傷が生じ、集積回路の欠陥及び故障が起こ
る可能性がある。
スポットの直径Ｃが小さくなり、それに伴ってヒューズ
・ピッチが最小になる。しかし、短い波長のレーザは、
シリコン基板が短波長レーザからレーザ・エネルギーを
きわめて吸収しやすいため、従来のシステムにおいて下
にある基板の損傷の可能性が大幅に高まる。短い波長レ
ーザを使用して従来のシステムのヒューズ・アレイ１０
６のヒューズ・リンクを設定する場合は、領域３２０に
過度の基板損傷が生じ、集積回路の欠陥及び故障が起こ
る可能性がある。
【００１８】
【発明が解決しようとする課題】以上を考慮して、レー
ザ又は電気的に可溶リンクを有する集積回路を製造する
ための改善された技術が従来から必要とされている。よ
り具体的にはヒューズ素子が溶断する際に生じる損傷の
大きさを小さくする改善されたレーザ又は電気ヒューズ
・リンク構造及びその方法が従来から必要とされてい
る。
ザ又は電気的に可溶リンクを有する集積回路を製造する
ための改善された技術が従来から必要とされている。よ
り具体的にはヒューズ素子が溶断する際に生じる損傷の
大きさを小さくする改善されたレーザ又は電気ヒューズ
・リンク構造及びその方法が従来から必要とされてい
る。
【００１９】
【課題を解決するための手段】したがって、本発明の目
的は、主メモリ・アレイ要素を有する主メモリ・アレイ
と、主メモリ・アレイに結合され、冗長メモリ・アレイ
要素を含む冗長メモリ・アレイと、レーザ・エネルギー
の印加により主メモリ要素のうちの不良要素を冗長メモ
リ・アレイ要素のうちの少なくとも１つと選択的に置き
換える少なくとも１つのレーザ・ヒューズ・リンクと、
レーザ・ヒューズ・リンクとレーザ・エネルギー供給源
との間に位置決めされた少なくとも１つの空隙部分とを
含む、ダイナミック・ランダム・アクセス・メモリ集積
回路のための構造及び方法を提供することである。
的は、主メモリ・アレイ要素を有する主メモリ・アレイ
と、主メモリ・アレイに結合され、冗長メモリ・アレイ
要素を含む冗長メモリ・アレイと、レーザ・エネルギー
の印加により主メモリ要素のうちの不良要素を冗長メモ
リ・アレイ要素のうちの少なくとも１つと選択的に置き
換える少なくとも１つのレーザ・ヒューズ・リンクと、
レーザ・ヒューズ・リンクとレーザ・エネルギー供給源
との間に位置決めされた少なくとも１つの空隙部分とを
含む、ダイナミック・ランダム・アクセス・メモリ集積
回路のための構造及び方法を提供することである。
【００２０】レーザ・ヒューズ・リンクは、第１の導電
層と、第１の導電層の上の第２の導電層とを含み、空隙
部分は、第２の導電層内にある。また、レーザ・ヒュー
ズ・リンクは、レーザ・エネルギーがヒューズ・リンク
に達することを可能にするヒューズ窓を含むことがあ
り、空隙は、ヒューズ・リンクとヒューズ窓の間にあ
る。空隙は、ヒューズ・リンクからヒューズ窓の方にエ
ネルギーとヒューズ材料を導く。ダイナミック・ランダ
ム・アクセス・メモリは、空隙内に導電アイランドを含
む。導電アイランドは、ヒューズ・リンクにレーザ・エ
ネルギーを集中させる。
層と、第１の導電層の上の第２の導電層とを含み、空隙
部分は、第２の導電層内にある。また、レーザ・ヒュー
ズ・リンクは、レーザ・エネルギーがヒューズ・リンク
に達することを可能にするヒューズ窓を含むことがあ
り、空隙は、ヒューズ・リンクとヒューズ窓の間にあ
る。空隙は、ヒューズ・リンクからヒューズ窓の方にエ
ネルギーとヒューズ材料を導く。ダイナミック・ランダ
ム・アクセス・メモリは、空隙内に導電アイランドを含
む。導電アイランドは、ヒューズ・リンクにレーザ・エ
ネルギーを集中させる。
【００２１】本発明の集積回路は、主素子と、少なくと
も１つのヒューズによって主素子に選択的に置き換えら
れる冗長素子を含む。ヒューズは、また、少なくとも１
つのヒューズ・リンク領域を有する第１の層と、第１の
層上の第２の層と、集積回路内の隣接する素子から遠く
にヒューズ材料を導くようにヒューズ・リンク領域に対
して位置決めされた第２の層内の空隙とを含む。第１の
層は導電層を含み、第２の層は導電層を含む。ヒューズ
窓は、レーザ・エネルギーがヒューズ・リンク領域に達
することを可能にする。空隙は、ヒューズ・リンク領域
とヒューズ窓の間にある。空隙は、ヒューズ・リンク領
域からヒューズ窓の方にエネルギーとヒューズ材料を導
く。集積回路はまた、空隙内の導電アイランドを含む。
導電アイランドは、ヒューズ・リンク領域にレーザ・エ
ネルギーを集中させる。
も１つのヒューズによって主素子に選択的に置き換えら
れる冗長素子を含む。ヒューズは、また、少なくとも１
つのヒューズ・リンク領域を有する第１の層と、第１の
層上の第２の層と、集積回路内の隣接する素子から遠く
にヒューズ材料を導くようにヒューズ・リンク領域に対
して位置決めされた第２の層内の空隙とを含む。第１の
層は導電層を含み、第２の層は導電層を含む。ヒューズ
窓は、レーザ・エネルギーがヒューズ・リンク領域に達
することを可能にする。空隙は、ヒューズ・リンク領域
とヒューズ窓の間にある。空隙は、ヒューズ・リンク領
域からヒューズ窓の方にエネルギーとヒューズ材料を導
く。集積回路はまた、空隙内の導電アイランドを含む。
導電アイランドは、ヒューズ・リンク領域にレーザ・エ
ネルギーを集中させる。
【００２２】集積回路のヒューズ構造を形成する方法
は、ヒューズ・リンク層と、ヒューズ・リンク層の上の
第２の層と、及び第２の層内の少なくとも１つの空隙を
形成する段階とを含み、それによって、空隙が、集積回
路内の隣接する素子から遠くにヒューズ材料を導くよう
にヒューズ・リンク領域に対して位置決めされる。第２
の層は、付着プロセスを含み、また第２の層は、ダマシ
ーン・プロセスを含む。絶縁層は、第２の層の上に形成
され、ヒューズ・リンク層は導電層を含み、第２の層は
導電層である。第２の層の上のヒューズ窓は、レーザ・
エネルギーがヒューズ・リンク層に達することを可能に
し、空隙は、ヒューズ・リンク層とヒューズの間にあ
る。空隙は、ヒューズ・リンク層からヒューズ窓の方に
エネルギーとヒューズ材料を導く。導電アイランドは、
空隙内に形成される。導電アイランドは、ヒューズ・リ
ンクにレーザ・エネルギーを集中させる。
は、ヒューズ・リンク層と、ヒューズ・リンク層の上の
第２の層と、及び第２の層内の少なくとも１つの空隙を
形成する段階とを含み、それによって、空隙が、集積回
路内の隣接する素子から遠くにヒューズ材料を導くよう
にヒューズ・リンク領域に対して位置決めされる。第２
の層は、付着プロセスを含み、また第２の層は、ダマシ
ーン・プロセスを含む。絶縁層は、第２の層の上に形成
され、ヒューズ・リンク層は導電層を含み、第２の層は
導電層である。第２の層の上のヒューズ窓は、レーザ・
エネルギーがヒューズ・リンク層に達することを可能に
し、空隙は、ヒューズ・リンク層とヒューズの間にあ
る。空隙は、ヒューズ・リンク層からヒューズ窓の方に
エネルギーとヒューズ材料を導く。導電アイランドは、
空隙内に形成される。導電アイランドは、ヒューズ・リ
ンクにレーザ・エネルギーを集中させる。
【００２３】
【発明の実施の形態】ヒューズ・リンクが溶断する際に
周囲の構造への損傷を防ぐために、ヒューズ・リンクに
隣接して空隙を形成して、ヒューズ切断プロセス中に放
出されるエネルギー及び蒸発ヒューズ材料の一部分を吸
収することができる。本発明は、切断ヒューズからのエ
ネルギー及び材料を、普通ならば損傷を受ける可能性の
ある構造から遠くに導く独特かつ好都合に形成され独特
に配置された空隙を含む。
周囲の構造への損傷を防ぐために、ヒューズ・リンクに
隣接して空隙を形成して、ヒューズ切断プロセス中に放
出されるエネルギー及び蒸発ヒューズ材料の一部分を吸
収することができる。本発明は、切断ヒューズからのエ
ネルギー及び材料を、普通ならば損傷を受ける可能性の
ある構造から遠くに導く独特かつ好都合に形成され独特
に配置された空隙を含む。
【００２４】より具体的には、図６ないし図９に、本発
明のヒューズ構造／プロセスの第１の実施形態を示す。
図６は、スパッタリングなど従来の付着技術、フォトリ
ソグラフィ及びプラズマ・エッチングによって形成され
た金属線スタック（たとえば、第１の導電性「Ｒ１」構
造）の断面を示す。線スタックは、誘電体基板４５０、
厚さ５ｎｍ〜５０ｎｍの第１の薄い導電（Ｔｉ）下層４
０２、厚さ１０ｎｍ〜１０００ｎｍの第２の導電（Ａｌ
Ｃｕ合金）層４０１を含む。この構造で、ＡｌＣｕ合金
層４０１は、可溶要素又はヒューズ・リンクとして働
く。
明のヒューズ構造／プロセスの第１の実施形態を示す。
図６は、スパッタリングなど従来の付着技術、フォトリ
ソグラフィ及びプラズマ・エッチングによって形成され
た金属線スタック（たとえば、第１の導電性「Ｒ１」構
造）の断面を示す。線スタックは、誘電体基板４５０、
厚さ５ｎｍ〜５０ｎｍの第１の薄い導電（Ｔｉ）下層４
０２、厚さ１０ｎｍ〜１０００ｎｍの第２の導電（Ａｌ
Ｃｕ合金）層４０１を含む。この構造で、ＡｌＣｕ合金
層４０１は、可溶要素又はヒューズ・リンクとして働
く。
【００２５】この開示が示されれば当業者ならわかるよ
うに、本発明の構造は、任意の数の類似の構造及び材料
を使用して形成することができる。たとえば、導電層４
０２は、下にライナを有するダマシーン・プロセスによ
って形成されたバリア金属層である。たとえば、導電層
とライナは、誘電体基板上に付着又は化学機械的平面化
（ＣＭＰ）を使用して形成される。基板は、リソグラフ
ィとエッチングを使用してヒューズ構造の形状にパター
ン化することが好ましい。そのようなダマシーン構造に
おいて、図８に示した空隙４１０と類似の方法で空隙を
形成するためにくり抜かれたバリア層の一部分に、コン
タクトが形成される。
うに、本発明の構造は、任意の数の類似の構造及び材料
を使用して形成することができる。たとえば、導電層４
０２は、下にライナを有するダマシーン・プロセスによ
って形成されたバリア金属層である。たとえば、導電層
とライナは、誘電体基板上に付着又は化学機械的平面化
（ＣＭＰ）を使用して形成される。基板は、リソグラフ
ィとエッチングを使用してヒューズ構造の形状にパター
ン化することが好ましい。そのようなダマシーン構造に
おいて、図８に示した空隙４１０と類似の方法で空隙を
形成するためにくり抜かれたバリア層の一部分に、コン
タクトが形成される。
【００２６】二酸化ケイ素などの中間層誘電（ＩＬＤ）
層４００（たとえば、第２のコンタクト「Ｃ２」層）
が、パターン形成された金属スタックの上に１０ｎｍ〜
１０００ｎｍの厚さに付着される。Ｃ２層４００は、ヒ
ューズ材料４０２に加えられるレーザ・エネルギーに対
して透明である。ＩＬＤ層４００は、従来のリソグラフ
ィと、ＣＦ4、ＣＨＦ3、Ｃ4Ｆ8、ＣＯ、Ａｒ、Ｏ2、Ｎ2
などのガスを使用する反応性イオン・エッチング（ＲＩ
Ｅ）などのドライエッチング技術を使用してパターン形
成され、レイアウト設計と一致するようにＣ２コンタク
ト４００の領域４０３を開口する。
層４００（たとえば、第２のコンタクト「Ｃ２」層）
が、パターン形成された金属スタックの上に１０ｎｍ〜
１０００ｎｍの厚さに付着される。Ｃ２層４００は、ヒ
ューズ材料４０２に加えられるレーザ・エネルギーに対
して透明である。ＩＬＤ層４００は、従来のリソグラフ
ィと、ＣＦ4、ＣＨＦ3、Ｃ4Ｆ8、ＣＯ、Ａｒ、Ｏ2、Ｎ2
などのガスを使用する反応性イオン・エッチング（ＲＩ
Ｅ）などのドライエッチング技術を使用してパターン形
成され、レイアウト設計と一致するようにＣ２コンタク
ト４００の領域４０３を開口する。
【００２７】図７に示したように、厚さ１０ｎｍ〜１０
００ｎｍのＡｌＣｕ層４０５と、厚さ１０ｎｍ〜５０ｎ
ｍＴｉＮ層４０４からなる類似の金属線スタックの形の
第２の導電性「Ｒ２」構造は、ＢＣｌ3、ＨＣｌ、Ｃ
ｌ2、Ｈｅ、Ｎ2、Ａｒなどのガスを使用するリソグラフ
ィや反応性イオン・エッチング（ＲＩＥ）などの選択的
付着及びエッチング技術を使用して付着されパターン形
成される。
００ｎｍのＡｌＣｕ層４０５と、厚さ１０ｎｍ〜５０ｎ
ｍＴｉＮ層４０４からなる類似の金属線スタックの形の
第２の導電性「Ｒ２」構造は、ＢＣｌ3、ＨＣｌ、Ｃ
ｌ2、Ｈｅ、Ｎ2、Ａｒなどのガスを使用するリソグラフ
ィや反応性イオン・エッチング（ＲＩＥ）などの選択的
付着及びエッチング技術を使用して付着されパターン形
成される。
【００２８】Ｃ２コンタクト４００の開口部４０３から
露出したＴｉＮ層４０１の領域は、５０℃〜３００℃の
温度のドライ・エッチング（フッ素を含む）などの等方
性プロセスを使用してエッチングされる。そのようなエ
ッチングは、ＴｉＮ層４０１だけに影響を及ぼし、中間
層誘電体４００とヒューズ材料４０２を大きく変化させ
ることはない。図８に示したように、このエッチング・
プロセスは、ＴｉＮをくり抜き、Ｃ２パターン４００の
間に空隙４１０とＴｉＮのアイランド４０６を形成す
る、ＴｉＮアイランド４０６は、レーザでヒューズを溶
断させる場合に次の光学的エネルギーの吸収を助けＩＬ
Ｄ４００の機械的支持を行うために空隙４１０に残す。
露出したＴｉＮ層４０１の領域は、５０℃〜３００℃の
温度のドライ・エッチング（フッ素を含む）などの等方
性プロセスを使用してエッチングされる。そのようなエ
ッチングは、ＴｉＮ層４０１だけに影響を及ぼし、中間
層誘電体４００とヒューズ材料４０２を大きく変化させ
ることはない。図８に示したように、このエッチング・
プロセスは、ＴｉＮをくり抜き、Ｃ２パターン４００の
間に空隙４１０とＴｉＮのアイランド４０６を形成す
る、ＴｉＮアイランド４０６は、レーザでヒューズを溶
断させる場合に次の光学的エネルギーの吸収を助けＩＬ
Ｄ４００の機械的支持を行うために空隙４１０に残す。
【００２９】図９において、二酸化ケイ素などの端子ビ
ア（terminal via（ＴＶ））誘電体４０７が、付着され
てパターン形成され、従来の技術を使用してヒューズ窓
４０８と結合パッド窓４０９が形成される。ヒューズが
溶断されるとき、レーザ・エネルギーをヒューズ窓４０
８から導くか、又は過電圧／電流をヒューズ要素４０２
に印加して、ＡｌＣｕ合金のその領域を溶融／蒸発させ
てヒューズを切る。
ア（terminal via（ＴＶ））誘電体４０７が、付着され
てパターン形成され、従来の技術を使用してヒューズ窓
４０８と結合パッド窓４０９が形成される。ヒューズが
溶断されるとき、レーザ・エネルギーをヒューズ窓４０
８から導くか、又は過電圧／電流をヒューズ要素４０２
に印加して、ＡｌＣｕ合金のその領域を溶融／蒸発させ
てヒューズを切る。
【００３０】前述の特定の材料及び解決策は単なる例に
過ぎず、この開示を示されれば当業者ならわかるよう
に、図９に示した構造を形成するために、任意の数の類
似の材料を使用することができる。どの材料を利用する
かは、主に製造する集積回路素子の特定の要件によって
決まる。
過ぎず、この開示を示されれば当業者ならわかるよう
に、図９に示した構造を形成するために、任意の数の類
似の材料を使用することができる。どの材料を利用する
かは、主に製造する集積回路素子の特定の要件によって
決まる。
【００３１】層４０１の空になったアンダーカット領域
４１０は、ヒューズ溶断プロセスで層４０２から除去さ
れた材料を集め、したがってレーザ・ヒューズ溶断の場
合に、隣接領域に対する削磨損傷を局所化し、あるいは
電気溶断ヒューズの場合には、ヒューズの蒸発によって
生じる損傷を局所化する働きをする。
４１０は、ヒューズ溶断プロセスで層４０２から除去さ
れた材料を集め、したがってレーザ・ヒューズ溶断の場
合に、隣接領域に対する削磨損傷を局所化し、あるいは
電気溶断ヒューズの場合には、ヒューズの蒸発によって
生じる損傷を局所化する働きをする。
【００３２】図１０は、本発明の以上の実施形態を示す
フローチャートである。より具体的には、ブロック５０
１で、ヒューズ層４０２が形成される。ブロック５０２
で、合金層４０１などの機能層が、ヒューズ層４０２の
上に形成される。ブロック５０３で、二酸化ケイ素４０
０などのレーザ透明材料が、機能層４０１の上に形成さ
れる。
フローチャートである。より具体的には、ブロック５０
１で、ヒューズ層４０２が形成される。ブロック５０２
で、合金層４０１などの機能層が、ヒューズ層４０２の
上に形成される。ブロック５０３で、二酸化ケイ素４０
０などのレーザ透明材料が、機能層４０１の上に形成さ
れる。
【００３３】所与の集積回路のために選択された材料の
組成と関係なく、本発明の１つの特徴（本発明のどの材
料の実施形態にも含まれる）は、レーザ窓４０８とヒュ
ーズ材料４０２との間に空隙を配置することである。空
隙をこのように配置することによって、レーザ・エネル
ギーを最初に受けるヒューズ材料４０２の表面が、熱的
に分離される。したがって、レーザ・エネルギーは、ヒ
ューズ材料４０２の表面により多く集中し、ヒューズ材
料４０２をより確実かつ高速に蒸発／溶融させる。
組成と関係なく、本発明の１つの特徴（本発明のどの材
料の実施形態にも含まれる）は、レーザ窓４０８とヒュ
ーズ材料４０２との間に空隙を配置することである。空
隙をこのように配置することによって、レーザ・エネル
ギーを最初に受けるヒューズ材料４０２の表面が、熱的
に分離される。したがって、レーザ・エネルギーは、ヒ
ューズ材料４０２の表面により多く集中し、ヒューズ材
料４０２をより確実かつ高速に蒸発／溶融させる。
【００３４】これと反対に、従来の空隙は、ヒューズ材
料の下に（たとえば、レーザ・エネルギーの方向と反対
側に）形成される。したがって、従来の構造の場合、レ
ーザ・エネルギーを最初に受けるヒューズ・リンクの表
面は、隣りの材料層と接触しており、このヒューズ材料
の表面は、本発明のヒューズ・リンクと違って真に熱的
に分離されていない。
料の下に（たとえば、レーザ・エネルギーの方向と反対
側に）形成される。したがって、従来の構造の場合、レ
ーザ・エネルギーを最初に受けるヒューズ・リンクの表
面は、隣りの材料層と接触しており、このヒューズ材料
の表面は、本発明のヒューズ・リンクと違って真に熱的
に分離されていない。
【００３５】さらに、空隙をレーザ窓４０８の方向に設
けることによって、ヒューズ・リンクを切断するために
レーザ・エネルギーを使用するか過電圧／電流を使用す
るかに関係なく、ヒューズ切断プロセスによって放出さ
れるエネルギーと材料は、図５と関連して前に考察した
装置のように、誘電体材料４００の方向でかつヒューズ
材料の下にある可能性のある集積回路装置から離れる方
向に導かれる。したがって、本発明により、ヒューズ切
断プロセスによって生じる損傷（ひび割れや融解など）
は、主に、コンタクト層４００に限定される。したがっ
て、チタン層４１１の下の集積回路素子を破損させる可
能性は、下の集積回路素子の方向に空隙を含むヒューズ
構造に比べて大幅に低下する。
けることによって、ヒューズ・リンクを切断するために
レーザ・エネルギーを使用するか過電圧／電流を使用す
るかに関係なく、ヒューズ切断プロセスによって放出さ
れるエネルギーと材料は、図５と関連して前に考察した
装置のように、誘電体材料４００の方向でかつヒューズ
材料の下にある可能性のある集積回路装置から離れる方
向に導かれる。したがって、本発明により、ヒューズ切
断プロセスによって生じる損傷（ひび割れや融解など）
は、主に、コンタクト層４００に限定される。したがっ
て、チタン層４１１の下の集積回路素子を破損させる可
能性は、下の集積回路素子の方向に空隙を含むヒューズ
構造に比べて大幅に低下する。
【００３６】ヒューズ材料と周囲の構造を形成するため
に選択される材料と関係なく、本発明のもう１つの重要
な特徴は、空隙の形成に既存の層を利用することであ
る。より具体的には、空隙４１０を形成する銅／アルミ
ニウム合金４０１は、集積回路素子の異なる部分で有効
な機能を実行するために利用される層である。反応性イ
オン・エッチングにおける反応薬剤を慎重に選択するこ
とによって、本発明により、既存の層（この構造では合
金４０１など）を利用して、本発明を実施するのに必要
な処理段階の数が少なくなる。
に選択される材料と関係なく、本発明のもう１つの重要
な特徴は、空隙の形成に既存の層を利用することであ
る。より具体的には、空隙４１０を形成する銅／アルミ
ニウム合金４０１は、集積回路素子の異なる部分で有効
な機能を実行するために利用される層である。反応性イ
オン・エッチングにおける反応薬剤を慎重に選択するこ
とによって、本発明により、既存の層（この構造では合
金４０１など）を利用して、本発明を実施するのに必要
な処理段階の数が少なくなる。
【００３７】さらに、前述のように、ヒューズ材料４０
２がレーザ・エネルギーを吸収しやすいように空隙４１
０内にアイランド４０６を残してもよい。換言すると、
空隙４１０内のアイランド４０６は、レーザ窓４０８か
ら送られるレーザ・エネルギーを集中させ、ヒューズ材
料４０２内のアイランド４０６の箇所におけるエネルギ
ー吸収を高める。
２がレーザ・エネルギーを吸収しやすいように空隙４１
０内にアイランド４０６を残してもよい。換言すると、
空隙４１０内のアイランド４０６は、レーザ窓４０８か
ら送られるレーザ・エネルギーを集中させ、ヒューズ材
料４０２内のアイランド４０６の箇所におけるエネルギ
ー吸収を高める。
【００３８】ブロック５０４で、機能層４０１が、たと
えば前述の等方性エッチング・プロセスを使用してオー
バーエッチングされ、空隙４１０とアイランド４０６が
形成される。ブロック５０５で、引き続き追加の処理に
よって、絶縁層４０７、追加の導電層４０４、４０５な
どの層が形成される。
えば前述の等方性エッチング・プロセスを使用してオー
バーエッチングされ、空隙４１０とアイランド４０６が
形成される。ブロック５０５で、引き続き追加の処理に
よって、絶縁層４０７、追加の導電層４０４、４０５な
どの層が形成される。
【００３９】次に、ブロック５０６で、ヒューズが電気
的に切断されるかレーザ・エネルギーで切断されるかに
応じて処理が続行される。ヒューズがレーザ・エネルギ
ーで切断される場合は、ブロック５０７に示すように、
ヒューズ窓４０８が、レーザ透過材料４００の上に形成
される。次に、ブロック５０８で、レーザ・エネルギー
が加えられヒューズ４０２が切断される。これと反対
に、ヒューズが電気的に切断される場合は、過電圧／電
流がヒューズ４０２に印加されてそれを切断する。プロ
セスは、ブロック５１０で終了する。
的に切断されるかレーザ・エネルギーで切断されるかに
応じて処理が続行される。ヒューズがレーザ・エネルギ
ーで切断される場合は、ブロック５０７に示すように、
ヒューズ窓４０８が、レーザ透過材料４００の上に形成
される。次に、ブロック５０８で、レーザ・エネルギー
が加えられヒューズ４０２が切断される。これと反対
に、ヒューズが電気的に切断される場合は、過電圧／電
流がヒューズ４０２に印加されてそれを切断する。プロ
セスは、ブロック５１０で終了する。
【００４０】本発明のもう１つの利点は、ヒューズが、
当該の集積回路チップのどこか他の場所で相互接続構造
として使用される既存の金属線スタック構造を使用する
ため、本発明のヒューズ構造が、従来のプロセスに追加
の付着段階を加えないことである。
当該の集積回路チップのどこか他の場所で相互接続構造
として使用される既存の金属線スタック構造を使用する
ため、本発明のヒューズ構造が、従来のプロセスに追加
の付着段階を加えないことである。
【００４１】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４２】（１）主メモリ・アレイ要素を有する主メ
モリ・アレイと、前記主メモリ・アレイに結合され、冗
長メモリ・アレイ要素を含む冗長メモリ・アレイと、レ
ーザ・エネルギーの印加に基づいて、前記メイン・メモ
リ要素のうちの不良要素を前記冗長メモリ・アレイ要素
のうちの少なくとも１つで選択的に置き換える少なくと
も１つのレーザ・ヒューズ・リンクと、前記レーザ・ヒ
ューズ・リンクと前記レーザ・エネルギーの供給源との
間に位置する少なくとも１つの空隙部分とを含む、ダイ
ナミック・ランダム・アクセス・メモリ集積回路。 （２）前記レーザ・ヒューズ・リンクが、前記第１の導
電層と、前記第１の導電層の上の第２の導電層を含み、
前記空隙部分が、前記第２の導電層内にある、上記
（１）に記載のダイナミック・ランダム・アクセス・メ
モリ。 （３）主素子と、少なくとも１つのヒューズにより前記
主素子に選択的に置き換えられる冗長素子とを含み、前
記ヒューズが、少なくとも１つのヒューズ・リンク領域
を有する第１の層と、前記第１の層の上の第２の層と、
前記ヒューズ・リンク領域に対して位置決めされ、前記
集積回路内の隣接する素子から遠くにヒューズ材料を導
くための前記第２の層内の空隙とを含む集積回路。 （４）前記第２の層の上の絶縁層をさらに含み、前記第
１の層が導電層を含み、前記第２の層が導電層を含む、
上記（３）に記載の集積回路。 （５）前記レーザ・エネルギーが前記ヒューズ・リンク
領域に達することができるようにするヒューズ窓をさら
に含み、前記空隙が、前記ヒューズ・リンク領域と前記
ヒューズ窓の間にある、上記（１）又は（３）に記載の
集積回路。 （６）前記空隙が、前記ヒューズ・リンク領域から前記
ヒューズ窓の方にエネルギーとヒューズ材料を導く、上
記（５）に記載の集積回路。 （７）前記空隙内に導電アイランドをさらに含む、上記
（１）又は（３）に記載の集積回路。 （８）前記導電アイランドが、前記ヒューズ・リンク領
域にレーザ・エネルギーを集中させる、上記（７）に記
載の集積回路。 （９）集積回路を形成する方法であって、ヒューズ・リ
ンク層を形成する段階と、前記ヒューズ・リンク層の上
に第２の層を形成する段階と、前記第２の層内に、ヒュ
ーズ材料を前記集積回路内の隣接する素子から遠くに導
くよう前記ヒューズ・リンク領域に対して位置決めされ
た、少なくとも１つの空隙を形成する段階とを含む方
法。 （１０）前記ヒューズ・リンク層を形成する前記段階と
前記第２の層を形成する前記段階とが、付着プロセスを
含む、上記（９）に記載の方法。 （１１）前記ヒューズ・リンク層を形成する段階と、前
記第２の層を形成する段階とが、ダマシーン・プロセス
を含む、上記（９）に記載の方法。 （１２）前記第２の層の上に絶縁層を形成する段階をさ
らに含み、前記ヒューズ・リンク層が導電層を含み、前
記第２の層が導電層を含む、上記（９）に記載の方法。 （１３）前記第２の層の上に、レーザ・エネルギーが前
記ヒューズ・リンク層に達することを可能にする、ヒュ
ーズ窓を形成する段階を有し、前記空隙が、前記ヒュー
ズ・リンク層と前記ヒューズ窓の間にある、上記（９）
に記載の方法。 （１４）前記空隙が、前記ヒューズ・リンク層から前記
ヒューズ窓の方にエネルギーとヒューズ材料を導く、上
記（１３）に記載の方法。 （１５）前記空隙内に導電アイランドを形成する段階を
さらに含む、上記（９）に記載の方法。 （１６）前記導電アイランドが、前記ヒューズ・リンク
にレーザ・エネルギーを集中させる、上記（１５）に記
載の方法。
モリ・アレイと、前記主メモリ・アレイに結合され、冗
長メモリ・アレイ要素を含む冗長メモリ・アレイと、レ
ーザ・エネルギーの印加に基づいて、前記メイン・メモ
リ要素のうちの不良要素を前記冗長メモリ・アレイ要素
のうちの少なくとも１つで選択的に置き換える少なくと
も１つのレーザ・ヒューズ・リンクと、前記レーザ・ヒ
ューズ・リンクと前記レーザ・エネルギーの供給源との
間に位置する少なくとも１つの空隙部分とを含む、ダイ
ナミック・ランダム・アクセス・メモリ集積回路。 （２）前記レーザ・ヒューズ・リンクが、前記第１の導
電層と、前記第１の導電層の上の第２の導電層を含み、
前記空隙部分が、前記第２の導電層内にある、上記
（１）に記載のダイナミック・ランダム・アクセス・メ
モリ。 （３）主素子と、少なくとも１つのヒューズにより前記
主素子に選択的に置き換えられる冗長素子とを含み、前
記ヒューズが、少なくとも１つのヒューズ・リンク領域
を有する第１の層と、前記第１の層の上の第２の層と、
前記ヒューズ・リンク領域に対して位置決めされ、前記
集積回路内の隣接する素子から遠くにヒューズ材料を導
くための前記第２の層内の空隙とを含む集積回路。 （４）前記第２の層の上の絶縁層をさらに含み、前記第
１の層が導電層を含み、前記第２の層が導電層を含む、
上記（３）に記載の集積回路。 （５）前記レーザ・エネルギーが前記ヒューズ・リンク
領域に達することができるようにするヒューズ窓をさら
に含み、前記空隙が、前記ヒューズ・リンク領域と前記
ヒューズ窓の間にある、上記（１）又は（３）に記載の
集積回路。 （６）前記空隙が、前記ヒューズ・リンク領域から前記
ヒューズ窓の方にエネルギーとヒューズ材料を導く、上
記（５）に記載の集積回路。 （７）前記空隙内に導電アイランドをさらに含む、上記
（１）又は（３）に記載の集積回路。 （８）前記導電アイランドが、前記ヒューズ・リンク領
域にレーザ・エネルギーを集中させる、上記（７）に記
載の集積回路。 （９）集積回路を形成する方法であって、ヒューズ・リ
ンク層を形成する段階と、前記ヒューズ・リンク層の上
に第２の層を形成する段階と、前記第２の層内に、ヒュ
ーズ材料を前記集積回路内の隣接する素子から遠くに導
くよう前記ヒューズ・リンク領域に対して位置決めされ
た、少なくとも１つの空隙を形成する段階とを含む方
法。 （１０）前記ヒューズ・リンク層を形成する前記段階と
前記第２の層を形成する前記段階とが、付着プロセスを
含む、上記（９）に記載の方法。 （１１）前記ヒューズ・リンク層を形成する段階と、前
記第２の層を形成する段階とが、ダマシーン・プロセス
を含む、上記（９）に記載の方法。 （１２）前記第２の層の上に絶縁層を形成する段階をさ
らに含み、前記ヒューズ・リンク層が導電層を含み、前
記第２の層が導電層を含む、上記（９）に記載の方法。 （１３）前記第２の層の上に、レーザ・エネルギーが前
記ヒューズ・リンク層に達することを可能にする、ヒュ
ーズ窓を形成する段階を有し、前記空隙が、前記ヒュー
ズ・リンク層と前記ヒューズ窓の間にある、上記（９）
に記載の方法。 （１４）前記空隙が、前記ヒューズ・リンク層から前記
ヒューズ窓の方にエネルギーとヒューズ材料を導く、上
記（１３）に記載の方法。 （１５）前記空隙内に導電アイランドを形成する段階を
さらに含む、上記（９）に記載の方法。 （１６）前記導電アイランドが、前記ヒューズ・リンク
にレーザ・エネルギーを集中させる、上記（１５）に記
載の方法。
【図１】考察を容易にするための代表的なダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）集積回路を
示す図である。
・ランダム・アクセス・メモリ（ＤＲＡＭ）集積回路を
示す図である。
【図２】複数の従来のヒューズ・リンクをその溶断され
ていない（すなわち導通）状態で示す図である。
ていない（すなわち導通）状態で示す図である。
【図３】図２のヒューズ・リンクをその溶断された（す
なわち、非導通）状態で示す図である。
なわち、非導通）状態で示す図である。
【図４】ヒューズ設定操作後にレーザ・スポットが上に
形成された基板上の複数のヒューズ・リンクを示す図で
ある。
形成された基板上の複数のヒューズ・リンクを示す図で
ある。
【図５】ヒューズ設定操作後にレーザ・スポットが上に
形成された基板上の複数のヒューズ・リンクを示す図で
ある。
形成された基板上の複数のヒューズ・リンクを示す図で
ある。
【図６】可溶リンクの上に空隙領域を含む本発明の実施
形態を示す図である。
形態を示す図である。
【図７】可溶リンクの上に空隙領域を含む本発明の実施
形態を示す図である。
形態を示す図である。
【図８】可溶リンクの上に空隙領域を含む本発明の実施
形態を示す図である。
形態を示す図である。
【図９】可溶リンクの上に空隙領域を含む本発明の実施
形態を示す図である。
形態を示す図である。
【図１０】本発明の好ましい実施形態を示すフローチャ
ートである。
ートである。
１０２ 主メモリ・アレイ
１０４ 冗長アレイ
１０６ ヒューズ・アレイ要素
１０８ ヒューズ・ラッチ・アレイ
１１０ ヒューズ・デコーダ回路
２０２ ヒューズ・リンク
２０４ ヒューズ・リンク
２０６ ヒューズ・リンク
２０８ ヒューズ・リンク
３０２ パッシベーション層
３０４ 基板
３１０ ボイド
３２０ 領域
４００ コンタクト層
４０１ 機能層
４０２ ヒューズ材料
４０３ 開口部
４０４ 導電層
４０５ 導電層
４０６ アイランド
４０７ 絶縁層
４０８ ヒューズ窓
４０９ 結合パッド窓
４１０ 空隙
４１１ チタン層
４５０ 誘電基板
フロントページの続き
(73)特許権者 591209109
シーメンス アクチェンゲゼルシャフト
ＳＩＥＭＥＮＳ ＡＫＴＩＥＮＧＥＳＥ
ＬＬＳＣＨＡＦＴ
ドイツ連邦共和国 Ｄ−80333 ミュン
ヘン ヴィッテルスバッハ−プラッツ
２
(72)発明者 アクセル・ブリンツンガー
アメリカ合衆国12524 ニューヨーク州
フィッシュキル アスペン・コート 20
(72)発明者 エドワード・ダブリュー・キエウラ
アメリカ合衆国12533 ニューヨーク州
ヴァーバンク アール・アール２ ボッ
クス 337
(72)発明者 チャンドラセカル・ナラーヤン
アメリカ合衆国12533 ニューヨーク州
ホープウェル・ジャンクション ケンジ
ントン・ドライブ 62
(72)発明者 カール・ジェイ・ラデンス
アメリカ合衆国12540 ニューヨーク州
ラグランジェヴィル カチラー・ドライ
ブ 35
(56)参考文献 特開 昭63−307758（ＪＰ，Ａ)
特開 昭58−64061（ＪＰ，Ａ)
特開 平10−107146（ＪＰ，Ａ)
特開 平６−61353（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/82
H01L 21/8242
H01L 27/108
Claims (15)
- 【請求項１】主メモリ・アレイ要素を有する主メモリ・
アレイと、 前記主メモリ・アレイに結合され、冗長メモリ・アレイ
要素を含む冗長メモリ・アレイと、 レーザ・エネルギーの印加に基づいて、前記主メモリ・
アレイ要素のうちの不良要素を前記冗長メモリ・アレイ
要素のうちの少なくとも１つで選択的に置き換える少な
くとも１つのレーザ・ヒューズ・リンクと、 前記レーザ・ヒューズ・リンクと前記レーザ・エネルギ
ーの供給源との間に位置する少なくとも１つの空隙部分
とを含む、ダイナミック・ランダム・アクセス・メモリ
集積回路。 - 【請求項２】前記レーザ・ヒューズ・リンクが、第１の
導電層と、前記第１の導電層の上の第２の導電層とを含
み、前記空隙部分が、前記第２の導電層内にある、請求
項１に記載の集積回路。 - 【請求項３】前記レーザ・エネルギーが前記ヒューズ・
リンク領域に達することができるようにするヒューズ窓
をさらに含み、前記空隙が、前記ヒューズ・リンク領域
と前記ヒューズ窓の間にある、請求項１に記載の集積回
路。 - 【請求項４】主素子と、 少なくとも１つのヒューズにより前記主素子に選択的に
置き換えられる冗長素子とを含み、 前記ヒューズが、 少なくとも１つのヒューズ・リンク領域を有する第１の
層と、 前記第１の層の上の第２の層と、 前記ヒューズ・リンク領域に対して位置決めされ、前記
集積回路内の隣接する素子から遠くにヒューズ材料を導
くための前記第２の層内の空隙と、 前記レーザ・エネルギーが前記ヒューズ・リンク領域に
達することができるよ うにするヒューズ窓と、 を含み、前記空隙が、前記ヒューズ・リンク領域と前記
ヒューズ窓の間にある、 集積回路。を含む集積回路。 - 【請求項５】前記第２の層の上の絶縁層をさらに含み、
前記第１の層が導電層を含み、前記第２の層が導電層を
含む、請求項４に記載の集積回路。 - 【請求項６】前記空隙が、前記ヒューズ・リンク領域か
ら前記ヒューズ窓の方にエネルギーとヒューズ材料を導
く、請求項４に記載の集積回路。 - 【請求項７】前記空隙内に導電アイランドをさらに含
む、請求項１又は４に記載の集積回路。 - 【請求項８】前記導電アイランドが、前記ヒューズ・リ
ンク領域にレーザ・エネルギーを集中させる、請求項７
に記載の集積回路。 - 【請求項９】集積回路を製造する方法であって、 ヒューズ・リンク層を形成する段階と、 前記ヒューズ・リンク層の上に第２の層を形成する段階
と、 前記第２の層内に、ヒューズ材料を前記集積回路内の隣
接する素子から遠くに導くよう前記ヒューズ・リンク領
域に対して位置決めされた、少なくとも１つの空隙を形
成する段階と、 前記第２の層の上に、レーザ・エネルギーが前記ヒュー
ズ・リンク層に達することを可能にする、ヒューズ窓を
形成する段階と を含み、前記空隙が、前記ヒューズ・リ
ンク層と前記ヒューズ窓の間にある、 方法。 - 【請求項１０】前記ヒューズ・リンク層を形成する段階
と前記第２の層を形成する段階とが、付着プロセスを含
む、請求項９に記載の方法。 - 【請求項１１】前記ヒューズ・リンク層を形成する段階
と、前記第２の層を形成する段階とが、ダマシーン・プ
ロセスを含む、請求項９に記載の方法。 - 【請求項１２】前記第２の層の上に絶縁層を形成する段
階をさらに含み、前記ヒューズ・リンク層が導電層を含
み、前記第２の層が導電層を含む、請求項９に記載の方
法。 - 【請求項１３】前記空隙が、前記ヒューズ・リンク層か
ら前記ヒューズ窓の方にエネルギーとヒューズ材料を導
く、請求項９に記載の方法。 - 【請求項１４】前記空隙内に導電アイランドを形成する
段階をさらに含む、請求項９に記載の方法。 - 【請求項１５】前記導電アイランドが、前記ヒューズ・
リンクにレーザ・エネルギーを集中させる、請求項１４
に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/258563 | 1999-02-26 | ||
| US09/258,563 US6268638B1 (en) | 1999-02-26 | 1999-02-26 | Metal wire fuse structure with cavity |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000252364A JP2000252364A (ja) | 2000-09-14 |
| JP3365757B2 true JP3365757B2 (ja) | 2003-01-14 |
Family
ID=22981117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000047093A Expired - Fee Related JP3365757B2 (ja) | 1999-02-26 | 2000-02-24 | 集積回路及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6268638B1 (ja) |
| EP (1) | EP1032040A3 (ja) |
| JP (1) | JP3365757B2 (ja) |
| KR (1) | KR100385799B1 (ja) |
| CN (1) | CN1186818C (ja) |
| HK (1) | HK1035436A1 (ja) |
| TW (1) | TW456022B (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19924153B4 (de) * | 1999-05-26 | 2006-02-09 | Infineon Technologies Ag | Schaltungsanordnung zur Reparatur eines Halbleiterspeichers |
| JP3907911B2 (ja) * | 2000-03-30 | 2007-04-18 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| EP1313868B1 (en) * | 2000-08-30 | 2006-07-19 | North Carolina State University | Transgenic plants containing molecular decoys that alter protein content therein |
| DE10056411C1 (de) * | 2000-11-14 | 2002-05-23 | Elmos Semiconductor Ag | Abgleichelement für integrierte Halbleiterschaltungen |
| US6693343B2 (en) * | 2000-12-28 | 2004-02-17 | Infineon Technologies Ag | Self-passivating Cu laser fuse |
| US6774457B2 (en) * | 2001-09-13 | 2004-08-10 | Texas Instruments Incorporated | Rectangular contact used as a low voltage fuse element |
| US20050250256A1 (en) * | 2004-05-04 | 2005-11-10 | Bing-Chang Wu | Semiconductor device and fabricating method thereof |
| US7629234B2 (en) * | 2004-06-18 | 2009-12-08 | Electro Scientific Industries, Inc. | Semiconductor structure processing using multiple laterally spaced laser beam spots with joint velocity profiling |
| JP2006041257A (ja) * | 2004-07-28 | 2006-02-09 | Ricoh Co Ltd | 半導体装置 |
| JP5132162B2 (ja) | 2006-08-11 | 2013-01-30 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| US7566593B2 (en) | 2006-10-03 | 2009-07-28 | International Business Machines Corporation | Fuse structure including cavity and methods for fabrication thereof |
| US8278595B2 (en) * | 2007-03-16 | 2012-10-02 | Electro Scientific Industries, Inc. | Use of predictive pulse triggering to improve accuracy in link processing |
| US20090283916A1 (en) * | 2008-05-13 | 2009-11-19 | United Microelectronics Corp. | Chip structure and method of reworking chip |
| US9887126B2 (en) | 2014-08-26 | 2018-02-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure of dual damascene structures having via hole and trench |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3564354A (en) | 1968-12-11 | 1971-02-16 | Signetics Corp | Semiconductor structure with fusible link and method |
| US4089734A (en) | 1974-09-16 | 1978-05-16 | Raytheon Company | Integrated circuit fusing technique |
| US4032949A (en) | 1975-05-15 | 1977-06-28 | Raytheon Company | Integrated circuit fusing technique |
| US4209894A (en) | 1978-04-27 | 1980-07-01 | Texas Instruments Incorporated | Fusible-link semiconductor memory |
| NL8002634A (nl) | 1980-05-08 | 1981-12-01 | Philips Nv | Programmeerbare halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
| JPS60134437A (ja) | 1983-12-23 | 1985-07-17 | Nippon Telegr & Teleph Corp <Ntt> | ヒユ−ズ装置およびその製造方法 |
| US4879587A (en) | 1986-11-13 | 1989-11-07 | Transensory Devices, Inc. | Apparatus and method for forming fusible links |
| US4935801A (en) | 1987-01-27 | 1990-06-19 | Inmos Corporation | Metallic fuse with optically absorptive layer |
| JPS63307758A (ja) | 1987-06-09 | 1988-12-15 | Nec Corp | 集積回路装置 |
| JPH01295439A (ja) | 1988-05-24 | 1989-11-29 | Nissan Motor Co Ltd | 半導体装置 |
| JPH0346256A (ja) | 1989-07-14 | 1991-02-27 | Toshiba Corp | 半導体装置 |
| JP2816394B2 (ja) | 1989-10-24 | 1998-10-27 | セイコークロック株式会社 | 半導体装置 |
| JPH03169049A (ja) | 1989-11-28 | 1991-07-22 | Nec Corp | 半導体集積回路 |
| US5241212A (en) | 1990-05-01 | 1993-08-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a redundant circuit portion and a manufacturing method of the same |
| JP2996375B2 (ja) | 1993-09-13 | 1999-12-27 | ローム株式会社 | ヒューズの樹脂封止方法 |
| JP3255524B2 (ja) * | 1993-12-28 | 2002-02-12 | 三菱電機株式会社 | 冗長回路を有する半導体装置およびその製造方法 |
| US5550399A (en) | 1994-11-03 | 1996-08-27 | Kabushiki Kaisha Toshiba | Integrated circuit with windowed fuse element and contact pad |
| US5608257A (en) | 1995-06-07 | 1997-03-04 | International Business Machines Corporation | Fuse element for effective laser blow in an integrated circuit device |
| US5538924A (en) * | 1995-09-05 | 1996-07-23 | Vanguard International Semiconductor Co. | Method of forming a moisture guard ring for integrated circuit applications |
| DE19600398C1 (de) * | 1996-01-08 | 1997-03-27 | Siemens Ag | Schmelzsicherung in einer integrierten Halbleiterschaltung, deren Verwendung in einer Speicherzelle (PROM) sowie Verfahren zu ihrer Herstellung |
| DE19638666C1 (de) * | 1996-01-08 | 1997-11-20 | Siemens Ag | Schmelzsicherung mit einer Schutzschicht in einer integrierten Halbleiterschaltung sowie zugehöriges Herstellungsverfahren |
| US5899736A (en) * | 1997-09-19 | 1999-05-04 | Siemens Aktiengesellschaft | Techniques for forming electrically blowable fuses on an integrated circuit |
| US5976917A (en) * | 1998-01-29 | 1999-11-02 | Micron Technology, Inc. | Integrated circuitry fuse forming methods, integrated circuitry programming methods, and related integrated circuitry |
| US6222244B1 (en) * | 1998-06-08 | 2001-04-24 | International Business Machines Corporation | Electrically blowable fuse with reduced cross-sectional area |
| US6261937B1 (en) * | 1998-06-24 | 2001-07-17 | Siemens Aktiengesellschaft | Method for forming a semiconductor fuse |
-
1999
- 1999-02-26 US US09/258,563 patent/US6268638B1/en not_active Expired - Fee Related
- 1999-12-24 CN CNB991265726A patent/CN1186818C/zh not_active Expired - Fee Related
-
2000
- 2000-02-15 TW TW089102505A patent/TW456022B/zh not_active IP Right Cessation
- 2000-02-23 EP EP00103742A patent/EP1032040A3/en not_active Withdrawn
- 2000-02-24 JP JP2000047093A patent/JP3365757B2/ja not_active Expired - Fee Related
- 2000-02-24 KR KR10-2000-0008974A patent/KR100385799B1/ko active IP Right Grant
-
2001
- 2001-05-21 US US09/860,570 patent/US6566238B2/en not_active Expired - Lifetime
- 2001-06-28 HK HK01104466A patent/HK1035436A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP1032040A3 (en) | 2001-11-21 |
| KR100385799B1 (ko) | 2003-06-02 |
| HK1035436A1 (en) | 2001-11-23 |
| TW456022B (en) | 2001-09-21 |
| US20010020728A1 (en) | 2001-09-13 |
| CN1291791A (zh) | 2001-04-18 |
| US6268638B1 (en) | 2001-07-31 |
| KR20000058168A (ko) | 2000-09-25 |
| CN1186818C (zh) | 2005-01-26 |
| JP2000252364A (ja) | 2000-09-14 |
| US6566238B2 (en) | 2003-05-20 |
| EP1032040A2 (en) | 2000-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5936296A (en) | Integrated circuits having metallic fuse links | |
| JP3365757B2 (ja) | 集積回路及びその製造方法 | |
| US6420216B1 (en) | Fuse processing using dielectric planarization pillars | |
| US6737345B1 (en) | Scheme to define laser fuse in dual damascene CU process | |
| JP3300328B2 (ja) | フューズ・リンク構造およびその作製方法 | |
| JP2010118646A (ja) | 集積回路デバイスのヒューズ構造 | |
| JP3974039B2 (ja) | 表面を自己保護したＣｕレーザーヒューズ | |
| JP2000323578A (ja) | ヒューズ構造部、及びその製造方法 | |
| US6991971B2 (en) | Method for fabricating a triple damascene fuse | |
| US6259146B1 (en) | Self-aligned fuse structure and method with heat sink | |
| US6750129B2 (en) | Process for forming fusible links | |
| US20040178425A1 (en) | Semiconductor device having fuse | |
| JPH0770600B2 (ja) | 集積回路を変更する方法 | |
| KR100773683B1 (ko) | 퓨즈를 구비한 반도체 장치 및 퓨즈 절단 방법 | |
| US7535078B2 (en) | Semiconductor device having a fuse and method of forming thereof | |
| US6413848B1 (en) | Self-aligned fuse structure and method with dual-thickness dielectric | |
| US6121074A (en) | Fuse layout for improved fuse blow process window | |
| US6061264A (en) | Self-aligned fuse structure and method with anti-reflective coating | |
| JPH0945782A (ja) | 冗長手段を有する半導体装置及びその製造方法 | |
| JPH0917872A (ja) | 半導体装置 | |
| JP2002203902A (ja) | 最適化された金属ヒューズの処理工程 | |
| US20060076642A1 (en) | Semiconductor device and manufacturing method thereof | |
| US20050205965A1 (en) | Semiconductor device having a fuse including an aluminum layer | |
| JP2004335735A (ja) | 半導体装置 | |
| JP2004111990A (ja) | 半導体集積回路装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |