JP3331461B2 - Ａｉｓ検出回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡＩＳ検出回路に関
し、特に通信機器の障害情報を検出する検出回路に関す
る。

【０００２】

【従来の技術】従来，この種の検出回路においては、デ
ータ信号の変化点をリトリガブルモノステーブルマルチ
バイブレータを使用し、コンデンサ及び抵抗にて設定し
た時定数で一定時間監視し、データ信号が設定時間以
上、“１”で連続した時、ＡＩＳ（Ａｌａｒｍ Ｉｎｄ
ｉｃａｔｉｏｎ Ｓｉｇｎａｌ）検出とする回路が使用
されている。

【０００３】このＡＩＳを検出する回路ではＡＩＳ区間
が、図７に示すような状態の場合、伝送路障害によって
誤りが発生すると、ＡＩＳを検出することができなくな
るという不具合が発生する。

【０００４】ここで、ＡＩＳとは通信機器における局間
の通信データにおいて自局で機器障害が発生した場合、
その情報を後続の局に伝達する手段の一つとして通信デ
ータを全て“１”として送出する機器障害情報信号であ
る。後続局はオール“１”のデータを受信すると、自局
以前の局において機器障害が発生していることを示す警
報を受け取ることとなる。

【０００５】この種の複数のアラーム情報が多重化され
たシリアルデータから必要なアラーム情報のみを取り出
す回路としては、アラーム情報が多重化されたシリアル
データに同期したクロック信号によってデータ数を計数
するカウンタ回路と、そのカウンタ回路のカウント数を
検知して必要なアラーム情報位置を示すラッチ信号と有
効アラームリセット信号を出力するデコード回路と、シ
リアルデータから必要な情報のみを抜き出すアンドゲー
ト回路と、有効アラームを検出するＪＫフリップフロッ
プで構成されるものがある。

【０００６】この回路においては複数のアラーム情報を
多重化してシリアルデータとした信号とシリアルデータ
に同期したクロック信号とで、シリアルデータの順番を
計数するカウンタを動作させる。

【０００７】デコード回路には予め必要なアラーム情報
が何番目のデータであるのかが設定されており、カウン
タの計数値が設定した値になった時にシリアルデータに
同期したラッチ信号を発生する。

【０００８】アンドゲート回路はこのラッチ信号によっ
てシリアルデータから必要なデータのみを抽出し、ＪＫ
フリップフロップで保持することで必要なアラーム情報
のみを取り出すことができる。上記の技術については、
特開平６−１８１４６２号公報に開示されている。

【０００９】

【発明が解決しようとする課題】上述した従来の障害情
報検出回路では、連続した“１”を検出するすることで
ＡＩＳの判定を行うためにリトリガブルモノステーブル
マルチバイブレータタイプの回路構成をとっている。そ
のため、ＡＩＳを検出する検出回路が伝送路の誤り（ビ
ットエラー）に対して誤動作を起こす可能性がある。

【００１０】また、オール“１”が一定時間継続した場
合にＡＩＳ検出としていた従来回路では、抵抗やコンデ
ンサを必要とするリトリガブルモノステーブルマルチバ
イブレータ回路を使用しているため、ＬＳＩ（大規模集
積回路）化に適さない回路構成となっている。

【００１１】そこで、本発明の目的は上記の問題点を解
消し、伝送路誤りに対して誤動作せず、確実にＡＩＳ信
号を判定することができ、高集積化に適した回路を実現
することができるＡＩＳ検出回路を提供することにあ
る。

【００１２】

【課題を解決するための手段】本発明によるＡＩＳ検出
回路は、通信機器における局間の通信データにおいて自
局で機器障害が発生した場合、通信データ全てを予め設
定された所定値として障害情報を後続の局に送出するた
めの機器障害情報信号を検出するＡＩＳ検出回路であっ
て、一定インタバル周期中のデータ信号に含まれかつ前
記所定値を反転した反転値の個数を計数する計数手段
と、前記計数手段の計数値が予め設定された設定値以下
の時に前記機器障害情報信号と判定する判定手段とを備
えている。

【００１３】すなわち、本発明のＡＩＳ検出回路は伝送
路中の誤りを許容するために、ある監視インタバル中の
入力データ信号の“０”の数を計数する検出回路をｎ＋
１個有する。ｎ（ｎは１以上の正の整数）はインターバ
ル中に許容することのできる“０”の数である。

【００１４】このｎ＋１個の検出回路はインタバルカウ
ンタ及び許容値カウンタの２つのカウンタを有し、この
２つのカウンタ回路を制御するカウンタ制御回路と、次
の検出回路の動作を制御する次段検出器制御回路とから
構成され、ｎ＋１個の検出回路の出力信号を監視し、Ａ
ＩＳ信号であるかを判定する判定回路を備えている。

【００１５】監視インターバル中に許容することのでき
るデータ誤り（データ“０”）数をｎとすると、検出回
路をｎ＋１個用意すれば、許容値カウンタのインタバル
周期を切れ目なく設定することができ、夫々のインタバ
ルにてＡＩＳ信号を検出することができる。

【００１６】例えば、ｎ＝２の場合、夫々の許容値カウ
ンタは“０”を２個まで許容することができるので、３
個目の“０”が入力されるとインタバルがクリアされ、
再度、計数を開始する。第１の検出回路は入力データの
最初の“０”から“１”への変化点で計数を開始し、第
２及び第３の検出回路は夫々入力データの１個目、２個
目の“０”から計数を開始する。

【００１７】このように、許容値＋１個の検出回路を使
用することで切れ目のない監視インタバルを実現し、伝
送路のデータ誤りに対して誤動作することのないＡＩＳ
検出回路を提供することが可能となる。

【００１８】

【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の一実施例による
ＡＩＳ検出回路の構成を示すブロック図である。図にお
いて、本発明の一実施例によるＡＩＳ検出回路はＮ個
（Ｎ＝ｎ＋１、ｎはデータ誤り許容数）の検出回路１−
ｉ（ｉ＝１〜Ｎ）を持ち、各々の検出回路１−ｉの出力
信号からＡＩＳ検出を判定する判定回路２とから構成さ
れている。

【００１９】検出回路１−ｉ各々は設定したインタバル
を計数するインタバルカウンタ１２−ｉ（インタバルカ
ウンタ１２−２〜１２−Ｎは図示せず）と、インタバル
中の“０”の許容数を計数する許容値カウンタ１３−ｉ
（許容値カウンタ１３−２〜１３−Ｎは図示せず）と、
入力データ信号の状態を判定して２つのカウンタを制御
するカウンタ制御回路１１−ｉ（カウンタ制御回路１１
−２〜１１−Ｎは図示せず）と、次の検出回路の動作を
制御する次段検出器制御回路１４−ｉ（次段検出器制御
回路１４−２〜１４−Ｎは図示せず）とから構成されて
いる。

【００２０】この図１を参照して本発明の一実施例によ
るＡＩＳ検出回路の動作について説明する。

【００２１】入力データ信号１０１は検出回路１−１に
入力されると、カウンタ制御回路１１−１と次段検出器
制御回路１４−１とに夫々入力される。カウンタ制御回
路１１−１は入力データ１０１の“０”から“１”への
変化点を検出し、その変化点でインタバルカウンタ１２
−１を動作状態にする。

【００２２】また、カウンタ制御回路１１−１はインタ
バルカウンタ１２−１が動作した後に入力データの
“０”の個数を許容値カウンタ１３−１に計数させるた
め、許容値カウンタ１３−１の制御を行う。さらに、カ
ウンタ制御回路１１−１はインタバルカウンタ１２−１
もしくは許容値カウンタ１３−１のいずれかのキャリー
アップ信号２０１，３０１を受けると、インタバルカウ
ンタ１２−１及び許容値カウンタ１３−１を同時に初期
化する。

【００２３】インタバルカウンタ１２−１はカウンタ制
御回路１１−１の制御信号によって、予め設定されたイ
ンタバル数を計数し、インタバル数を計数し終えるとイ
ンターバルカウンタキャリーアップ信号２０１を出力す
る。

【００２４】許容値カウンタ１３−１はカウンタ制御回
路１１−１の制御信号によって、予め設定された“０”
の個数を計数し、設定した許容範囲を超えると、許容値
カウンタキャリーアップ信号３０１を出力する。

【００２５】次段検出器制御回路１４−１はインタバル
カウンタ１２−１と許容値カウンタ１３−１とが動作を
開始して出力するインタバルカウンタ動作信号１１１と
許容値カウンタ動作信号１１２とを受けると、入力デー
タ１０１を次段の検出回路１−２に次段検出器制御信号
４０１として送出する。インタバルカウンタ１２−１と
許容値カウンタ１３−１とが動作していない場合には、
次段の検出回路１−２にデータを出力しない。

【００２６】判定回路２はＮ個の検出回路１−ｉのイン
タバルカウンタキャリーアップ信号２０ｉ及び許容値カ
ウンタキャリーアップ信号３０ｉを夫々束ねる。判定回
路２は束ねたキャリーアップ信号の状態を判定し、イン
タバルカウンタキャリーアップ信号２０ｉがあれば、Ａ
ＩＳを検出してＡＩＳ検出信号１０２を出力する。逆
に、判定回路２は許容値カウンタキャリーアップ信号３
０ｉがあれば、ＡＩＳ検出信号１０２を出力しない、も
しくはＡＩＳ検出信号１０２の解除を行う。

【００２７】図２は図１の検出回路１−１の詳細な構成
を示すブロック図である。図において、検出回路１−１
におけるＡＩＳ検出のインタバルを５１２ビット、許容
誤り数を２ビットとする。

【００２８】検出回路１−１のカウンタ制御回路１１−
１はＳＲラッチ回路１１ａ−１と、インバータ１１ｂ−
１と、アンド（ＡＮＤ）回路１１ｃ−１と、ノア（ＮＯ
Ｒ）回路１１ｄ−１とから構成されている。

【００２９】インタバルカウンタ１２−１はインタバル
数を計数できる５１２ビットカウンタで構成され、許容
値カウンタ１３−１は許容誤り数を２まで許容し、２以
上になった時にクリアされる必要があるので、計数値が
ｎ＋１となる３ビットカウンタで構成されている。

【００３０】次段検出器制御回路１４−１はアンド回路
１４ａ−１，１４ｃ−１とセット回路１４ｂ−１とから
構成され、判定回路２はオア（ＯＲ）回路２１，２２と
ＳＲラッチ回路２３とから構成されている。尚、図示し
ていないが、他の検出回路１−２，１−３も検出回路１
−１と同様の構成となっている。

【００３１】図３は本発明の一実施例によるＡＩＳ検出
回路の動作を示すタイミングチャートであり、図４は図
２の許容値カウンタ１３−１のインタバル周期を示すタ
イミングチャートである。

【００３２】これら図２及び図３を参照して本発明の一
実施例によるＡＩＳ検出回路の動作を詳細に説明する。
以下、図３のタイミングチャートに基づいて説明する。

【００３３】入力データ信号１０１が検出回路１−１に
入力され、入力データ信号１０１の初めの“０”から
“１”への変化点でカウンタ制御回路１１−１のＳＲラ
ッチ回路１１ａ−１がセット（出力信号を“１”にす
る）される。

【００３４】ＳＲラッチ回路１１ａ−１がセットされる
と、そのセット信号でＡＮＤ回路１１ｃ−１と５１２ビ
ットカウンタ１２−１とが動作可能状態となる。５１２
ビットカウンタ１２−１は計数を開始し、５１２ビット
カウンタ動作信号１１１を出力する。

【００３５】ＡＮＤ回路１１ｃ−１は３ビットカウンタ
１３−１に“０”の個数を計数させるために、入力デー
タ信号１０１の反転信号を３ビットカウンタ１３−１に
出力し、３ビットカウンタ１３−１を動作可能状態にす
る。３ビットカウンタ１３−１は入力データ信号１０１
の１個目の“０”で「１」と計数し、３ビットカウンタ
動作信号１１２を出力する。

【００３６】ＡＮＤ回路１４ａ−１は５１２ビットカウ
ンタ動作信号１１１と３ビットカウンタ動作信号１１２
とを受けると、セット回路１４ｂ−１をセットする。セ
ット回路１４ｂ−１のセット信号によって、ＡＮＤ回路
１４ｃ−１が動作可能状熊になり、次の検出回路１−２
に入力データ信号１０１の２個目の“０”以降の信号を
次段検出器制御信号４０１として出力する。

【００３７】５１２ビットカウンタ１２−１が動作した
後、５１２ビットのインタバルが経過しないうちに、入
力データ中に“０”が３個入力されると、３ビットカウ
ンタ１３−１が３ビットカウンタキャリーアップ信号３
０１を出力し、ＳＲラッチ回路１１ａ−１をリセット
（出力信号を“０”にする）するとともに、ノア回路１
ｄ−１を通して５１２ビットカウンタ１２−１及び３ビ
ットカウンタ１３−１を夫々初期化する。

【００３８】ＳＲラッチ回路１１ａ−１はリセットされ
たため、入力データの３個目の“０”のあとの“１”へ
の変化点で再び１がセットされ、再度５１２ビットカウ
ンタ１２−１を動作状態にして計数を開始させる。

【００３９】４個目の“０”にて、３ビットカウンタ１
３−１が動作を開始するが、３ビットカウンタ１３−１
がキャリーアップを行う前に、５１２ビットカウンタ１
２−１が５１２ビットのインタバルを計数し終えると、
先に５１２ビットカウンタキャリーアップ信号２０１を
出力する。

【００４０】この５１２ビットカウンタキャリーアップ
信号２０１にて、ノア回路１１ｄ−１を通して５１２ビ
ットカウンタ１２−１及び３ビットカウンタ１３−１が
夫々初期化される。ＳＲラッチ回路１１ａ−１はリセッ
トされないので、５１２ビットカウンタ１２−１はすぐ
に新たな計数を開始する。

【００４１】検出回路１−２では次段検出器制御信号４
０１を受けて、この信号の初めの“０”の後の“１”へ
の変化点でＳＲラッチ回路１１ａ−２（図示せず）がセ
ットされ、検出回路１−１と同様に動作する。検出回路
１−２に入力される１個目の“０”にて、３ビットカウ
ンタ１３−２（図示せず）が動作し、それを受けて検出
回路１−３を動作させる次段検出器制御信号４０２を出
力する。

【００４２】検出回路１−２でも検出回路１−１と同様
に、５１２ビットカウンタ１２−２（図示せず）が５１
２ビットのインタバルを計数し終えないうちに、次段検
出器制御信号４０１中に“０”が３個入力され、３ビッ
トカウンタ１３−２がキャリーアップを行う。その３ビ
ットカウンタキャリーアップ信号３０２で、５１２ビッ
トカウンタ１２−２と３ビットカウンタ１３−２とが夫
々初期化され、ＳＲラッチ回路１１ａ−２をリセットす
る。ＳＲラッチ回路１１ａ−２はリセットされたので、
次段検出器制御信号４０１の３個目の“０”の次の
“１”への変化点でまた、セットが行われ、各回路が動
作を開始する。

【００４３】検出回路１−３では入力データ信号１０１
の２個目の“０”以降のデータ信号が次段検出器制御信
号４０２として入力され、検出回路１−１，１−２と同
様に動作を開始する。

【００４４】検出回路１−３では５１２ビットカウンタ
１２−３（図示せず）の５１２ビットのインタバル範囲
内に“０”が２個しかないので、３ビットカウンタ１３
−３（図示せず）のキャリーアップが行われず、５１２
ビットカウンタ１２−３がインタバルを計数し終え、５
１２カウンタキャリーアップ信号２０３を出力する。

【００４５】このキャリーアップ信号２０３はノア回路
１１ｄ−３（図示せず）を通して５１２ビットカウンタ
１２−３と３ビットカウンタ１３−３とを夫々初期化す
るが、ＳＲラッチ回路１１ａ−３（図示せず）のリセッ
トは行わないので、すぐに５１２ビットカウンタ１２−
３は新たなインタバルの計数を開始する。

【００４６】判定回路２内のＯＲ回路２１では検出回路
１−１〜１−３の５１２ビットカウンタキャリーアップ
信号２０１〜２０３を束ねる。ＯＲ回路２２では検出回
路１−１〜１−３の３ビットカウンタキャリーアップ信
号３０１〜３０３を束ねる。束ねられたキャリーアップ
信号は夫々ＳＲラッチ回路２３のセット端子Ｓ及びリセ
ット端子Ｒに接続される。

【００４７】検出回路１−１〜１−３のいずれかの３ビ
ットカウンタキャリーアップ信号が出力されると、ＳＲ
ラッチ回路２３がリセットされるので、ＡＩＳ検出信号
１０２は出力されない。検出回路１−１〜１−３のいず
れかの５１２ビットカウンタキャリーアップ信号が出力
されると、ＳＲラッチ回路２３がセットされ、ＡＩＳ検
出信号１０２が出力される。

【００４８】また、５１２ビットのインタバル中に２ビ
ット以下の“０”がない入力データ信号１０１が入力さ
れた場合（ＡＩＳ信号ではなく、正常なデータ信号）
は、検出回路１−１〜１−３の５１２ビットカウンタ１
２−１，１２−２，１２−３がインタバルを計数するよ
りも早く、各３ビットカウンタ１３−１，１３−２，１
３−３がキャリーアップを行い、ＳＲラッチ回路２３を
リセットするので、ＡＩＳ検出信号１０２は出力されな
い。

【００４９】図５は本発明の他の実施例によるＡＩＳ検
出回路の構成を示すブロック図である。図において、本
発明の他の実施例によるＡＩＳ検出回路は１個の検出回
路１とし、回路規模の縮小を行った例である。

【００５０】この場合、切れ目のないインタバル周期
で、ＡＩＳ信号を検出することはできないが、大まかな
ＡＩＳを検出することができる。尚、判定回路３はＳＲ
ラッチ回路３１を備えている。

【００５１】図６は本発明の他の実施例によるＡＩＳ検
出回路の動作を示すタイミングチャートである。これら
図５及び図６を参照して本発明の他の実施例によるＡＩ
Ｓ検出回路の動作について説明する。

【００５２】本発明の他の実施例によるＡＩＳ検出回路
では、本来検出しなければならないＡＩＳの検出範囲が
入力データ信号１０１の２個目の“０”以降の５１２ビ
ットとなる。しかしながら、検出回路１で検出すること
ができるのは３個目の“０”以降の５１２ビットであ
る。

【００５３】伝送路におけるデータ誤りが短いインタバ
ル周期中に集中して起こる可能性はまれで、かつ余裕の
ある許容値が設定されているので、本発明の他の実施例
によるＡＩＳ検出回路においても、実使用においては十
分にＡＩＳ信号を検出することができ、かつ小型とな
る。

【００５４】このように、インタバル周期中にビット誤
りを許容することのできる許容数ｎ＋１個の検出回路１
−１〜１−Ｎを直列に接続することで、切れ目のないイ
ンタバル周期が実現できるので、いつでも確実な検出が
可能となる。よって、ＡＩＳ受信時に伝送路にビット誤
りが生じた場合でも安定した動作が得られる。

【００５５】また、従来の技術ではアナログ的な検出回
路を使用しているが、本発明の一実施例及び他の実施例
では全て論理回路で構成しているので、ＬＳＩ化するこ
とが可能となる。

【００５６】

【発明の効果】以上説明したように本発明によれば、通
信機器における局間の通信データにおいて自局で機器障
害が発生した場合、通信データ全てを予め設定された所
定値として障害情報を後続の局に送出するための機器障
害情報信号を検出するＡＩＳ検出回路において、一定イ
ンタバル周期中のデータ信号に含まれかつ所定値を反転
した反転値の個数を計数し、その計数値が予め設定され
た設定値以下の時に機器障害情報信号と判定することに
よって、伝送路誤りに対して誤動作せず、確実にＡＩＳ
信号を判定することができ、高集積化に適した回路を実
現することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例によるＡＩＳ検出回路の構成
を示すブロック図である。

【図２】図１の検出回路の詳細な構成を示すブロック図
である。

【図３】本発明の一実施例によるＡＩＳ検出回路の動作
を示すタイミングチャートである。

【図４】図２の許容値カウンタのインタバル周期を示す
タイミングチャートである。

【図５】本発明の他の実施例によるＡＩＳ検出回路の構
成を示すブロック図である。

【図６】本発明の他の実施例によるＡＩＳ検出回路の動
作を示すタイミングチャートである。

【図７】従来例によるＡＩＳ検出の動作を示す図であ
る。

【符号の説明】

１−１〜１−Ｎ 検出回路 ２，３ 判定回路 １１−１ カウンタ制御回路 １１ａ−１，２３ ＳＲラッチ回路 １１ｂ−１ インバータ １１ｃ−１，１４ａ−１，１４ｃ−１ アンド回路 １１ｄ−１ ノア回路 １２−１ インタバルカウンタ １３−１ 許容値カウンタ １４−１ 次段検出器制御回路 １４ｂ−１ セット回路 ２１，２２ オア回路

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 通信機器における局間の通信データにお
   いて自局で機器障害が発生した場合、通信データ全てを
   予め設定された所定値として障害情報を後続の局に送出
   するための機器障害情報信号を検出するＡＩＳ検出回路
   であって、一定インタバル周期中のデータ信号に含まれ
   かつ前記所定値を反転した反転値の個数を計数する計数
   手段と、前記計数手段の計数値が予め設定された設定値
   以下の時に前記機器障害情報信号と判定する判定手段と
   を有することを特徴とするＡＩＳ検出回路。
2. 【請求項２】 前記計数手段は、前記設定値よりも一つ
   多い台数だけ備え、それらを直列に接続したことを特徴
   とする請求項１記載のＡＩＳ検出回路。
3. 【請求項３】 前記インタバルを計数するインタバル計
   数手段を含むことを特徴とする請求項１または請求項２
   記載のＡＩＳ検出回路。
4. 【請求項４】 前記計数手段と前記判定手段と前記イン
   タバル計数手段とは、夫々論理回路のみで構成するよう
   にしたことを特徴とする請求項３記載のＡＩＳ検出回
   路。