JP3288479B2 - 半導体発光装置の製造方法 - Google Patents
半導体発光装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体レーザ装置、各
種電子機器類のディスプレイにおける表示パネル中の要
素である青色発光部分あるいは、表示装置に単体で用い
られる青色発光素子（ＬＥＤ）、その他ＣＤプレーヤ、
ＬＤプレーヤ、光磁気ディスクプレーヤ中の信号読み取
り、書き込み発光素子、バーコードリーダの発光素子等
として使用される半導体発光装置の製造方法に関するも
のである。
種電子機器類のディスプレイにおける表示パネル中の要
素である青色発光部分あるいは、表示装置に単体で用い
られる青色発光素子（ＬＥＤ）、その他ＣＤプレーヤ、
ＬＤプレーヤ、光磁気ディスクプレーヤ中の信号読み取
り、書き込み発光素子、バーコードリーダの発光素子等
として使用される半導体発光装置の製造方法に関するも
のである。
【０００２】
【従来の技術】図５はこの種の半導体発光装置としての
半導体レーザ装置の基本的構成と、それに対応するエネ
ルギバンドの状態を模式的に示している。一般に半導体
レーザ装置は、Ｎ型半導体基板Ａの表面に、半導体Ｎ型
層Ｂ1、活性層Ｂ2、半導体Ｐ型層Ｂ3をその順序でＭＢ
Ｅ（Molecular Beam Epitaxy）成長してなる半導体膜Ｂ
を形成してあり、基板Ａの裏面に設けた金属電極Ｅ
1と、半導体膜最上層の半導体Ｐ型層Ｂ3の表面に設けた
金属電極Ｅ2間に順方向、つまり電極Ｅ2から電極Ｅ1へ
バイアス電圧を印加することにより、活性層Ｂ2から発
光するように構成されている。
半導体レーザ装置の基本的構成と、それに対応するエネ
ルギバンドの状態を模式的に示している。一般に半導体
レーザ装置は、Ｎ型半導体基板Ａの表面に、半導体Ｎ型
層Ｂ1、活性層Ｂ2、半導体Ｐ型層Ｂ3をその順序でＭＢ
Ｅ（Molecular Beam Epitaxy）成長してなる半導体膜Ｂ
を形成してあり、基板Ａの裏面に設けた金属電極Ｅ
1と、半導体膜最上層の半導体Ｐ型層Ｂ3の表面に設けた
金属電極Ｅ2間に順方向、つまり電極Ｅ2から電極Ｅ1へ
バイアス電圧を印加することにより、活性層Ｂ2から発
光するように構成されている。
【０００３】周知のように上記構成の半導体レーザ装置
のエネルギバンド構造では、半導体Ｎ型層Ｂ1、半導体
Ｐ型層Ｂ3のエネルギレベルが高く、ＰＮ接合部である
活性層Ｂ 2 がエネルギレベルの谷間をなす形となり、ま
た、電極Ｅ1、Ｅ2と半導体膜Ｂ間にはエネルギー障壁Δ
Ｖが生じる。
のエネルギバンド構造では、半導体Ｎ型層Ｂ1、半導体
Ｐ型層Ｂ3のエネルギレベルが高く、ＰＮ接合部である
活性層Ｂ 2 がエネルギレベルの谷間をなす形となり、ま
た、電極Ｅ1、Ｅ2と半導体膜Ｂ間にはエネルギー障壁Δ
Ｖが生じる。
【０００４】従って、正孔ｈがエネルギー障壁ΔＶを越
えるだけの電流Ｉを得るのに必要な電圧を電極Ｅ2、Ｅ1
間に印加すると、これによって注入されたキャリア、つ
まり正孔ｈや電子が、エネルギレベルの低い活性層Ｂ 2
に閉じ込められて、誘導放出が盛んに起こる。そして、
励起電流が閾値を越えたとき、活性層Ｂ 2 の平行両端面
間で光が共振してレーザ発振が起こる。
えるだけの電流Ｉを得るのに必要な電圧を電極Ｅ2、Ｅ1
間に印加すると、これによって注入されたキャリア、つ
まり正孔ｈや電子が、エネルギレベルの低い活性層Ｂ 2
に閉じ込められて、誘導放出が盛んに起こる。そして、
励起電流が閾値を越えたとき、活性層Ｂ 2 の平行両端面
間で光が共振してレーザ発振が起こる。
【０００５】図６は従来の半導体レーザ装置のより具体
的な構成の一例を示している。この図に示された装置
は、Ｎ型半導体基板としてＮ型GaAs基板２１が使用さ
れ、この基板２１上に、半導体膜としてZnCdSSe系（ま
たはMgZnCdSSe系）のII−VI族半導体膜２２を形成し
た、いわゆるZnSe系の青色発光半導体レーザである。
的な構成の一例を示している。この図に示された装置
は、Ｎ型半導体基板としてＮ型GaAs基板２１が使用さ
れ、この基板２１上に、半導体膜としてZnCdSSe系（ま
たはMgZnCdSSe系）のII−VI族半導体膜２２を形成し
た、いわゆるZnSe系の青色発光半導体レーザである。
【０００６】このII−VI族半導体膜２２は、バッファ層
であるＮ型ZnSe層２３、クラッド層であるＮ型ZnSSe層
２４、活性層であるZnCdSe層２５、クラッド層であるＰ
型ZnSSe層２６及びバッファ層であるＰ型ZnSe層２７を
その順序で基板２１上にＭＢＥ成長させたものであり、
このII−VI族半導体膜最上層のＰ型ZnSe層２７上に直
接、Au等の金属を蒸着して正電極２８を形成してある。
２９は基板２１の裏面に形成された負電極である。
であるＮ型ZnSe層２３、クラッド層であるＮ型ZnSSe層
２４、活性層であるZnCdSe層２５、クラッド層であるＰ
型ZnSSe層２６及びバッファ層であるＰ型ZnSe層２７を
その順序で基板２１上にＭＢＥ成長させたものであり、
このII−VI族半導体膜最上層のＰ型ZnSe層２７上に直
接、Au等の金属を蒸着して正電極２８を形成してある。
２９は基板２１の裏面に形成された負電極である。
【０００７】
【発明が解決しようとする課題】ところで、上記従来構
成の半導体レーザ装置では、金属電極２８はＰ型ZnSe層
２７上に直接形成されているが、このようなZnSe系Ｐ型
半導体は金属と直接接合された状態では、両者間にショ
ットキー型の電圧／電流特性が存在することが知られて
いる。
成の半導体レーザ装置では、金属電極２８はＰ型ZnSe層
２７上に直接形成されているが、このようなZnSe系Ｐ型
半導体は金属と直接接合された状態では、両者間にショ
ットキー型の電圧／電流特性が存在することが知られて
いる。
【０００８】即ち、従来では図７に示したエネルギバン
ド構造から明らかなように、電極２８、２９間に順方向
にバイアス電圧を印加すると、II−VI族半導体膜２２の
表層をなすＰ型ZnSe層２７と金属製正電極２８との間
に、急峻なショットキー型のエネルギー障壁ΔＶが生じ
るため、相当な高電圧を印加しないと、正孔ｈが該エネ
ルギー障壁ΔＶを越えるのに必要な電流が得られない。
ド構造から明らかなように、電極２８、２９間に順方向
にバイアス電圧を印加すると、II−VI族半導体膜２２の
表層をなすＰ型ZnSe層２７と金属製正電極２８との間
に、急峻なショットキー型のエネルギー障壁ΔＶが生じ
るため、相当な高電圧を印加しないと、正孔ｈが該エネ
ルギー障壁ΔＶを越えるのに必要な電流が得られない。
【０００９】従って、上記従来構成では、装置の駆動に
要する消費電力が大きくなるだけでなく、該装置に数Ａ
という大電流が流れることから、装置内の電流密度が非
常に高くなるため、駆動時において高温に発熱すること
が避けられない。このように上記従来装置の場合、電力
消費が嵩む上に、常温環境下で動作させることはは熱破
壊の虞もあって困難であるなどの問題点があった。
要する消費電力が大きくなるだけでなく、該装置に数Ａ
という大電流が流れることから、装置内の電流密度が非
常に高くなるため、駆動時において高温に発熱すること
が避けられない。このように上記従来装置の場合、電力
消費が嵩む上に、常温環境下で動作させることはは熱破
壊の虞もあって困難であるなどの問題点があった。
【００１０】上記問題点を解決するためには、前記金属
電極２８からII−VI族半導体膜２２へ電流が流れやすい
構造にして、電極２８、２９間に印加するバイアス電圧
を可及的に低く抑える必要があるが、その方策として例
えば、電極２８を形成後、II−VI族半導体膜２２を成長
温度より高い温度に保持することが考えられる。
電極２８からII−VI族半導体膜２２へ電流が流れやすい
構造にして、電極２８、２９間に印加するバイアス電圧
を可及的に低く抑える必要があるが、その方策として例
えば、電極２８を形成後、II−VI族半導体膜２２を成長
温度より高い温度に保持することが考えられる。
【００１１】即ち、II−VI族半導体膜２２を基板２１上
にＭＢＥ成長するときは、通常、基板温度３５０℃以下
の条件下で行われている。そこで、II−VI族半導体膜２
２上に金属電極２８を蒸着した後、再び該半導体膜２２
を成長温度より高い温度、例えば４００℃程度に加熱し
て、電極２８を構成する金属をII−VI族半導体膜２２中
に拡散させるようにする。
にＭＢＥ成長するときは、通常、基板温度３５０℃以下
の条件下で行われている。そこで、II−VI族半導体膜２
２上に金属電極２８を蒸着した後、再び該半導体膜２２
を成長温度より高い温度、例えば４００℃程度に加熱し
て、電極２８を構成する金属をII−VI族半導体膜２２中
に拡散させるようにする。
【００１２】このように金属をII−VI族半導体膜表層の
Ｐ型ZnSe層２７中に拡散させると、図７の破線で示すよ
うに、エネルギー障壁ΔＶの傾斜が緩和されるので、電
流の流れを改善することが可能になる。ところが、II−
VI族半導体膜２２は成長温度よりも高温に保持すると、
それ自体の電気抵抗が高くなるという性質がある。
Ｐ型ZnSe層２７中に拡散させると、図７の破線で示すよ
うに、エネルギー障壁ΔＶの傾斜が緩和されるので、電
流の流れを改善することが可能になる。ところが、II−
VI族半導体膜２２は成長温度よりも高温に保持すると、
それ自体の電気抵抗が高くなるという性質がある。
【００１３】従って、この場合、Ｐ型ZnSe層２７の電気
抵抗を低く抑えつつ、該ZnSe層２７中へ電極金属を拡散
させることにより行う合金化処理は現状では困難であ
り、結果的には必要な電流を得るためには、電極２８、
２９間に上記従来例と同様の高電圧を印加しなければな
らないこととなり、上記した問題点の解決策とはなり得
ない。
抵抗を低く抑えつつ、該ZnSe層２７中へ電極金属を拡散
させることにより行う合金化処理は現状では困難であ
り、結果的には必要な電流を得るためには、電極２８、
２９間に上記従来例と同様の高電圧を印加しなければな
らないこととなり、上記した問題点の解決策とはなり得
ない。
【００１４】また、上記とは別の解決策として、１０19
／ｃｍ3以上の高いキャリア濃度を有するII−VI族半導
体膜２２を基板２１上に成長させることが考えられる。
このようにすると図７の２点鎖線で示すように、Ｐ型Zn
Se層２７のエネルギバンドがエネルギー障壁が低くなる
ように移行するので、電流の流れやすい構造となるが、
II−VI族半導体の場合、このようなキャリア濃度の高い
Ｐ型膜を得ることは、現状では技術的に殆ど不可能であ
る。
／ｃｍ3以上の高いキャリア濃度を有するII−VI族半導
体膜２２を基板２１上に成長させることが考えられる。
このようにすると図７の２点鎖線で示すように、Ｐ型Zn
Se層２７のエネルギバンドがエネルギー障壁が低くなる
ように移行するので、電流の流れやすい構造となるが、
II−VI族半導体の場合、このようなキャリア濃度の高い
Ｐ型膜を得ることは、現状では技術的に殆ど不可能であ
る。
【００１５】本発明は、上記のような問題点を解決する
もので、II−VI族Ｐ型膜と電極との間における電圧／電
流特性を改善し、低い電圧で必要な電流が流れるように
することにより、消費電力及び発熱量を減少させ、半導
体発光装置全体の温度特性の改善を図ることを目的とす
るものである。
もので、II−VI族Ｐ型膜と電極との間における電圧／電
流特性を改善し、低い電圧で必要な電流が流れるように
することにより、消費電力及び発熱量を減少させ、半導
体発光装置全体の温度特性の改善を図ることを目的とす
るものである。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体発光装置の製造方法では、基板温度３
５０℃以下で半導体Ｎ型層、活性層、半導体Ｐ型層の順
序でＭＢＥ成長したZnCdSSe系またはMgZnCdSSe系のII−
VI族半導体膜をGaAs基板上に形成した後、このII−VI族
半導体膜の成長時における基板温度以下の基板温度下
で、該II−VI族半導体膜最上層の半導体Ｐ型層上にＰ型
AlGaAs膜とＰ型GaAs膜とをその順序でＭＢＥ成長し、さ
らに前記Ｐ型GaAs膜上に電極を形成するようにしてい
る。
に本発明の半導体発光装置の製造方法では、基板温度３
５０℃以下で半導体Ｎ型層、活性層、半導体Ｐ型層の順
序でＭＢＥ成長したZnCdSSe系またはMgZnCdSSe系のII−
VI族半導体膜をGaAs基板上に形成した後、このII−VI族
半導体膜の成長時における基板温度以下の基板温度下
で、該II−VI族半導体膜最上層の半導体Ｐ型層上にＰ型
AlGaAs膜とＰ型GaAs膜とをその順序でＭＢＥ成長し、さ
らに前記Ｐ型GaAs膜上に電極を形成するようにしてい
る。
【００１７】
【作用】本発明の製造方法により製造された半導体発光
装置における各層の電極に対するエネルギバンドのギャ
ップの大きさは、Ｐ型GaAs膜＜Ｐ型AlGaAs膜＜II−VI族
半導体からなる半導体Ｐ型層となる。従って、電極から
半導体Ｐ型層に至る間のエネルギバンドの様子は、段階
的にレベル差が作られている状態となり、エネルギー障
壁は３段階に分割された形となる。
装置における各層の電極に対するエネルギバンドのギャ
ップの大きさは、Ｐ型GaAs膜＜Ｐ型AlGaAs膜＜II−VI族
半導体からなる半導体Ｐ型層となる。従って、電極から
半導体Ｐ型層に至る間のエネルギバンドの様子は、段階
的にレベル差が作られている状態となり、エネルギー障
壁は３段階に分割された形となる。
【００１８】一般に、正負電極間のＰＮ接合構造を流れ
る電流量はエネルギー障壁の高さに対して指数関数的に
減少する。従って、従来構成のように、電極と半導体Ｐ
型層間に単一の大きなエネルギー障壁があるよりも、上
記のように３段階に分割されていると、電流が流れやす
くなるため、同一電位差のエネルギー障壁であっても、
正孔が電極と半導体Ｐ型層との間のエネルギー障壁を越
えるのに必要な電流を得るための電圧は従来と比較して
大きく低下させることが可能になる。
る電流量はエネルギー障壁の高さに対して指数関数的に
減少する。従って、従来構成のように、電極と半導体Ｐ
型層間に単一の大きなエネルギー障壁があるよりも、上
記のように３段階に分割されていると、電流が流れやす
くなるため、同一電位差のエネルギー障壁であっても、
正孔が電極と半導体Ｐ型層との間のエネルギー障壁を越
えるのに必要な電流を得るための電圧は従来と比較して
大きく低下させることが可能になる。
【００１９】また、本発明の製造方法によれば、Ｐ型Al
GaAs膜、Ｐ型GaAs膜の成長時における基板温度をII−VI
族半導体膜の成長時における基板温度以下にすることに
より、AlGaAs、GaAsの拡散によるII−VI族半導体膜の変
質を避けることが可能になる。
GaAs膜、Ｐ型GaAs膜の成長時における基板温度をII−VI
族半導体膜の成長時における基板温度以下にすることに
より、AlGaAs、GaAsの拡散によるII−VI族半導体膜の変
質を避けることが可能になる。
【００２０】
【実施例】以下、本発明を半導体レーザ装置に適用した
実施例を図面を参照しながら説明する。図１は本実施例
の構成を模式的に示している。この図に示す装置は、Ｎ
型GaAs基板１上に ZnCdSSe系のII−VI族半導体膜２を形
成した青色発光半導体レーザである。
実施例を図面を参照しながら説明する。図１は本実施例
の構成を模式的に示している。この図に示す装置は、Ｎ
型GaAs基板１上に ZnCdSSe系のII−VI族半導体膜２を形
成した青色発光半導体レーザである。
【００２１】II−VI族半導体膜２は、バッファ層である
Ｎ型ZnSe層３、クラッド層であるＮ型ZnSSe層４、ZnCdS
e層５、クラッド層であるＰ型ZnSSe層６及びバッファ層
であるＰ型ZnSe層７をその順序でＮ型GaAs基板１上にＭ
ＢＥ成長させたものであって、これによりＮ型ZnSe層
３、Ｎ型ZnSSe層４からなる半導体Ｎ型層８と、Ｐ型ZnS
Se層６、Ｐ型ZnSe層７からなる半導体Ｐ型層９とのＰＮ
接合部に活性層としてのZnCdSe層５が挟み込まれたＰＮ
接合素子構造に構成されるものである。
Ｎ型ZnSe層３、クラッド層であるＮ型ZnSSe層４、ZnCdS
e層５、クラッド層であるＰ型ZnSSe層６及びバッファ層
であるＰ型ZnSe層７をその順序でＮ型GaAs基板１上にＭ
ＢＥ成長させたものであって、これによりＮ型ZnSe層
３、Ｎ型ZnSSe層４からなる半導体Ｎ型層８と、Ｐ型ZnS
Se層６、Ｐ型ZnSe層７からなる半導体Ｐ型層９とのＰＮ
接合部に活性層としてのZnCdSe層５が挟み込まれたＰＮ
接合素子構造に構成されるものである。
【００２２】前記II−VI族半導体膜最上層のＰ型ZnSe層
７上には、ＭＢＥ成長させたＰ型AlGaAs膜１０を形成
し、さらに該Ｐ型AlGaAs膜１０上に同様にＭＢＥ成長さ
せたＰ型GaAs膜１１を形成してあり、その上で該Ｐ型Ga
As膜１１上にAu等の金属を蒸着して正電極１２が形成さ
れている。１３は負電極であって、Ｎ型GaAs基板１の裏
面に正電極１２と同様のAu等の金属を蒸着することによ
り形成されている。
７上には、ＭＢＥ成長させたＰ型AlGaAs膜１０を形成
し、さらに該Ｐ型AlGaAs膜１０上に同様にＭＢＥ成長さ
せたＰ型GaAs膜１１を形成してあり、その上で該Ｐ型Ga
As膜１１上にAu等の金属を蒸着して正電極１２が形成さ
れている。１３は負電極であって、Ｎ型GaAs基板１の裏
面に正電極１２と同様のAu等の金属を蒸着することによ
り形成されている。
【００２３】なお、本実施例では図２の平面図に示すよ
うに、正電極１２を一定幅の帯状に形成することによ
り、電流拡散を防止し、該電流が効率よく発光に寄与す
るようにしているが、正電極１２の形状は必ずしも帯状
に限定されるものではない。
うに、正電極１２を一定幅の帯状に形成することによ
り、電流拡散を防止し、該電流が効率よく発光に寄与す
るようにしているが、正電極１２の形状は必ずしも帯状
に限定されるものではない。
【００２４】上記構成において、正負電極１２、１３間
に順方向、つまり正電極１２から負電極１３へバイアス
電圧を印加すると、電流は正電極１２、Ｐ型GaAs膜１１
及びＰ型AlGaAs膜１０を経てII−VI族半導体膜２へと流
れ、該電流によって正孔が正電極１２とII−VI族半導体
膜２との間のエネルギー障壁を越えて、半導体Ｐ型層９
から活性層であるZnCdSe層５へと流れ込み、同様に電子
は半導体Ｎ型層８からZnCdSe層５へと流れ込む。
に順方向、つまり正電極１２から負電極１３へバイアス
電圧を印加すると、電流は正電極１２、Ｐ型GaAs膜１１
及びＰ型AlGaAs膜１０を経てII−VI族半導体膜２へと流
れ、該電流によって正孔が正電極１２とII−VI族半導体
膜２との間のエネルギー障壁を越えて、半導体Ｐ型層９
から活性層であるZnCdSe層５へと流れ込み、同様に電子
は半導体Ｎ型層８からZnCdSe層５へと流れ込む。
【００２５】このようにしてキャリアが注入されること
により、エネルギレベルの低いZnCdSe層５に閉じ込めら
れた電子と正孔の再結合が起こり、該ZnCdSe層５から自
然光を放出する。さらに、励起電流が閾値を越えると、
自然光の放出から誘導放出に移行し、ZnCdSe層５の平行
両端面間で光が共振してレーザ発振が起こる。
により、エネルギレベルの低いZnCdSe層５に閉じ込めら
れた電子と正孔の再結合が起こり、該ZnCdSe層５から自
然光を放出する。さらに、励起電流が閾値を越えると、
自然光の放出から誘導放出に移行し、ZnCdSe層５の平行
両端面間で光が共振してレーザ発振が起こる。
【００２６】図３は本実施例におけるエネルギバンドの
状態を示している。この図に示すように、各層の正電極
１２に対するエネルギーバンドのギャップの大きさは、
Ｐ型GaAs膜１１＜Ｐ型AlGaAs膜１０＜II−VI族半導体膜
２のＰ型ZnSe層７の順に高くなっている。従って、正電
極１２からＰ型ZnSe層７に至る間のエネルギー障壁は３
段階の階段状となり、それぞれの電位差は、正電極１２
とＰ型GaAs膜１１間がΔＶ1、Ｐ型GaAs膜１１とＰ型AlG
aAs膜１０間がΔＶ2、Ｐ型AlGaAs膜１０とＰ型ZnSe層７
間がΔＶ3となる。
状態を示している。この図に示すように、各層の正電極
１２に対するエネルギーバンドのギャップの大きさは、
Ｐ型GaAs膜１１＜Ｐ型AlGaAs膜１０＜II−VI族半導体膜
２のＰ型ZnSe層７の順に高くなっている。従って、正電
極１２からＰ型ZnSe層７に至る間のエネルギー障壁は３
段階の階段状となり、それぞれの電位差は、正電極１２
とＰ型GaAs膜１１間がΔＶ1、Ｐ型GaAs膜１１とＰ型AlG
aAs膜１０間がΔＶ2、Ｐ型AlGaAs膜１０とＰ型ZnSe層７
間がΔＶ3となる。
【００２７】そして、これらΔＶ1〜ΔＶ3の和は、図６
に示した従来構成の正電極２８とＰ型ZnSe層２７間の電
位差ΔＶとほぼ等しいものであるが、正負電極１２、１
３間のＰＮ接合構造を流れる電流量はエネルギー障壁の
高さに対して指数関数的に減少する。
に示した従来構成の正電極２８とＰ型ZnSe層２７間の電
位差ΔＶとほぼ等しいものであるが、正負電極１２、１
３間のＰＮ接合構造を流れる電流量はエネルギー障壁の
高さに対して指数関数的に減少する。
【００２８】図４は本実施例及び従来例の電圧／電流特
性を示している。この図から明らかなように、本実施例
では従来例と比較して、同一電位差のエネルギー障壁で
あっても、正孔ｈが正電極１２とＰ型ZnSe層７間のエネ
ルギー障壁を越えるのに必要な電流を得るための電圧を
大きく低下させることが可能になる。
性を示している。この図から明らかなように、本実施例
では従来例と比較して、同一電位差のエネルギー障壁で
あっても、正孔ｈが正電極１２とＰ型ZnSe層７間のエネ
ルギー障壁を越えるのに必要な電流を得るための電圧を
大きく低下させることが可能になる。
【００２９】次に、上記構成の半導体レーザー装置の製
造工程を説明すると、まず基板温度が３５０℃以下の所
定温度値に設定されたＮ型GaAs基板１上に、ZnCdSSe系
のII−VI族半導体膜２をＭＢＥ成長させることにより、
該Ｎ型GaAs基板１上にＮ型ZnSe層３、Ｎ型ZnSSe層４、Z
nCdSe層５、Ｐ型ZnSSe層６及びＰ型ZnSe層７を積層状に
形成する。
造工程を説明すると、まず基板温度が３５０℃以下の所
定温度値に設定されたＮ型GaAs基板１上に、ZnCdSSe系
のII−VI族半導体膜２をＭＢＥ成長させることにより、
該Ｎ型GaAs基板１上にＮ型ZnSe層３、Ｎ型ZnSSe層４、Z
nCdSe層５、Ｐ型ZnSSe層６及びＰ型ZnSe層７を積層状に
形成する。
【００３０】次いで、II−VI族半導体膜２の成長時にお
ける基板温度以下の基板温度、従って３５０℃よりも低
い、例えば３００℃程度に基板温度を設定し、この温度
条件下でII−VI族半導体膜２の最上層であるＰ型ZnSe層
７上にＰ型AlGaAs膜１０をＭＢＥ成長させる。この場
合、Ｐ型AlGaAs膜１０のキャリア濃度は１０19／ｃｍ3
以上とする。
ける基板温度以下の基板温度、従って３５０℃よりも低
い、例えば３００℃程度に基板温度を設定し、この温度
条件下でII−VI族半導体膜２の最上層であるＰ型ZnSe層
７上にＰ型AlGaAs膜１０をＭＢＥ成長させる。この場
合、Ｐ型AlGaAs膜１０のキャリア濃度は１０19／ｃｍ3
以上とする。
【００３１】さらに、Ｐ型AlGaAs膜１０上にＰ型GaAs膜
１１をＭＢＥ成長させる。この場合、Ｐ型GaAs膜１１
は、その膜厚が臨界膜厚以下で、キャリア濃度が前記Ｐ
型AlGaAs膜１０と同様に１０19／ｃｍ3以上とする。ま
た、このときの基板温度もＰ型AlGaAs膜１０の成長時と
同様にII−VI族半導体膜２の成長時における基板温度以
下に設定している。
１１をＭＢＥ成長させる。この場合、Ｐ型GaAs膜１１
は、その膜厚が臨界膜厚以下で、キャリア濃度が前記Ｐ
型AlGaAs膜１０と同様に１０19／ｃｍ3以上とする。ま
た、このときの基板温度もＰ型AlGaAs膜１０の成長時と
同様にII−VI族半導体膜２の成長時における基板温度以
下に設定している。
【００３２】このようにＰ型AlGaAs膜１０及びＰ型GaAs
膜１１の成長温度をZnCdSSe系のII−VI族半導体膜２の
成長温度以下にすることにより、Ｐ型ZnSe層７へのＰ型
AlGaAs膜１０及びＰ型GaAs膜１１が拡散して電気的に高
抵抗な合金層が生成されるのが防止され、該Ｐ型ZnSe層
７が変質するのを回避することができる。
膜１１の成長温度をZnCdSSe系のII−VI族半導体膜２の
成長温度以下にすることにより、Ｐ型ZnSe層７へのＰ型
AlGaAs膜１０及びＰ型GaAs膜１１が拡散して電気的に高
抵抗な合金層が生成されるのが防止され、該Ｐ型ZnSe層
７が変質するのを回避することができる。
【００３３】Ｐ型AlGaAs膜１０上にＰ型GaAs膜１１が形
成された後、該Ｐ型GaAs膜１１上に正電極１２となるAu
等の金属を蒸着し、さらに正電極１２、Ｐ型GaAs膜１１
及びＰ型AlGaAs膜１０の不要部分をエッチング等の手法
により除去し、最終的に図２に示したように、これらＰ
型AlGaAs膜１０、Ｐ型GaAs膜１１及び正電極１２を帯状
に成形する。
成された後、該Ｐ型GaAs膜１１上に正電極１２となるAu
等の金属を蒸着し、さらに正電極１２、Ｐ型GaAs膜１１
及びＰ型AlGaAs膜１０の不要部分をエッチング等の手法
により除去し、最終的に図２に示したように、これらＰ
型AlGaAs膜１０、Ｐ型GaAs膜１１及び正電極１２を帯状
に成形する。
【００３４】なお、上記実施例では、半導体膜２はZnCd
SSe系II−VI族半導体により構成されているものを示し
たが、本発明では、該半導体膜２をMgZnCdSSe系II−VI
族半導体により構成しても、同様の作用、効果を得るこ
とができる。
SSe系II−VI族半導体により構成されているものを示し
たが、本発明では、該半導体膜２をMgZnCdSSe系II−VI
族半導体により構成しても、同様の作用、効果を得るこ
とができる。
【００３５】
【発明の効果】以上説明したように本発明の半導体発光
装置の製造方法によるときは、前記II−VI族半導体膜を
GaAs基板上でＭＢＥ成長させるに際し、基板温度３５０
℃以下で行うようにし、しかも、このII−VI族半導体膜
の成長時における基板温度以下の基板温度下で、該II−
VI族半導体膜最上層の半導体Ｐ型層上にＰ型AlGaAs膜と
Ｐ型GaAs膜とをＭＢＥ成長させるようにしているので、
Ｐ型AlGaAs膜、Ｐ型GaAs膜が拡散して電気的に高抵抗な
合金層が生成されるのが防止され、II−VI族半導体膜の
変質を回避できる。
装置の製造方法によるときは、前記II−VI族半導体膜を
GaAs基板上でＭＢＥ成長させるに際し、基板温度３５０
℃以下で行うようにし、しかも、このII−VI族半導体膜
の成長時における基板温度以下の基板温度下で、該II−
VI族半導体膜最上層の半導体Ｐ型層上にＰ型AlGaAs膜と
Ｐ型GaAs膜とをＭＢＥ成長させるようにしているので、
Ｐ型AlGaAs膜、Ｐ型GaAs膜が拡散して電気的に高抵抗な
合金層が生成されるのが防止され、II−VI族半導体膜の
変質を回避できる。
【図１】 本発明の実施例の構成を模式的に示す断面
図。
図。
【図２】 その平面図。
【図３】 本実施例におけるエネルギバンドの状態を示
す特性図。
す特性図。
【図４】 本実施例及び従来例の電圧／電流特性を比較
して示す線図。
して示す線図。
【図５】 一般的な半導体レーザの構成及びそれに対応
するエネルギバンドの状態を模式的に示す図。
するエネルギバンドの状態を模式的に示す図。
【図６】 従来例の構成を模式的に示す断面図。
【図７】 従来例におけるエネルギバンドを示す特性
図。
図。
１ GaAs基板 ２ II−VI族半導体膜 ５ 活性層 ８ 半導体Ｎ型層 ９ 半導体Ｐ型層 １０ Ｐ型AlGaAs膜 １１ Ｐ型GaAs膜 １２ 電極
フロントページの続き (56)参考文献 特開 昭62−200784（ＪＰ，Ａ) 特開 平６−224230（ＪＰ，Ａ) 特開 平５−218565（ＪＰ，Ａ) 特開 平５−21893（ＪＰ，Ａ) 特開 平５−21892（ＪＰ，Ａ) 特開 平１−296687（ＪＰ，Ａ) 特開 平３−252188（ＪＰ，Ａ) 特開 昭60−178684（ＪＰ，Ａ) 特開 平１−187885（ＪＰ，Ａ) 特開 平３−161982（ＪＰ，Ａ) Ｇａｌｌｉｕｍ Ａｒｓｅｎｉｄｅ ａｎｄ Ｒｅｌａｔｅｄ Ｃｏｍｐｏｕ ｎｄｓ 1991，Ｗａｓｈｉｎｇｔｏｎ ＵＳ，Ｎｏ．120，ｐ．９−16 (58)調査した分野(Int.Cl.7，ＤＢ名) H01S 5/00 - 5/50 H01L 21/363 H01L 33/00
Claims (1)
- 【請求項１】 基板温度３５０℃以下で半導体Ｎ型層、
活性層、半導体Ｐ型層の順序でＭＢＥ成長したZnCdSSe
系またはMgZnCdSSe系のII−VI族半導体膜をGaAs基板上
に形成した後、このII−VI族半導体膜の成長時における
基板温度以下の基板温度下で、該II−VI族半導体膜最上
層の半導体Ｐ型層上にＰ型AlGaAs膜とＰ型GaAs膜とをそ
の順序でＭＢＥ成長し、さらに前記Ｐ型GaAs膜上に電極
を形成したことを特徴とする半導体発光装置の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13713393A JP3288479B2 (ja) | 1993-06-08 | 1993-06-08 | 半導体発光装置の製造方法 |
| EP94108622A EP0632510B1 (en) | 1993-06-08 | 1994-06-06 | Semiconductor light emitting device and its manufacturing method |
| DE69428835T DE69428835T2 (de) | 1993-06-08 | 1994-06-06 | Lichtemittierende Halbleitervorrichtung und Herstellungsverfahren |
| US08/255,933 US5548127A (en) | 1993-06-08 | 1994-06-07 | Semiconductor light emitting device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13713393A JP3288479B2 (ja) | 1993-06-08 | 1993-06-08 | 半導体発光装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06350199A JPH06350199A (ja) | 1994-12-22 |
| JP3288479B2 true JP3288479B2 (ja) | 2002-06-04 |
Family
ID=15191594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13713393A Expired - Fee Related JP3288479B2 (ja) | 1993-06-08 | 1993-06-08 | 半導体発光装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3288479B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6996150B1 (en) | 1994-09-14 | 2006-02-07 | Rohm Co., Ltd. | Semiconductor light emitting device and manufacturing method therefor |
| DE102018120490A1 (de) * | 2018-08-22 | 2020-02-27 | Osram Opto Semiconductors Gmbh | Optoelektronisches halbleiterbauelement mit einer halbleiterkontaktschicht und verfahren zur herstellung des optoelektronischen halbleiterbauelements |
-
1993
- 1993-06-08 JP JP13713393A patent/JP3288479B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| Ｇａｌｌｉｕｍ Ａｒｓｅｎｉｄｅ ａｎｄ Ｒｅｌａｔｅｄ Ｃｏｍｐｏｕｎｄｓ １９９１，Ｗａｓｈｉｎｇｔｏｎ ＵＳ，Ｎｏ．１２０，ｐ．９−１６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06350199A (ja) | 1994-12-22 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |