JP3156998B2 - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法

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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は電子デバイスの製作に、より特定すれば、
デバイスおよび集積回路における半導体領域を分離する
平坦化分離領域の製作に関する。
［従来の技術］ 半導体技術において、電気的に分離するために半導体
基板において誘電領域を設けることは周知である。隣接
する半導体領域間の相互作用および寄生容量を低減し、
かつ半導体基板と相互接続のために使用される上に載っ
ている導体との間の寄生容量を低減するために絶縁層分
離が利用されている。
シリコンは最も普通に使用される半導体であり、そし
て酸化シリコンは、シリコンとのその優れた融和性のた
めに、最も普通に使用される分離誘電体である。しか
し、他の半導体および分離誘電体も使用される。「絶縁
層分離」および「酸化物分離」という用語は、本明細書
では、一般的に、電気的絶縁体を有する分離領域を指す
ために利用される。分離領域は全体が誘電体であること
もできるし、あるいは例えば、多結晶半導体コアを有す
る誘電体ライナまたは側壁のような、誘電体と導体の組
合わせであることもできる。
説明の便宜上、典型的半導体材料としてシリコンを利
用して、この発明について述べる。しかし、これは限定
しようとするものではなく、当業者は他の半導体（例え
ばIII−Ｖ、II−VI）もまた使用され得ることを理解す
るであろう。当業者はまた、その酸化物、窒化物、酸化
窒化物および層状構成が実施例となっている多くの異な
る誘電体が使用され得ることも理解するであろう。酸化
シリコン、窒化シリコンおよびそれらの組合わせは良好
な誘電体である。
分離半導体デバイスアイランド（島）を生成するため
に、絶縁層分離が利用される場合、所望の素子を形成す
るために必要なそれ以後の処理および相互接続が容易に
実行され得るように、分離領域はできるだけ平坦な表面
トポロジイであることが望ましい。重要な要件は、分離
プロセスによって引起される半導体アイランドの欠陥が
できるだけ少なく、従って半導体特性（例えば、キャリ
ア寿命、再結合速度、移動度等）および結果として得ら
れる素子特性への影響を最少にすることである。さらに
別の要件は、分離プロセスはできる限り単純で高歩留り
と低製造費を促進することである。
例えば、LOCOS（シリコンの局部酸化）およびROI（埋
込み酸化物分離）のような多種多様な酸化物分離プロセ
スが周知である。
［発明が解決しようとする課題］ しかし、これらのおよびその他の従来技術の分離プロ
セスは多くの周知の制限を受けており、それらの制限は
常に高度になる複雑性、パッキング密度、および性能を
持つ素子および回路を構成しようとするにつれて、ます
ますきびしくなる。臨界素子寸法が低減するに応じて、
例えば、そのような従来技術プロセスは素子の尺度に比
例した尺度で製作していないために、とりわけ、無駄な
チップ領域の割合が増加することが判っている。そのよ
うなプロセスのためにしばしば、分離領域が半導体アイ
ランドに接触するウェーハ表面における望ましくない
「バーズビーク」を生ずる。さらに、そのようなプロセ
スによってまた、半導体アイランドに強力に残留ストレ
スを生ずることもあり得る。これらの影響のために性能
を劣化させ、費用を増加させる。
従って、本発明の目的は、分離領域が半導体表面に関
して平坦化されている半導体基板における絶縁層分離領
域を形成する改良手段および方法を提供することであ
る。
本発明の別の目的は、そのような平坦化絶縁層分離領
域を提供すると同時に、分離されている半導体アイラン
ドにおける欠陥形成を最少化することである。
本発明の別の目的は、そのような平坦化絶縁層分離領
域および分離されている半導体アイランドにおける最少
の欠陥形成を提供し、同時に分離領域と半導体アイラン
ドの正確な寸法調節を維持することである。
本発明のなお別の目的は、そのような平坦化絶縁層分
離領域を提供し、同時に単純な、しかも製造能力を改善
して費用を低減するための他のプロセス段階と十分に融
和できるプロセスを利用して分離されている半導体アイ
ランドにおける欠陥形成を最少化することである。
本発明のなお別の目的は、上昇した温度で比較的短時
間を利用するプロセス、すなわち、小さいＤ×ｔ（拡散
係数×時間）、積、を使用して以前にドープした素子領
域への不利な影響を最少化する、そのような平坦化絶縁
層分離領域および、分離されている半導体アイランドに
おける最小の欠陥形成を提供することである。
本明細書で使用されている、「平坦化した（planariz
ed）」あるいは「平坦化（planarization）」という用
語は、急なステップ、突起部あるいは陥没部の殆どな
い、そして残留するどんな急な表面形状またはステップ
の高さがそのような形状またはステップをつなぐあるい
は埋めようとする次の層の厚さに比較して小さい、ほぼ
平滑な上表面を有する構造を指すものである。平坦化表
面はまた、ほぼ平らであることも望ましいが、平滑性の
方が平坦性より重要であり、そして絶対的な平坦性は必
要とされない。
［課題を解決するための手段および作用］ 基板面に与えられた分離マスクによって、その間に乱
されていない半導体アイランドを残す、選択的異方性エ
ッチングを利用して、１つ以上のみぞが半導体基板にエ
ッチされている本発明によって、前述のおよび他の目的
および利点が獲得される。誘電体のような低温材料が同
じ形になるように（conformally）与えられて、ほぼ半
導体アイランドの高さまでみぞを埋め、そして半導体ア
イランドの上まで延びる。みぞの形状に対応するが、所
定量だけ横方向に小さい閉鎖領域を有する平坦化エッチ
マスクが同じ形の材料に与えられる。この閉鎖領域は、
みぞの深さにほぼ等しい厚さを有するみぞの同じ形の材
料部分を覆う。平坦化マスクの開領域は半導体アイラン
ドの上およびみぞの周辺におけるこれらの同形の材料部
分を露出したままにするが、そこでは同形の層がみぞの
側壁に沿って立上り、そしてみぞの深さを超える厚さを
持っている。露出した材料は半導体アイランドの高さま
でエッチングされる。
異方性みぞエッチング後、そして同形材料を置く前に
基板の短期等方性エッチングを実行して、分離マスクを
僅かに切込むことが望ましい。良好な実施態様では、次
いで、薄い熱酸化物層がみぞの底部および側壁に成長さ
れる。この熱酸化物の厚さは、望ましくは熱酸化物の外
表面がみぞ側壁の最上部において分離マスクの縁と一列
に並ぶように調節される。これによって、みぞを埋める
材料の次のエッチング中、半導体アイランドの縁を保護
する。
なお、平坦化エッチングマスクは、みぞを埋める材料
に比較して、できるだけ大きい差動エッチング比を持つ
ことが望ましい。みぞを埋める材料が多結晶半導体であ
る場合には、平坦化エッチングマスクは酸化物、窒化物
あるいはその組合わせであることが望ましく、そしてみ
ぞを埋める材料が酸化物、窒化物あるいはその組合わせ
である場合、平坦化マスクは、例えばポリシリコンのよ
うな多結晶半導体であることが望ましい。レジストもま
た単独にあるいはハードマスクと組合わせで使用するこ
とができる。
［実施例］ 以下の説明で、および第１図〜第16図においては、若
干の領域が特定材料、導電率および／または型式である
として示されている。しかし、これは単に説明の便宜の
ためであって、限定しようとするものではない。当業者
は、本明細書の説明を基礎として、種々の半導体および
誘電体材料が使用され得ること、および半導体基板の種
々の領域のドーピングは変更されて異なるデバイス機能
を獲得できることを理解するであろう。なお、代表的領
域の層の厚さおよび寸法の種々の実施例が、最新式ICに
利用されるのに適したバイポーラトランジスタが形成さ
れている場合に対して与えられるが、これらは単に理解
への補助手段としてであり、当業者には、これらの寸法
がより大きいあるいはより小さい寸法に決められて、異
なるデバイスおよび機能を達成し得ることが理解される
であろう。当業者はそのような変化例が本説明および周
知の原理に基づいていかに形成され得るかを理解するで
あろう。
第１図〜第14図は、本発明の好ましい実施例による半
導体基板の一部分の異なる製作段階における単純化した
断面図を示す。先ず、第１図では、半導体基板10（例え
ばＰまたはＰ−シリコン）はそこに埋込層12（例えばＮ
＋）を有し、その上に表面16を有する半導体領域14（例
えば、Ｎ−エピ）が形成されている。層12と14は代表的
に、厚さ十分の数マイクロメータから数マイクロメータ
の範囲であり、高性能バイポーラICにとって約0.6〜0.9
マイクロメータが代表的であって、約0.7マイクロメー
タが都合がよい。そのような層および領域を形成する手
段は通常であり、当業者には周知である。
表面16の上には、半導体表面部分16A−Ｃをおおう開
放領域20A−Ｃおよび、表面部分16D−Ｅをおおう閉鎖領
域20D−Ｅを有するハードマスク20がある。閉鎖領域20D
−Ｅは、例えばトランジスタ、抵抗器および同種のもの
のようなデバイスの構成のために半導体アイランドが所
望される場所に対応し、そして開放領域20A−Ｃは半導
体アイランドを分離しようとする絶縁層分離領域の場所
に対応する。半導体アイランドは代表的に、数マイクロ
メータから数千マイクロメータ以上までの範囲の横方向
の寸法を持つことができる。例えば、複雑なICで利用さ
れるバイポーラデバイスの場合、２から５マイクロメー
タの横方向寸法のある半導体アイランドが普通であり、
より小さい横方向寸法にも大きい関心が持たれている。
基本的にマスク20は、半導体14をエッチングする材料
に対して抵抗性であって、表面部分16D−Ｅを保護する
はずであるが、一方みぞは開口20A−Ｃの下の半導体14
の表面部分16A−Ｃに形成される。マスク20はまた、耐
酸化性であることが望ましい。そのようなマスク材料は
当業者に周知である。マスク20は都合のよいことに、酸
化シリコン層22および窒化シリコン層24から形成されて
いるが、上述の特性を有する他の材料もまた利用するこ
とができる。層22は代表的に、0.02〜0.2マイクロメー
タの範囲の厚さ、0.07マイクロメータが代表的である
が、を有する熱成長二酸化ケイ素である。層24は代表的
に、CVD、LPCVD、PECVD、スパッタリングあるいは当業
者に周知の他のプロセスによって形成された、厚さ約0.
06〜0.6マイクロメータの範囲で、約0.3マイクロメータ
が都合のよい、窒化シリコンである。層22、24をエッチ
ングして開口20A−Ｃを形成する手段は当業者に周知で
ある。
半導体14の表面16の部分16A−Ｃは開口20A−Ｃを介し
てエッチングされて、それぞれ底部28と、底部28から表
面16に延長する側壁30を有するみぞ26A−Ｃを形成する
（第２図参照）。底部28は、表面16から、好ましくは埋
込み層12とエピ（タキシャル）層14間の中間層34の僅か
に上までの深さ32になっている。みぞ26A−Ｃは半導体1
4の異方性エッチングによって形成されることが望まし
く、従ってマスク20の閉鎖領域20D−Ｅの縁の切込みは
殆どないか全くない。その側壁がほぼ垂直に下降するま
たはマスク縁から内側にテーパする（マスク縁の下で切
込まれるのでなく）みぞを生成するための、半導体材料
の異方性エッチング手段は当業者に周知である。
調節された量の切込み（undercutting）が望ましいの
で、みぞエッチングが完全に異方性（ansisotropic）で
あること、すなわちゼロ切込みである必要はない。しか
し、これは、高度に異方性の垂直エッチングを利用して
みぞに必要な材料の大部分を除去し、次いで例えば湿式
エッチングのような、余り異方性でない、あるいは等方
性の短時間エッチングを行なって、調節された量の切込
みを与えることによって、最も都合よく得られる。この
結果は第３図に示されており、そこでは側壁30と底部28
は等方性エッチングされていて側壁30を、マスク20の閉
鎖部分20D−Ｅの縁の下に少量36の差をつけて位置ぎめ
する。同時に、底部28は層14内に少し深く移動し、そし
て交差部34に達することもできる。これは多くのデバイ
ス構造にとって望ましく、従ってみぞ26A−Ｃの下には
殆どあるいは全く軽くドープされた材料（例えばＮ−）
は無く、従って寄生埋込み反転層またはチャネルを生ず
る機会は少ない。百分の数マイクロメータから十分の数
マイクロメータの範囲での切込み量が適切であり、約0.
05〜0.1マイクロメータが代表的である。より一般的に
は、切込み量36（あるいは第４図の誘電体厚さ42）は最
小半導体アイランドの横方向寸法の５％から10％以下で
あることが望ましい。
次に（第４図参照）、厚さ42を有する薄い同形の（co
nformal）誘電体40が、みぞ26A−Ｃの側壁30および底部
28上に与えられる。層40は、みぞ26A−Ｃを埋めるため
に使用される材料を平坦化することに関連する次のエッ
チング段階中、侵蝕から半導体アイランド14D−Ｅの側
壁30を保護するものであり、かつ本発明の重要な特徴で
ある。
層40は都合のよいことに、酸化できる基板の場合に
は、例えば、露出した半導体の熱酸化によって設けられ
るが、しかし当業者に周知の同形コーティング技術もま
た、利用することができる。層40は、層40の外表面44が
マスク20の閉鎖部分20D−Ｅの縁21とほぼ整列するすな
わち面一になるような厚さ42を持つことが望ましい。熱
酸化が誘電体層40を生成するために利用され場合、側壁
30と底部28上の半導体が層40の成長中、幾分消費され
て、層40の厚さ42が切込み量36を超えることになる。量
42を量36で除算した比率は、成長した酸化物が酸化物形
成中に消費された基板材料を容積で超過する量から容易
に決定することができる。この比率は別の材料の組合わ
せに対しても当業者には周知であり、あるいは、不適切
な実験をせずに容易に決定することができる。例えば、
半導体12、14がシリコンから成り、切込み量36が、例え
ば約0.05マイクロメータである場合に、半導体12、14の
熱酸化によって生成される層40の厚さ42は約1.0マイク
ロメータである。
例えばシリコンに関して、層40を生成するために熱酸
化が利用される場合に、これは分離プロセスにおける唯
一の高温（すなわち、＞900℃）段階であり、そして層4
0は比較的薄いので、必要とされる厚さを生成するため
にごく短時間が要求されるにすぎない。従って、Ｄ×ｔ
（拡散係数×時間）積は本来、小さく、そして半導体の
すでにドープされた領域への影響は最小にされている。
分離プロセスに関連するＤ×ｔ積は、高圧酸化を利用し
て層40を形成することによってなお低減することができ
るが、それはこれによって酸化温度をなお一層、例えば
700〜900℃の範囲まで下降させることができ、その場
合、半導体デバイス製作のための多くの当該ドーパント
の拡散係数は非常に小さいからである。
１つ以上のみぞ26A−Ｃの底部に、チャネルストップ
として使用する増強ドーピングの領域（例えば、Ｐ＋）
を設けることは、しばしば望ましい。これらの領域は単
純化するために第１図〜第16図から省略してあるが、そ
のようなチャネルストップ領域が含まれ得ることを当業
者は理解するであろう。それらはエピ層14の成長以前あ
るいはその後、例えば第１図〜第14図のいずれかで示さ
れる段階において、生成することができる。イオン注入
は、そのようなチャネルストップを生成する便利な方法
である。イオン注入を利用しようとする場合、都合のよ
いことに、チャネルストップ用ドーピングは、より低い
注入加速電圧が利用され得るようにするために、比較的
少量の材料が浸透されねばならないプロセス中の段階に
おいて、例えば第２図〜第４図の段階中に、与えられる
と好都合である。第４図で示される段階において与えら
れる場合には、誘電体40が保護注入スクリーンとして都
合よく作用する。しかし、チャネルストップ用ドーピン
グまたは、第１図あるいは第12図〜第14図で表わされる
段階においても与えられることができる。
層40の形成に続いて、共形層（conformal layer）46
が設けられてみぞ26A−Ｃ（第５図参照）を埋める。
層46は、少なくとも表面16の高さあたりまで、そして
好ましくは少なくとも誘電体層22または24の高さまで、
みぞ26A−Ｃを埋めるよう選択された厚さ48を有する
（例えば、ここで与えられた代表的な層の厚さに対して
約0.7〜0.8マイクロメータ）。層48はCVD、LPCVDあるい
はPECVDによって都合よく形成されるが、LPCVDがより好
まれる。一般に、これらのプロセスは層40を形成するの
に必要なそれより少ないか等しい温度で、かつ比較的短
時間、実行されるので、層46の被着によってＤ×ｔ積に
与える影響は無視できる。
層46は誘電体あるいは、例えばポリシリコンのような
導体であってよいが、誘電体の方がより低い寄生容量を
備えるので好まれる。酸化シリコン、窒化シリコンある
いはそれらの組合わせは、層46としての適切な誘電体材
料の実施例である。層46が、半導体アイランド14D−Ｅ
上の層24に関して差動的または差別的にエッチング可能
であることは重要である。ポリシリコンおよび酸化シリ
コンは両方とも、層24が窒化シリコンである場合のこの
要件を満足させる。
層46は共形であるので、それはみぞ26A−Ｃおよび半
導体アイランド14D−Ｅを含む全構造をおおい、ほぼ等
しい厚さで表面の外形に従う。これによって第５図に示
される構造を与える。
層46は都合のよいことに、厚さ52の差動的または差別
的にエッチング可能なマスキング層50でおおわれてお
り、この層50は後にハードマスクとして役立つ。層50は
望ましいが、必須というわけではない。層50は半導体で
も、誘電体でも、金属でも、あるいはその組合わせであ
ってもよいが、その理由は、プロセスにおけるその唯一
の機能がマスクとして作用することであって、それは後
に完全に除去されるからである。層46が、例えば酸化シ
リコン、窒化シリコンあるいはそれらの組合わせのよう
な誘電体である場合、ポリシリコンは層50として特に好
都合である。約0.2〜0.5マイクロメータのポリシリコン
の厚さが適切であり、約0.3マイクロメータが都合がよ
い。層46が酸化シリコン、あるいはポリシリコンである
場合に、窒化シリコンは層50として適切な別の材料の例
である。層50は共形に被着されると都合がよいが、これ
は必須というわけではない。CVDおよびLPCVDは、当業者
には周知の便利な堆積技術である。
次いで第５図の構造は、例えばホトレジストあるいは
ガラスのような、比較的厚いマスキング材料54で覆われ
る。その結果は第６図に示されている。層54は都合のよ
いことに構造をほぼ平坦化するように引延ばされている
が、これは必須というわけではない。そのような平坦化
材料およびマスキング技術に関するこれ以上の詳細は、
同時係属関連特許出願、Zdebel−Ｉ、同上の個所で与え
られるが、引用してここに取入れる。層54は、少なくと
もみぞ領域26A−Ｃの上方の層46、50におけるくぼみを
埋めるに足る厚さがあることが望ましい。この状況で
は、層54の上表面56は半導体アイランド14D−Ｅの上方
の層50の上表面55にまたはその上方にあるか、あるいは
任意層50が省略される場合、層46の上表面47にまたはこ
の上方にある。層54としてホトレジストが特に都合がよ
いが、これはその上に別の感光マスクの必要性を取除い
ているからである。
当業者に周知の手段を利用して、層54はエッチングさ
れて、領域26A−Ｃに対応するが、より狭い横方向寸法
の領域54A−Ｃを残す（第７図と第16図参照）。例え
ば、横幅60の領域54Bは、マスク縁21間の横幅62およ
び、層50が上昇して半導体アイランド14D−Ｅ上に同じ
形状に延長する場合の層50の部分50G−Ｈ間の（あるい
は層50が省略される場合は部分46G−Ｈ間の）横幅61を
有するみぞ26Bの上方に設けられる。領域54Bはマスク部
分20D−Ｅの縁21から量64、65だけ、そして層50の部分5
0G−Ｈから（または、層50が省略される場合には層46の
46G−Ｈから）ギャップ66、67だけ離される。領域54Bの
幅60は層50の部分50G−Ｈ間の（または層50が使用され
ない場合には層46の46G−Ｈ間の）幅61より小さくする
ことが重要であり、そうでなければ、54Bのいずれかの
部分が部分50G−Ｈまたは46G−Ｈの上に延長した場合
に、部分54Bに高い隆起が生ずることになる。そのよう
な高さの隆起は回避されるべきである。
第16図は第７図の構造の単純化した複合平面図であ
り、半導体アイランド14D−Ｅに関するマスク部分54A−
Ｃ、マスク20D−Ｅとマスク縁21、側壁30上の層40、上
昇して側壁30上を越える場合の領域46G−Ｊと50G−Ｊ、
およびギャップ66と67から成る横方向配置を示す。理解
を容易にするために、領域54A−Ｃは陰影をつけられ、
半導体アイランド14DEは点をつけられている。ここでの
記述に基づいて、マスク領域54A−Ｃの形状はマスク領
域20D−Ｅ（および半導体アイランド14D−Ｅ）の形状に
相補的であること、および例えばマスク領域54Bとマス
ク領域20D−Ｅ間の横方向間隔64、65は厚さ42（層40
の）と、48（層46の）と、52（任意層50の）とギャップ
66、67との和によって決定されること、およびこれらの
寸法が慎重に、かつ都合よく、製作中に制御され得るこ
とが理解されるであろう。マスク54A−Ｃがどのように
マスク20D−Ｅから導出されるかについての別の詳細
は、同時係属出願Zdebel−Ｉ、同上の個所で与えられ
る。層46、50は同形であるので、半導体アイランド14D
−Ｅ上の厚さ68とみぞ26A−Ｃ上の厚さ69はほぼ等し
い。
ギャップ66、67は、例えば同時係属出願Zdebel−Ｉに
示されるように、別の平坦化層を加えることによって、
あるいは本書で示されるように、少し加熱して、例えば
部分54Bを、部分46G−Ｈ上の高い隆起なしに幅61が埋ま
るように流れさせることによって、埋めることができ
る。いずれの方法でもうまくゆく。結果は第８図に示さ
れる。当業者には理解されるであろうが、ギャップ66、
67を埋める他の技術も、マスク部分54Bを部分46G−Ｈ上
に延長させないものであれば、利用することができる
が、それはこのことによって部分50G−Ｈに隣接する部
分46G−Ｈの一部をエッチングからマスクする傾向があ
り、その結果、望ましくない誘電スパイクが部分50G−
Ｈの側面沿いに残されることがあり得るからである。
当業者には前記説明に基づいて理解されるように、み
ぞ26Aと26C内のマスク部分54Aと54C、および部分46Iと4
6Jに関して、それぞれ類似の条件が存在する。
任意層50が使用される場合、第８図の構造はエッチン
グされて、マスク部分54A−Ｃによって保護されていな
いこれらの層50の部分を除去する。エッチングは層46あ
るいはマスク54の材料より高速で層50の材料を侵蝕すべ
きである。適切なエッチング用剤は当業者には周知であ
る。これによって第９図に示される結果を生ずる、すな
わち層46の上表面47は領域54A−Ｃ間で露出する。層50
の部分50G−Ｊはなおそのままである。
次に、第９図の構造は層46の材料を優先的に侵蝕す
る、すなわち層50の材料をエッチングするより高速で層
46の材料をエッチングする、エッチングにさらされる。
適切なエッチング用剤は当業者には周知である。このエ
ッチング段階は、表面49上の層46の部分（第10図参照）
が除去されるまで続行される。表面49は層22の上部と殆
ど水平になっている。このプロセスにおいて、アイラン
ド14D−Ｅ上の層46の部分は完全に除去され、そして部
分46G−Ｊにおける層46のより厚い部分は、大体マスク
部分54A−Ｃの下の層46の部分の厚さにまで、そして層2
2の上表面と大体水平に、低減される。マスク部分54A−
Ｃおよび層50の部分50G−Ｊが次いで除去されて、第11
図に示される構造を残す。最初の厚さと層46のエッチバ
ックを少し調整することによって、表面49は表面16ある
いは層22または24の上表面と一列に並ぶことができる。
層22と24は比較的薄いので、高度の精度は要求されない
で、前述のプロセスによって、みぞ26A−Ｃにおける層4
6の部分46A−Ｃにそれぞれ表面49を与え、それは半導体
アイランド14D−Ｅの上方の層24の表面25に関してほぼ
平坦化される。
第11図の構造は、種々のトランジスタの製作に直接、
利用することができる。半導体アイランド14D−Ｅの上
方にエッチングと酸化に耐える層の組合わせ22、24が存
在することは、それが自己整列「マスタマスク」型デバ
イス製作手順にとって必要とされることの多い層構成を
提供するので、特に都合がよい。例えば、IC用マスタマ
スク製作手順を説明する米国特許、RE（再発行）第30,2
82号、第4,199,380号および、第4,443,932号を参照され
たい。しかし、第12図〜第14図に示されるように、デバ
イス製作に入る前に、さらに処理することもできる。
第12図では、耐酸化層24は差動的または差別的エッチ
ングによって除去されている。第13図では、結果として
得られた構造がエッチングされて、下にある層22を除去
する。同時に、表面49もまた、この実施例では、半導体
アイランド14D−Ｅの表面16D−Ｅに関してほぼ平坦化さ
れた表面70の高さにまで少しエッチングされる。
第14図は、例えば、バッチにおけるウエーハの、ある
いはウエーハごとのエッチングの不完全な均一性による
ような、部分46A−Ｃがオーバエッチングされた場合の
状態を示す。例えば、熱酸化物の層40はアイランド14D
−Ｅの側壁30を、みぞ26A−Ｃの分離部分46A−Ｃのオー
バエッチングの間、エッチング用剤にさらされないよう
保護する。例えば、部分46G−Ｊを除去する異方性エッ
チング中のように、窒化物層24がアイランド14D−Ｅ上
にまだ存在する間にオーバエッチングが発生する場合に
は、側壁30は、側壁30をこえて延びている層24の突出縁
と層40との組合わせによって保護される。例えば第12図
の段階におけるように、層24がすでに除去された場合に
は、側壁30に沿った層40の部分が側壁30を保護し続け
る。このことは、層40の良好な熱酸化物が、例えば層46
として使用される被着酸化物より低いエッチング速度を
有しており、従ってより低速でエッチングがなされるか
らである。これによって、部分46A−Ｃが表面16D−Ｅの
高さ以下にエッチングされている間でさえ、側壁30はカ
バーされたままである。
側壁30を不完全エッチングの影響から保護することは
本発明の重要な特徴であるが、それは、そうすることに
よって、半導体アイランド14D−Ｅの側壁に欠陥あるい
は偽チャネルが形成するかも知れないという可能性を減
少させるからである。これは、アイランドに連続して形
成されるデバイスの製造能力を大いに改善している。ま
た、例えばポリシリコンが層46の材料として使用される
場合、あるいはより一般に、層46とアイランド14D−Ｅ
が同じ材料から成るものである場合、側壁30の保護は特
に重要である。この場合、側壁30は層46に対して利用さ
れるエッチング用剤によって侵蝕され、そして層22また
は24および40は半導体アイランド14D−Ｅへの実質的な
切込みが層46のオーバエッチングを生じないようにす
る。
第15図は第13図の構造をとり、次にその中にバイポー
ラトランジスタを形成した結果を示す。
そこで第15図を見ると、コレクタ領域80（例えばＮ
−）、ベース領域82（例えばＰ）およびエミッタ領域84
（例えばＮ＋）が半導体アイランド14Dに形成され、そ
してコレクタコンタクト領域81（例えばＮ）および85
（例えばＮ＋）は半導体アイランド14Eに形成される。
当業者には周知の手段によって、エミッタ領域84は導体
90によって接触され、ベース領域82は導体92によって接
触され、そしてコレクタコンタクト領域85は導体95によ
って接触される。理解の便宜上、導体90、92、95は陰影
をつけてある。
半導体アイランド14D−Ｅにおいて形成されるデバイ
スは特にコンパクトであることができるが、それはアイ
ランド14D−Ｅと、分離みぞ26A−Ｃと、再埋込材料50お
よび46A−Ｃの横方向寸法が、発明によるプロセスと共
に、慎重にかつ正確に制御され得るからである。僅かの
所定横方向切込み量36および／または層40からの横方向
酸化量42の他に、半導体アイランド14D−Ｅへの何の侵
入もない。さらに、側壁30の高品質および、アイランド
形成中にアイランド14D−Ｅにもたらされる欠陥のない
ことは、すぐれたデバイス特性および良好な製造歩留り
の一因となっている。分離層40、46の組成を調整するこ
とによって、アイランド14D−Ｅに導入されるストレス
は最小にすることができる。
当業者にとって明らかなように、電気的分離用誘電体
を備える半導体デバイスのための平坦化分離領域を得る
手段および方法が提供されており、その方法はすぐれた
寸法上の制御およびプロセス制御が必須である非常に小
型の構造に特に適しており、製作中の半導体アイランド
への横方向侵入が僅かなものにされ、かつ効果的に利用
されて半導体アイランドをオーバエッチングから保護す
るので、より小型構造が製作可能であり、発明によるプ
ロセスは低温で実行され得るので、Ｄ×ｔ（拡散係数×
時間）積は最小化され、よって以前にドープされた領域
の移動（migration）を最小化しており、半導体アイラ
ンドにおける欠陥形成も同様に低減され、そして結果と
して得られた分離領域は制御された寸法と実質的に乱さ
れていない特性を有する半導体アイランドを分離する。
本発明の方法について、シリコン半導体処理およびバ
イポーラトランジスタに特に適した実施例をあげて説明
して来たが、この方法は材料の他の組合わせおよび他の
デバイス構造にも利用され得ることを、当業者は理解す
るであろう。従って、本明細書の記述に基づいて当業者
が思いつくであろうような変形例等は、以下の特許請求
の範囲に含まれると考えられる。
【図面の簡単な説明】
第１図から第14図までは、本発明による、かつ異なる製
作段階における半導体基板の１部分の単純化した概略断
面図を示す。 第15図は、第14図の半導体基板をなお処理した後、その
中に半導体デバイスを生成した状態を示す断面図であ
る。 第16図は、第７図の半導体基板の部分の単純化した複合
平面図であって、使用された数個の層およびマスクの横
方向相対位置を示すものである。 10:基板、12:埋込層、 14:半導体領域、16表面、 20:マスク、 20A,20B,20C:開放領域、 20D,20E,20F:閉鎖領域、 22:酸化シリコン層、 24:窒化シリコン層、 28:底部、30:側壁、 34:中間層、 36:アンダーカッティング量、 40:誘電体層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−217339（ＪＰ，Ａ) 特開 昭58−21344（ＪＰ，Ａ) 特開 昭60−50939（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/762

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体デバイスにおいて平滑に埋められた
    みぞ（26A−Ｃ）を形成するプロセスであって、 半導体表面（16）を有する基板（10−14）を設ける段階
    と、 前記半導体表面（16）の一部分（20A−Ｃ）にみぞ（26A
    −Ｃ）をエッチングする段階であって、前記みぞは前記
    半導体表面（16）から第１の深さ（32）にある底部（2
    8）およびこの底部（28）を前記半導体表面（16）に連
    結する側壁（30）を有するものと、 前記みぞ（26A−Ｃ）を埋め、前記半導体表面（16）を
    ほぼ同形の第１の材料（46）で覆う段階であって、この
    場合、第１の材料の第１の部分はみぞ底部（28）から、
    少なくとも第１の深さ（32）に等しい第１の距離だけ垂
    直方向に延長し、第１の材料（46）の第２の部分（46G
    −Ｊ）はみぞ底部（28）から、第１の距離より大きい第
    ２の距離だけ垂直方向に延長し、そして第１の材料の第
    ３の部分は前記半導体表面（16）の上方に第３の距離だ
    け垂直方向に延長し、第１の距離（48）は実質的に第１
    の深さに等しいものと、 前記第１の材料（46）上に、差動的にエッチング可能な
    マスキング層（50）を設ける段階と、 前記第１の材料の第１の部分上の前記差動的にエッチン
    グ可能なマスキング層（50）の一部分上にマスク部分
    （54A−Ｃ）を設ける段階であって、前記マスク部分（5
    4A−Ｃ）は、前記第１の材料（46）の第１の部分の上面
    を前記第１の材料（46）の第２の部分（46G−Ｊ）の上
    面に連結する前記第１の材料（46）の第２の部分（46G
    −Ｊ）の側壁上の前記マスキング層（50）の一部分（50
    G−Ｊ）から所定のギャップ（66,67）だけ離れているも
    のと、 前記ギャップ（66,67）を前記マスク部分（54A−Ｃ）の
    材料で埋めるように前記マスク部分（54A−Ｃ）を流動
    させる段階と、 前記マスク部分（54A−Ｃ）によって保護されていない
    前記マスキング層（50）の一部分を除去して、前記第１
    の材料（46）の第２の部分（46G−Ｊ）の上面および前
    記第１の材料（46）の第３の部分の上面を露出する段
    階、 前記半導体表面（16）上方の第１の材料（46）の前記第
    ３の部分および、第２の距離が第１の距離より大きい分
    の第１の材料の前記第２の部分（46A−Ｊ）の一部を除
    去する段階、および、 前記マスク部分（54A−Ｃ）および前記マスキング層（5
    0）の残存する部分を除去する段階、 とを具備することを特徴とする前記プロセス。
  2. 【請求項２】前記みぞ（26A−Ｃ）を埋める段階の前
    に、所定の厚さ（42）を有する誘電体ライナ（40）で前
    記みぞ（26A−Ｃ）の底部（28）と側壁（30）を被覆す
    る段階であって、ここで前記第１および第２の距離と第
    １の深さがそれぞれライナの厚さ（42）を包含するも
    の、をさらに備えている特許請求の範囲第１項記載のプ
    ロセス。
  3. 【請求項３】前記みぞ（26A−Ｃ）をエッチングする段
    階が、初期エッチング抵抗性マスク（20）で前記半導体
    表面（16）を覆う段階と、前記初期マスク（20）に前記
    半導体表面（16）まで延びている縁（21）を有する開放
    領域（20A−Ｃ）および閉鎖領域（20D−Ｇ）を提供する
    段階と、開放領域（20A−Ｃ）を通して前記半導体表面
    （16）をエッチングして前記半導体表面（16）から第１
    の深さ（32）にある底部（28）と前記初期マスク（20）
    の閉鎖領域（20D−Ｅ）の下で前記半導体表面（16）ま
    で延長する側壁（30）とでみぞ（26A−Ｃ）を形成しか
    つ前記表面において第１の横方向の量（36）だけ前記初
    期マスク（20）の開放領域（20A−Ｂ）から切込ませる
    段階とを具備する特許請求の範囲第１項記載のプロセ
    ス。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4980311A (en) * 1987-05-05 1990-12-25 Seiko Epson Corporation Method of fabricating a semiconductor device
US5416354A (en) * 1989-01-06 1995-05-16 Unitrode Corporation Inverted epitaxial process semiconductor devices
US6008107A (en) * 1990-06-14 1999-12-28 National Semiconductor Corporation Method of planarizing integrated circuits with fully recessed isolation dielectric
US5175123A (en) * 1990-11-13 1992-12-29 Motorola, Inc. High-pressure polysilicon encapsulated localized oxidation of silicon
US5413966A (en) * 1990-12-20 1995-05-09 Lsi Logic Corporation Shallow trench etch
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
US5225358A (en) * 1991-06-06 1993-07-06 Lsi Logic Corporation Method of forming late isolation with polishing
US5248625A (en) * 1991-06-06 1993-09-28 Lsi Logic Corporation Techniques for forming isolation structures
US5252503A (en) * 1991-06-06 1993-10-12 Lsi Logic Corporation Techniques for forming isolation structures
US5604159A (en) * 1994-01-31 1997-02-18 Motorola, Inc. Method of making a contact structure
US5385861A (en) * 1994-03-15 1995-01-31 National Semiconductor Corporation Planarized trench and field oxide and poly isolation scheme
US5462888A (en) * 1994-06-06 1995-10-31 At&T Ipm Corp. Process for manufacturing semiconductor BICMOS device
US5472913A (en) * 1994-08-05 1995-12-05 Texas Instruments Incorporated Method of fabricating porous dielectric material with a passivation layer for electronics applications
US6395620B1 (en) * 1996-10-08 2002-05-28 Micron Technology, Inc. Method for forming a planar surface over low density field areas on a semiconductor wafer
TW312821B (en) * 1996-11-19 1997-08-11 United Microelectronics Corp Manufacturing method of shallow trench isolation
KR100240879B1 (ko) * 1997-05-17 2000-01-15 윤종용 반도체 장치의 평탄화 방법
US5891763A (en) * 1997-10-22 1999-04-06 Wanlass; Frank M. Damascene pattering of SOI MOS transistors
EP1062684B1 (en) 1998-01-15 2010-06-09 Cornell Research Foundation, Inc. Trench isolation for micromechanical devices
TW370708B (en) * 1998-06-23 1999-09-21 United Microelectronics Corp Method for manufacturing shallow trench isolation structure without producing microscratches on surface of shallow trench isolation structure (revised edition)
US6074931A (en) * 1998-11-05 2000-06-13 Vanguard International Semiconductor Corporation Process for recess-free planarization of shallow trench isolation
US6342432B1 (en) * 1999-08-11 2002-01-29 Advanced Micro Devices, Inc. Shallow trench isolation formation without planarization mask
US20020071169A1 (en) 2000-02-01 2002-06-13 Bowers John Edward Micro-electro-mechanical-system (MEMS) mirror device
US6753638B2 (en) 2000-02-03 2004-06-22 Calient Networks, Inc. Electrostatic actuator for micromechanical systems
US6825967B1 (en) 2000-09-29 2004-11-30 Calient Networks, Inc. Shaped electrodes for micro-electro-mechanical-system (MEMS) devices to improve actuator performance and methods for fabricating the same
US6544863B1 (en) 2001-08-21 2003-04-08 Calient Networks, Inc. Method of fabricating semiconductor wafers having multiple height subsurface layers
US6994903B2 (en) * 2002-01-03 2006-02-07 International Business Machines Corp. Hybrid substrate and method for fabricating the same
US7728339B1 (en) 2002-05-03 2010-06-01 Calient Networks, Inc. Boundary isolation for microelectromechanical devices
FR2872958B1 (fr) * 2004-07-12 2008-05-02 Commissariat Energie Atomique Procede de fabrication d'un film mince structure et film mince obtenu par un tel procede
DE102011012087B3 (de) * 2011-02-23 2012-04-05 Texas Instruments Deutschland Gmbh Verfahren zur Herstellung von komplementären Bipolartransistoren
US10636671B1 (en) * 2019-03-08 2020-04-28 United Microelectronics Corp. Planarization process

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US32090A (en) * 1861-04-16 Clothes-wbiitgee
US4367119A (en) * 1980-08-18 1983-01-04 International Business Machines Corporation Planar multi-level metal process with built-in etch stop
EP0061855B1 (en) * 1981-03-20 1985-08-14 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
US4492717A (en) * 1981-07-27 1985-01-08 International Business Machines Corporation Method for forming a planarized integrated circuit
JPS5828850A (ja) * 1981-08-12 1983-02-19 Fujitsu Ltd 半導体装置の製造方法
US4454647A (en) * 1981-08-27 1984-06-19 International Business Machines Corporation Isolation for high density integrated circuits
JPS5898943A (ja) * 1981-12-09 1983-06-13 Nec Corp 半導体装置の製造方法
CA1169022A (en) * 1982-04-19 1984-06-12 Kevin Duncan Integrated circuit planarizing process
JPS58213444A (ja) * 1982-06-04 1983-12-12 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4446194A (en) * 1982-06-21 1984-05-01 Motorola, Inc. Dual layer passivation
DE3225961A1 (de) * 1982-07-10 1984-01-12 Engl, Walter L., Prof. Dr.rer.nat., 5120 Herzogenrath Verfahren zum herstellen eines isolationsbereiches bei halbleiteranordnungen
JPS5957449A (ja) * 1982-09-28 1984-04-03 Toshiba Corp 半導体装置とその製造方法
JPS59158534A (ja) * 1983-02-28 1984-09-08 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPS59175138A (ja) * 1983-03-23 1984-10-03 Mitsubishi Electric Corp 半導体装置の製造方法
JPS59177941A (ja) * 1983-03-28 1984-10-08 Nec Corp 素子分離領域の製造方法
JPS59217339A (ja) * 1983-05-26 1984-12-07 Toshiba Corp 半導体装置の製造方法
JPS6039846A (ja) * 1983-08-15 1985-03-01 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
JPS6050939A (ja) * 1983-08-30 1985-03-22 Toshiba Corp 半導体装置の製造方法
JPS60132341A (ja) * 1983-12-21 1985-07-15 Hitachi Ltd 半導体装置
JPS60142535A (ja) * 1983-12-28 1985-07-27 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS60236244A (ja) * 1984-05-09 1985-11-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4589193A (en) * 1984-06-29 1986-05-20 International Business Machines Corporation Metal silicide channel stoppers for integrated circuits and method for making the same
JPS6155939A (ja) * 1984-08-28 1986-03-20 Toshiba Corp 半導体装置の製造方法
US4571819A (en) * 1984-11-01 1986-02-25 Ncr Corporation Method for forming trench isolation structures
US4665010A (en) * 1985-04-29 1987-05-12 International Business Machines Corporation Method of fabricating photopolymer isolation trenches in the surface of a semiconductor wafer
US4662986A (en) * 1985-06-27 1987-05-05 Signetics Corporation Planarization method and technique for isolating semiconductor islands
US4662064A (en) * 1985-08-05 1987-05-05 Rca Corporation Method of forming multi-level metallization
US4704368A (en) * 1985-10-30 1987-11-03 International Business Machines Corporation Method of making trench-incorporated monolithic semiconductor capacitor and high density dynamic memory cells including the capacitor
US4689113A (en) * 1986-03-21 1987-08-25 International Business Machines Corporation Process for forming planar chip-level wiring
US4676868A (en) * 1986-04-23 1987-06-30 Fairchild Semiconductor Corporation Method for planarizing semiconductor substrates
US4676867A (en) * 1986-06-06 1987-06-30 Rockwell International Corporation Planarization process for double metal MOS using spin-on glass as a sacrificial layer

Also Published As

Publication number Publication date
DE68927353T2 (de) 1997-04-24
DE68927353D1 (de) 1996-11-28
EP0334268A3 (en) 1991-01-30
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