DE3225961A1 - Verfahren zum herstellen eines isolationsbereiches bei halbleiteranordnungen - Google Patents

Verfahren zum herstellen eines isolationsbereiches bei halbleiteranordnungen

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Wonchan Dr. 5100 Aachen Kim
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Siemens AG
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Engl walter L profdrrernat
ENGL WALTER L PROF DR RER NAT
Engl Walter L Prof DrRerNat 5120 Herzogenrath
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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    • H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
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Description

  • Verfahren zum Herstellen eines Isolations-
  • bereichs bei Halbleiteranordnungen Die Erfindung betrifft ein Verfahren zum Herstellen eines Isolationsbereichs bei einer Halbleiteranordnung durch Herstellen einer Vertiefung im Halbleiterkörper und Ausfüllen dieser Vertiefung mittels Oxidation.
  • Isolationsbereiche werden bei Halbleiteranordnungen bekanntlich beispielsweise zur elektrischen Trennung vqn Bauelementen einer integrierten Schaltungsanordnung oder zur Reduzierung der Kapazitäten von Leitbahnen verwendet Moderne integrierte Schaltungen haben eine große Packungsdichte, so daß Isolationsbereiche, die zur Separation von Bauelementen dienen, sich stets in unmittelbarer Nähe der pn-iSFbergänge der Bauelemente befinden. Die Tsolationsbereiche im Halbleiterkörper werden im allgemeinen dadurch hergestellt, daß dort, wo die Isolationsbereiche im llalbleiterkörper hergestellt werden, zunächst Vertiefungen hergestellt werden, die dann durch Oxidation mit Silo, ausgefüllt werden.
  • Der Erfindung liegt die Erkenntnis zugrunde, daß es bei der Herstellung von Isolationshereichen in Vertiefungen eines Iialbleiterkörpers durch Oxidation zur Bildung von sogenannten Schnabelzonen kommt, die in dem an die Vertiefungen grenzenden Oberflächenbereich auftreten. Kommt eine unerwünschte Schnabelzone mit benachbarten pn-Übergängen in Berührung, so kommt es bei bipolaren Bauelementen zu Leckströmen und bei MOS-Bauelementen zu einer par-lSitären-Kapazität zwischen Source und Drain mit Channel stop.
  • Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren anzugeben, welches diese unerwünschten Effekte bei Ilalbleiteranordnungen mit Isolationsbereichen im Halbleiterkörper vermeidet. Diese Aufgabe wird bei einem Verfahren der eingangs crwihnten Art nach der Erfindung durch den kennzeichnenden le ii des Anspruchs 1 gelöst.
  • Das Wesen der Erfindung besteht darin, daß vor der Oxidation auf die Seitenwände der Vertiefung sowie vorzugsweise auch auf die Oberfläche der Halbleiteranordnung eine Schicht aufgebracht wird, die eine Oxidation in lateraler Richtung verhindert und dafür sorgt, daß die lokale Oxidation an der Bodenfläche der Vertiefungen durchgeführt wird. Das Verfahren nach der Erfindung bietet die Gewähr dafür, daß die mit einer hohen Gitterspannung behafteten Zonen außerhalb kritischer Oberflächen-pn-Übergangsbereiche bleiben, was ein verbessertes Bauelementeverhalten zur Folge hat.
  • Die Erfindung wird im folgenden an einem Ausführungsbeispiel näher erläutert.
  • Bei der Herstellung eines Isolierstoffbereichs in einem Halbleiterkörper wird zunächst im Halbleiterkörper an derjenigen Stelle, an der der Isolationsbereich entstehen soll, eine Vertiefung (Grube) benötigt, die anschließend mit SiO2 ausgefüllt wird. Zur flerstellung einer Grube in einem Iialbleiterkörper wird gemäß der Figur 1 auf der Oberfl.ichc des Ilaibleiterkörpers 1, der im Ausführungsheispiel aus Silicium besteht, eine SiO2-Schicht 2 in bekannter Weise durch Oxidation hergestellt. Auf der SiO2-Schicht 2 wird anschließend eine Si3N4-Schicht 3 abgeschieden. Nach der Herstellung der Si3N4-Schicht 3 wird gemäß der Figur 2 in die SiO2-Schicht 2 sowie in die Si3N4-Schicht 3 mit Hilfe der Fotolacktechnik eine Offnung geätzt. Die beiden Schichten 2 und 3 dienen dann bei der Herstellen, der Grube 4 als ätzmaske. Beim Atzen der Grube 4 werden die Schichten 2 und 3 gemäß der Figur 2 unterätzt, so daß beide Schichten die Seitenwände der Grube 4 überragen.
  • Nach dem herstellen der Grube 4 wird diese oxidiert, so daß ihre Oberfläche gemäß der Figur 3 mit einer SiO2-Schicht 5 bedeckt wird. Auf die SiO2-Schicht 5 wirde gemäß der Figur 4 eine Si3N4-Schicht 6 aufgebracht, von der jedoch gemäß der Figur 5 derjenige Teil wieder entfernt wird, der sich über dem Boden der Vertiefung befindet. ie Die SiO2-Schicht 5 auf dem Boden der Vertiefung 4 wird dagegen belassen.
  • Nach dem Freilegen der -SiO2-Schicht 5 im Bereich des Bodens der Vertiefung 4 erfolgt zur Herstellung des gewünschten Isolationsbereichs eine Oxidation der Siliciumgrube 4 derart, daß die Grube 4 mit SiO2 (7) ausgefüllt wird. Der dabei entstehende Isolationsbereich 7 wächst nach der Erfindung vom Boden der Vertiefung 4 in Richtung zur Oberfläche.
  • Bei diesem Wachstumsprozeß findet nach der Erfindung jedoch keine laterale Oxidation, sondern nur eine Oxidation in vertikaler Richtung statt, weil die nach der Ereindung vorgesehene Si 3N4 -Schicht 6 erfindungsgemäß einc laterale nxidation und damit eine unerwünschte Bildung von Schnabelzonen verhindert.
  • Die SiO2-Schicht 5 dient ebenso wie die SiO2-Schicht 2 als Zwischenschicht zwischen dem Siliciumkörper 1 und der Si3N4-Schicht 3 bzw. 6. Nach der Herstellung des Isolationsbereichs 7 wird die auf der Oberfläche befindliche Si3N4-Schicht 3 vorzugsweise entfernt.

Claims (1)

  1. Patentansprüche Verfahren zum Herstellen eines Isolationsbereichs bei einer Halbleiteranordnung durch Herstellen einer Vertiefung im Halbleiterkörper und Ausfüllen dieser Vertiefung mittels Oxidation, dadurch gekennzeichnet, daß vor dem Oxidieren in der Vertiefung eine Schicht hergestellt wird, die beim Ausfüllen der Vertiefung durch Oxidation nur auf den Seitenwänden, dagegen nicht auf dem Boden der Vertiefung vorhanden ist, und daß diese Schicht derart gewählt wird, daß sei beim Ausfüllen der Vertiefung durch Oxidation eine Oxidation in lateraler Richtung verhindert.
    2) Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Schicht vor dem Oxidieren auch auf die Halbleiteroberfläche aufgebracht wird.
    3) Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Schicht aus Si3N4 besteht.
    4) Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Si3N4-Schicht nicht unmittelbar auf die Seitenwände der Vertiefung, sondern auf eine zuvor auf den Seitenwänden hergestellte Zwischenschicht aus SiO2 aufgebracht wird.
    5) Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß nach der Herstellung der Vertiefung ihre Seitenwände sowie ihr Boden mit einer Oxidschicht bedeckt werden, daß auf diese Oxidschicht eine Siliciumnitridschicht aufgebracht wird, daß derjenige Teil der Siliciumnitridschicht, der sich über dem Boden der Vertiefung auf der Oxidschicht befindet, entfernt wird und daß danach die Vertiefung durch Oxidation ausgefüJit wird.
    7) Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Vertiefung im Halbleiterkörper durch Ätzen hergestellt wird und daß die auf der Halbleiteroberfläche befindlichen beiden Isolierschichten derart unterätzt werden, daß sie die Seitenwände der Vertiefung überragen.
    8) Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der llalbleiterkörper aus Silicium besteht.
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EP0334268A2 (de) * 1988-03-24 1989-09-27 Motorola, Inc. Verfahren zur Herstellung einer Planarisolierung
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