DE3225961A1 - Verfahren zum herstellen eines isolationsbereiches bei halbleiteranordnungen - Google Patents

Verfahren zum herstellen eines isolationsbereiches bei halbleiteranordnungen

Info

Publication number
DE3225961A1
DE3225961A1 DE19823225961 DE3225961A DE3225961A1 DE 3225961 A1 DE3225961 A1 DE 3225961A1 DE 19823225961 DE19823225961 DE 19823225961 DE 3225961 A DE3225961 A DE 3225961A DE 3225961 A1 DE3225961 A1 DE 3225961A1
Authority
DE
Germany
Prior art keywords
recess
layer
oxidation
side walls
producing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE19823225961
Other languages
English (en)
Inventor
Wonchan Dr. 5100 Aachen Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Engl walter L profdrrernat
ENGL WALTER L PROF DR RER NAT
Engl Walter L Prof DrRerNat 5120 Herzogenrath
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Engl walter L profdrrernat, ENGL WALTER L PROF DR RER NAT, Engl Walter L Prof DrRerNat 5120 Herzogenrath filed Critical Engl walter L profdrrernat
Priority to DE19823225961 priority Critical patent/DE3225961A1/de
Publication of DE3225961A1 publication Critical patent/DE3225961A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Description

  • Verfahren zum Herstellen eines Isolations-
  • bereichs bei Halbleiteranordnungen Die Erfindung betrifft ein Verfahren zum Herstellen eines Isolationsbereichs bei einer Halbleiteranordnung durch Herstellen einer Vertiefung im Halbleiterkörper und Ausfüllen dieser Vertiefung mittels Oxidation.
  • Isolationsbereiche werden bei Halbleiteranordnungen bekanntlich beispielsweise zur elektrischen Trennung vqn Bauelementen einer integrierten Schaltungsanordnung oder zur Reduzierung der Kapazitäten von Leitbahnen verwendet Moderne integrierte Schaltungen haben eine große Packungsdichte, so daß Isolationsbereiche, die zur Separation von Bauelementen dienen, sich stets in unmittelbarer Nähe der pn-iSFbergänge der Bauelemente befinden. Die Tsolationsbereiche im Halbleiterkörper werden im allgemeinen dadurch hergestellt, daß dort, wo die Isolationsbereiche im llalbleiterkörper hergestellt werden, zunächst Vertiefungen hergestellt werden, die dann durch Oxidation mit Silo, ausgefüllt werden.
  • Der Erfindung liegt die Erkenntnis zugrunde, daß es bei der Herstellung von Isolationshereichen in Vertiefungen eines Iialbleiterkörpers durch Oxidation zur Bildung von sogenannten Schnabelzonen kommt, die in dem an die Vertiefungen grenzenden Oberflächenbereich auftreten. Kommt eine unerwünschte Schnabelzone mit benachbarten pn-Übergängen in Berührung, so kommt es bei bipolaren Bauelementen zu Leckströmen und bei MOS-Bauelementen zu einer par-lSitären-Kapazität zwischen Source und Drain mit Channel stop.
  • Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren anzugeben, welches diese unerwünschten Effekte bei Ilalbleiteranordnungen mit Isolationsbereichen im Halbleiterkörper vermeidet. Diese Aufgabe wird bei einem Verfahren der eingangs crwihnten Art nach der Erfindung durch den kennzeichnenden le ii des Anspruchs 1 gelöst.
  • Das Wesen der Erfindung besteht darin, daß vor der Oxidation auf die Seitenwände der Vertiefung sowie vorzugsweise auch auf die Oberfläche der Halbleiteranordnung eine Schicht aufgebracht wird, die eine Oxidation in lateraler Richtung verhindert und dafür sorgt, daß die lokale Oxidation an der Bodenfläche der Vertiefungen durchgeführt wird. Das Verfahren nach der Erfindung bietet die Gewähr dafür, daß die mit einer hohen Gitterspannung behafteten Zonen außerhalb kritischer Oberflächen-pn-Übergangsbereiche bleiben, was ein verbessertes Bauelementeverhalten zur Folge hat.
  • Die Erfindung wird im folgenden an einem Ausführungsbeispiel näher erläutert.
  • Bei der Herstellung eines Isolierstoffbereichs in einem Halbleiterkörper wird zunächst im Halbleiterkörper an derjenigen Stelle, an der der Isolationsbereich entstehen soll, eine Vertiefung (Grube) benötigt, die anschließend mit SiO2 ausgefüllt wird. Zur flerstellung einer Grube in einem Iialbleiterkörper wird gemäß der Figur 1 auf der Oberfl.ichc des Ilaibleiterkörpers 1, der im Ausführungsheispiel aus Silicium besteht, eine SiO2-Schicht 2 in bekannter Weise durch Oxidation hergestellt. Auf der SiO2-Schicht 2 wird anschließend eine Si3N4-Schicht 3 abgeschieden. Nach der Herstellung der Si3N4-Schicht 3 wird gemäß der Figur 2 in die SiO2-Schicht 2 sowie in die Si3N4-Schicht 3 mit Hilfe der Fotolacktechnik eine Offnung geätzt. Die beiden Schichten 2 und 3 dienen dann bei der Herstellen, der Grube 4 als ätzmaske. Beim Atzen der Grube 4 werden die Schichten 2 und 3 gemäß der Figur 2 unterätzt, so daß beide Schichten die Seitenwände der Grube 4 überragen.
  • Nach dem herstellen der Grube 4 wird diese oxidiert, so daß ihre Oberfläche gemäß der Figur 3 mit einer SiO2-Schicht 5 bedeckt wird. Auf die SiO2-Schicht 5 wirde gemäß der Figur 4 eine Si3N4-Schicht 6 aufgebracht, von der jedoch gemäß der Figur 5 derjenige Teil wieder entfernt wird, der sich über dem Boden der Vertiefung befindet. ie Die SiO2-Schicht 5 auf dem Boden der Vertiefung 4 wird dagegen belassen.
  • Nach dem Freilegen der -SiO2-Schicht 5 im Bereich des Bodens der Vertiefung 4 erfolgt zur Herstellung des gewünschten Isolationsbereichs eine Oxidation der Siliciumgrube 4 derart, daß die Grube 4 mit SiO2 (7) ausgefüllt wird. Der dabei entstehende Isolationsbereich 7 wächst nach der Erfindung vom Boden der Vertiefung 4 in Richtung zur Oberfläche.
  • Bei diesem Wachstumsprozeß findet nach der Erfindung jedoch keine laterale Oxidation, sondern nur eine Oxidation in vertikaler Richtung statt, weil die nach der Ereindung vorgesehene Si 3N4 -Schicht 6 erfindungsgemäß einc laterale nxidation und damit eine unerwünschte Bildung von Schnabelzonen verhindert.
  • Die SiO2-Schicht 5 dient ebenso wie die SiO2-Schicht 2 als Zwischenschicht zwischen dem Siliciumkörper 1 und der Si3N4-Schicht 3 bzw. 6. Nach der Herstellung des Isolationsbereichs 7 wird die auf der Oberfläche befindliche Si3N4-Schicht 3 vorzugsweise entfernt.

Claims (1)

  1. Patentansprüche Verfahren zum Herstellen eines Isolationsbereichs bei einer Halbleiteranordnung durch Herstellen einer Vertiefung im Halbleiterkörper und Ausfüllen dieser Vertiefung mittels Oxidation, dadurch gekennzeichnet, daß vor dem Oxidieren in der Vertiefung eine Schicht hergestellt wird, die beim Ausfüllen der Vertiefung durch Oxidation nur auf den Seitenwänden, dagegen nicht auf dem Boden der Vertiefung vorhanden ist, und daß diese Schicht derart gewählt wird, daß sei beim Ausfüllen der Vertiefung durch Oxidation eine Oxidation in lateraler Richtung verhindert.
    2) Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Schicht vor dem Oxidieren auch auf die Halbleiteroberfläche aufgebracht wird.
    3) Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Schicht aus Si3N4 besteht.
    4) Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Si3N4-Schicht nicht unmittelbar auf die Seitenwände der Vertiefung, sondern auf eine zuvor auf den Seitenwänden hergestellte Zwischenschicht aus SiO2 aufgebracht wird.
    5) Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß nach der Herstellung der Vertiefung ihre Seitenwände sowie ihr Boden mit einer Oxidschicht bedeckt werden, daß auf diese Oxidschicht eine Siliciumnitridschicht aufgebracht wird, daß derjenige Teil der Siliciumnitridschicht, der sich über dem Boden der Vertiefung auf der Oxidschicht befindet, entfernt wird und daß danach die Vertiefung durch Oxidation ausgefüJit wird.
    7) Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Vertiefung im Halbleiterkörper durch Ätzen hergestellt wird und daß die auf der Halbleiteroberfläche befindlichen beiden Isolierschichten derart unterätzt werden, daß sie die Seitenwände der Vertiefung überragen.
    8) Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der llalbleiterkörper aus Silicium besteht.
DE19823225961 1982-07-10 1982-07-10 Verfahren zum herstellen eines isolationsbereiches bei halbleiteranordnungen Ceased DE3225961A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19823225961 DE3225961A1 (de) 1982-07-10 1982-07-10 Verfahren zum herstellen eines isolationsbereiches bei halbleiteranordnungen

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19823225961 DE3225961A1 (de) 1982-07-10 1982-07-10 Verfahren zum herstellen eines isolationsbereiches bei halbleiteranordnungen

Publications (1)

Publication Number Publication Date
DE3225961A1 true DE3225961A1 (de) 1984-01-12

Family

ID=6168208

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19823225961 Ceased DE3225961A1 (de) 1982-07-10 1982-07-10 Verfahren zum herstellen eines isolationsbereiches bei halbleiteranordnungen

Country Status (1)

Country Link
DE (1) DE3225961A1 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0334268A2 (de) * 1988-03-24 1989-09-27 Motorola, Inc. Verfahren zur Herstellung einer Planarisolierung
US5182227A (en) * 1986-04-25 1993-01-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2441170A1 (de) * 1973-09-07 1975-03-13 Philips Nv Verfahren zur herstellung einer halbleiteranordnung

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2441170A1 (de) * 1973-09-07 1975-03-13 Philips Nv Verfahren zur herstellung einer halbleiteranordnung

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"IEEE Journal of Solid-State Circuits", Bd. SC-17, Nr. 2, April 1982, S. 166-170 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5182227A (en) * 1986-04-25 1993-01-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
EP0334268A2 (de) * 1988-03-24 1989-09-27 Motorola, Inc. Verfahren zur Herstellung einer Planarisolierung
EP0334268A3 (de) * 1988-03-24 1991-01-30 Motorola, Inc. Verfahren zur Herstellung einer Planarisolierung

Similar Documents

Publication Publication Date Title
DE4235534C2 (de) Verfahren zum Isolieren von Feldeffekttransistoren
DE69531571T2 (de) Verbesserungen in Bezug auf Halbleitervorrichtungen
DE1514818C3 (de)
DE2153103C3 (de) Verfahren zur Herstellung integrierter Schaltungsanordnungen sowie nach dem Verfahren hergestellte integrierte Schaltungsanordnung
DE69931890T2 (de) Integrierter Leistungsschaltkreis mit vertikalem Stromfluss und dessen Herstellungsverfahren
DE3726842A1 (de) Verfahren zur herstellung von vergrabenen oxidschichten und mos-transistor
DE2502235A1 (de) Ladungskopplungs-halbleiteranordnung
DE19951993A1 (de) Halbleiter-Isolator-Struktur mit reduzierter Störkapazität und ein Verfahren zu deren Herstellung
EP1794803A2 (de) Lateraler dmos-transistor und verfahren zu seiner herstellung
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
DE2728845C2 (de)
DE2902665C2 (de)
DE3019826A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE102005037566B4 (de) Herstellungsverfahren für eine Halbleiterstruktur und entsprechende Halbleiterstruktur
DE3225961A1 (de) Verfahren zum herstellen eines isolationsbereiches bei halbleiteranordnungen
EP0028786B1 (de) Ionenimplantationsverfahren
DE19756530B4 (de) Verfahren zur Herstellung einer Halbleitereinrichtung
DE19702346A1 (de) MOSFET-Struktur und Verfahren zu deren Herstellung
DE2641334C2 (de) Verfahren zur Herstellung integrierter MIS-Schaltungen
EP0974161A1 (de) Halbleiterbauelement mit struktur zur vermeidung von querströmen
DE19806819A1 (de) Dielektrische isolierte Halbleitervorrichtung und Verfahren zu deren Herstellung
DE2104776A1 (de) Halbleitervorrichtung mit einem Halb leiterbauelement in einer isolierten Halb leiterzone
EP0250611A1 (de) Verfahren zum Entfernen einer strukturierten Maskierungsschicht
DE3302352A1 (de) Verfahren zur herstellung von integrierten halbleiterschaltungen
DE2822911C2 (de) Halbleiteranordnung mit mindestens einem pn-Übergang und Verfahren zu ihrer Herstellung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8131 Rejection
8127 New person/name/address of the applicant

Owner name: SIEMENS AG, 1000 BERLIN UND 8000 MUENCHEN, DE