JP3111037B2 - マルチチップモジュール・ダイのパス・スルー・モード - Google Patents
マルチチップモジュール・ダイのパス・スルー・モードInfo
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- JP3111037B2 JP3111037B2 JP09103019A JP10301997A JP3111037B2 JP 3111037 B2 JP3111037 B2 JP 3111037B2 JP 09103019 A JP09103019 A JP 09103019A JP 10301997 A JP10301997 A JP 10301997A JP 3111037 B2 JP3111037 B2 JP 3111037B2
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
- G01R31/318513—Test of Multi-Chip-Moduls
-
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
Description
【0001】
【発明の属する技術分野】本発明は、一般に、複数の集
積回路(IC)チップがモジュールに配線されたマルチ
チップモジュール(MCM)に関し、より詳細には、バ
ーンイン、検査およびデバッグの作業のためにMCM上
のすべてのチップにアクセスする必要があるMCMアー
キテクチャに関する。
積回路(IC)チップがモジュールに配線されたマルチ
チップモジュール(MCM)に関し、より詳細には、バ
ーンイン、検査およびデバッグの作業のためにMCM上
のすべてのチップにアクセスする必要があるMCMアー
キテクチャに関する。
【0002】
【従来の技術】複数のチップがマルチチップモジュール
(MCM)に配線されているとき、あるチップに対する
直接のアクセスが別のチップによって妨害されることが
ある。このため、モジュール上のバーンイン、検査およ
びデバッグの作業が複雑になる。一例として、マイクロ
プロセッサ・チップとインライン・レベル2(L2)キ
ャッシュ・チップを含むMCMを検討するが、当業者
は、この問題点が後で説明する本発明による解決ととも
にこの組み合わせに限定されないことを理解されよう。
この特定タイプの設計において、MCMの入出力部(I
/O)のほとんどはL2キャッシュだけに直接配線され
る。マイクロプロセッサに直接アクセスする方法はな
い。マイクロプロセッサに直接アクセスすることなく、
L2キャッシュを機能的に利用してマイクロプロセッサ
との間でデータをやり取りする手段を提供しなければな
らない。これにより、MCM上のすべてのチップをバー
ンイン、検査およびデバッグする能力が制限される。
(MCM)に配線されているとき、あるチップに対する
直接のアクセスが別のチップによって妨害されることが
ある。このため、モジュール上のバーンイン、検査およ
びデバッグの作業が複雑になる。一例として、マイクロ
プロセッサ・チップとインライン・レベル2(L2)キ
ャッシュ・チップを含むMCMを検討するが、当業者
は、この問題点が後で説明する本発明による解決ととも
にこの組み合わせに限定されないことを理解されよう。
この特定タイプの設計において、MCMの入出力部(I
/O)のほとんどはL2キャッシュだけに直接配線され
る。マイクロプロセッサに直接アクセスする方法はな
い。マイクロプロセッサに直接アクセスすることなく、
L2キャッシュを機能的に利用してマイクロプロセッサ
との間でデータをやり取りする手段を提供しなければな
らない。これにより、MCM上のすべてのチップをバー
ンイン、検査およびデバッグする能力が制限される。
【0003】
【発明が解決しようとする課題】バーンイン試験の事例
の上記の例において、L2キャッシュとマイクロプロセ
ッサは、論理チップとメモリ・チップの製造プロセスの
違いのために、異なる種類のバーンイン・ストレスを必
要とする場合がある。また、MCM上でL2キャッシュ
とマイクロプロセッサを別々に試験することは困難であ
る。
の上記の例において、L2キャッシュとマイクロプロセ
ッサは、論理チップとメモリ・チップの製造プロセスの
違いのために、異なる種類のバーンイン・ストレスを必
要とする場合がある。また、MCM上でL2キャッシュ
とマイクロプロセッサを別々に試験することは困難であ
る。
【0004】製造試験の場合では、試験パターンの生成
が困難である。両方のチップのシュミレーション・モデ
ルが必要なこともあり、これは非常に時間がかかり高価
になる。試験を容易にするためにバウンダリ・スキャン
法を利用することもできるが、この方法は、回路の大き
さと機能的信号遅延をかなり増加させることもある。
が困難である。両方のチップのシュミレーション・モデ
ルが必要なこともあり、これは非常に時間がかかり高価
になる。試験を容易にするためにバウンダリ・スキャン
法を利用することもできるが、この方法は、回路の大き
さと機能的信号遅延をかなり増加させることもある。
【0005】MCMのデバッグでは、両方のチップに別
々に直接アクセスすることなくどのチップが故障してい
るかを決定することが困難である。マルチプレクサとL
2キャッシュの間のインターフェースのほとんどは双方
向性をもつため、マルチプレクサからの広範囲の方向制
御なしにL2キャッシュのドライバとレシーバを使用す
る従来のピン・パス・スルーの技術を利用することはで
きない。MCMのデバッグに含まれる問題点のため、M
CMの再加工が正確でないこともあり、そのためより高
価でになる。
々に直接アクセスすることなくどのチップが故障してい
るかを決定することが困難である。マルチプレクサとL
2キャッシュの間のインターフェースのほとんどは双方
向性をもつため、マルチプレクサからの広範囲の方向制
御なしにL2キャッシュのドライバとレシーバを使用す
る従来のピン・パス・スルーの技術を利用することはで
きない。MCMのデバッグに含まれる問題点のため、M
CMの再加工が正確でないこともあり、そのためより高
価でになる。
【0006】したがって、本発明の目的は、スペース、
歩留りおよび機能的信号遅延の犠牲を最小限に抑えてす
べてのチップへの直接アクセスを得るアーキテクチャを
提供することである。
歩留りおよび機能的信号遅延の犠牲を最小限に抑えてす
べてのチップへの直接アクセスを得るアーキテクチャを
提供することである。
【0007】
【課題を解決するための手段】本発明によれば、第1の
チップが対応する入出力部を介して第2のチップに接続
されるが、MCMから直接アクセス可能な入出力部は第
1のチップだけがもつMCMアーキテクチャが提供され
る。本発明は、制御信号に応答して、第1のチップの直
接アクセス可能な入出力部にある信号を第2のチップの
入出力部に渡す結合回路を提供する。
チップが対応する入出力部を介して第2のチップに接続
されるが、MCMから直接アクセス可能な入出力部は第
1のチップだけがもつMCMアーキテクチャが提供され
る。本発明は、制御信号に応答して、第1のチップの直
接アクセス可能な入出力部にある信号を第2のチップの
入出力部に渡す結合回路を提供する。
【0008】上記およびその他の目的、態様ならびに利
点は、添付図面を参照した以下の発明の好ましい実施の
形態の詳細な説明からよく理解されよう。
点は、添付図面を参照した以下の発明の好ましい実施の
形態の詳細な説明からよく理解されよう。
【0009】
【発明の実施の形態】次に、図面、より詳細には図1を
参照すると、例として、マイクロプロセッサ11とL2
キャッシュ13からなるMCM10の全体的な配置を示
す。L2キャッシュ13のメモリ・サブシステムからの
制御、アドレスおよびデータは、それぞれの制御バス1
4、アドレス・バス15およびデータ・バス16上でマ
イクロプロセッサまで、L2キャッシュを双方向に移動
する。対応する制御バス17、アドレス・バス18およ
びデータ・バス19は、L2キャッシュの入出力部およ
びMCMコネクタと通信する。したがって、L2キャッ
シュ13のこれらの入出力部は、サブシステムへの唯一
の入出力アクセスであるため、MCMサブシステムの入
出力部として働く。クロック信号、テスト信号その他の
信号は、バス20を介してL2キャッシュ13とマイク
ロプロセッサ11の両方に直接与えられる。バウンダリ
・スキャン機能のJTAG(IEEEのJoint T
est Action Group)信号は、線21を
介してマイクロプロセッサ11に与えられる。このた
め、MCMはJTAG互換を維持することができる。線
22上のL2キャッシュ13へのBYPASS信号によ
って、サブシステムの入出力部(すなわち、バス17、
18および19に接続されたキャッシュの入出力部)
が、プロセッサの入出力部(すなわち、バス14、15
および16に接続された入出力部)に有効に接続され
る。
参照すると、例として、マイクロプロセッサ11とL2
キャッシュ13からなるMCM10の全体的な配置を示
す。L2キャッシュ13のメモリ・サブシステムからの
制御、アドレスおよびデータは、それぞれの制御バス1
4、アドレス・バス15およびデータ・バス16上でマ
イクロプロセッサまで、L2キャッシュを双方向に移動
する。対応する制御バス17、アドレス・バス18およ
びデータ・バス19は、L2キャッシュの入出力部およ
びMCMコネクタと通信する。したがって、L2キャッ
シュ13のこれらの入出力部は、サブシステムへの唯一
の入出力アクセスであるため、MCMサブシステムの入
出力部として働く。クロック信号、テスト信号その他の
信号は、バス20を介してL2キャッシュ13とマイク
ロプロセッサ11の両方に直接与えられる。バウンダリ
・スキャン機能のJTAG(IEEEのJoint T
est Action Group)信号は、線21を
介してマイクロプロセッサ11に与えられる。このた
め、MCMはJTAG互換を維持することができる。線
22上のL2キャッシュ13へのBYPASS信号によ
って、サブシステムの入出力部(すなわち、バス17、
18および19に接続されたキャッシュの入出力部)
が、プロセッサの入出力部(すなわち、バス14、15
および16に接続された入出力部)に有効に接続され
る。
【0010】図2は、線22上のBYPASS信号を受
け取るパス・ゲート・アレイの一部分を示す。一対の入
出力部ごとに1つのパス・ゲートがある。図3は、アレ
イの中の1つのパス・ゲートの1つの回路構造の詳細を
示す。デバイスT1およびT2は、比較的大型のデバイ
スであり、この例では、デバイスT1は、P型の電界効
果型トランジスタ(PFET)であり、デバイスT2
は、N型のFET(NFET)である。T1とT2にB
YPASS信号が印加されると、2つの入出力部が互い
に接続する。反転器I1は、PFETデバイスT1に必
要な反転信号を生成する。この一対のデバイスは、パス
・ゲート回路の電圧降下をなくすために必要である。レ
シーバR1とドライバD1は、通常、入出力システムと
インターフェースをとる双方向回路を構成する。レシー
バR2とドライバD2は、通常、プロセッサ入出力部と
インターフェースをとる双方向回路を構成する。
け取るパス・ゲート・アレイの一部分を示す。一対の入
出力部ごとに1つのパス・ゲートがある。図3は、アレ
イの中の1つのパス・ゲートの1つの回路構造の詳細を
示す。デバイスT1およびT2は、比較的大型のデバイ
スであり、この例では、デバイスT1は、P型の電界効
果型トランジスタ(PFET)であり、デバイスT2
は、N型のFET(NFET)である。T1とT2にB
YPASS信号が印加されると、2つの入出力部が互い
に接続する。反転器I1は、PFETデバイスT1に必
要な反転信号を生成する。この一対のデバイスは、パス
・ゲート回路の電圧降下をなくすために必要である。レ
シーバR1とドライバD1は、通常、入出力システムと
インターフェースをとる双方向回路を構成する。レシー
バR2とドライバD2は、通常、プロセッサ入出力部と
インターフェースをとる双方向回路を構成する。
【0011】本発明を1つの好ましい実施例の形で説明
したが、本発明を併記の特許請求の範囲の精神および意
図の範囲内で修正することができることは当業者には理
解されよう。
したが、本発明を併記の特許請求の範囲の精神および意
図の範囲内で修正することができることは当業者には理
解されよう。
【0012】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【0013】(1)共通支持体上に取り付けられた、第
1の入出力回路手段と第2の入出力回路手段を有する第
1の集積回路チップ、前記第1の集積回路チップの前記
第2の入出力手段に結合された入出力回路手段を有する
第2の集積回路チップと、前記第1の集積回路チップの
前記第1の入出力回路手段と第2の入出力回路手段を、
制御信号に応じて互いに結合する回路手段と、を含むこ
とを特徴とするマルチチップモジュール・アーキテクチ
ャ。 (2)前記回路手段が、前記第1の集積回路チップに組
み込まれていることを特徴とする、上記(1)に記載の
マルチチップモジュール・アーキテクチャ。 (3)前記回路手段が、前記第1の入出力回路手段と第
2の入出力回路手段の間に接続され、前記制御信号に応
答して、前記第1の入出力回路手段と第2の入出力回路
手段との間に直接接続をもたらすパス・ゲート・アレイ
を含むことを特徴とする、上記(2)に記載のマルチチ
ップモジュール・アーキテクチャ。 (4)前記パス・ゲート・アレイの各パス・ゲートが、
前記第1の入出力回路手段と第2の入出力回路手段の対
応する入出力端子の間に並列に接続されたP型FETと
N型FETを含むことを特徴とする、上記(3)に記載
のマルチチップモジュール・アーキテクチャ。 (5)前記P型FETと前記N型FETが、前記入出力
端子の間の電圧降下をなくすような大型のデバイスであ
ることを特徴とする、上記(4)に記載のマルチチップ
モジュール・アーキテクチャ。 (6)前記第1の集積回路チップがキャッシュ・メモリ
・デバイスであり、前記第2の集積回路チップがマイク
ロプロセッサ・デバイスであることを特徴とする、上記
(1)に記載のマルチチップモジュール・アーキテクチ
ャ。 (7)前記マイクロプロセッサ・デバイスに、試験用に
バウンダリ・スキャン信号を供給することができる独立
した線が直接設けられていることを特徴とする、上記
(6)に記載のマルチチップモジュール・アーキテクチ
ャ。 (8)前記回路手段が、前記キャッシュ・メモリ・デバ
イスに組み込まれていることを特徴とする上記(7)に
記載のマルチチップモジュール・アーキテクチャ。 (9)前記回路手段が、前記第1の入出力回路手段と第
2の入出力回路手段の間に接続され、前記制御信号に応
答して、前記第1の入出力回路手段と第2の入出力回路
手段との間に直接接続をもたらすパス・ゲート・アレイ
を含むことを特徴とする上記(8)に記載のマルチチッ
プモジュール・アーキテクチャ。 (10)前記パス・ゲート・アレイの各パス・ゲート
が、前記第1および第2の入出力回路手段の対応する入
出力端子の間に並列に接続されたP型FETおよびN型
FETを含むことを特徴とする、上記(9)に記載のマ
ルチチップモジュール・アーキテクチャ。 (11)前記P型FETと前記N型FETが、前記入出
力端子の間の電圧降下をなくすように大型のデバイスで
あることを特徴とする上記(10)に記載のマルチチッ
プモジュール・アーキテクチャ。
1の入出力回路手段と第2の入出力回路手段を有する第
1の集積回路チップ、前記第1の集積回路チップの前記
第2の入出力手段に結合された入出力回路手段を有する
第2の集積回路チップと、前記第1の集積回路チップの
前記第1の入出力回路手段と第2の入出力回路手段を、
制御信号に応じて互いに結合する回路手段と、を含むこ
とを特徴とするマルチチップモジュール・アーキテクチ
ャ。 (2)前記回路手段が、前記第1の集積回路チップに組
み込まれていることを特徴とする、上記(1)に記載の
マルチチップモジュール・アーキテクチャ。 (3)前記回路手段が、前記第1の入出力回路手段と第
2の入出力回路手段の間に接続され、前記制御信号に応
答して、前記第1の入出力回路手段と第2の入出力回路
手段との間に直接接続をもたらすパス・ゲート・アレイ
を含むことを特徴とする、上記(2)に記載のマルチチ
ップモジュール・アーキテクチャ。 (4)前記パス・ゲート・アレイの各パス・ゲートが、
前記第1の入出力回路手段と第2の入出力回路手段の対
応する入出力端子の間に並列に接続されたP型FETと
N型FETを含むことを特徴とする、上記(3)に記載
のマルチチップモジュール・アーキテクチャ。 (5)前記P型FETと前記N型FETが、前記入出力
端子の間の電圧降下をなくすような大型のデバイスであ
ることを特徴とする、上記(4)に記載のマルチチップ
モジュール・アーキテクチャ。 (6)前記第1の集積回路チップがキャッシュ・メモリ
・デバイスであり、前記第2の集積回路チップがマイク
ロプロセッサ・デバイスであることを特徴とする、上記
(1)に記載のマルチチップモジュール・アーキテクチ
ャ。 (7)前記マイクロプロセッサ・デバイスに、試験用に
バウンダリ・スキャン信号を供給することができる独立
した線が直接設けられていることを特徴とする、上記
(6)に記載のマルチチップモジュール・アーキテクチ
ャ。 (8)前記回路手段が、前記キャッシュ・メモリ・デバ
イスに組み込まれていることを特徴とする上記(7)に
記載のマルチチップモジュール・アーキテクチャ。 (9)前記回路手段が、前記第1の入出力回路手段と第
2の入出力回路手段の間に接続され、前記制御信号に応
答して、前記第1の入出力回路手段と第2の入出力回路
手段との間に直接接続をもたらすパス・ゲート・アレイ
を含むことを特徴とする上記(8)に記載のマルチチッ
プモジュール・アーキテクチャ。 (10)前記パス・ゲート・アレイの各パス・ゲート
が、前記第1および第2の入出力回路手段の対応する入
出力端子の間に並列に接続されたP型FETおよびN型
FETを含むことを特徴とする、上記(9)に記載のマ
ルチチップモジュール・アーキテクチャ。 (11)前記P型FETと前記N型FETが、前記入出
力端子の間の電圧降下をなくすように大型のデバイスで
あることを特徴とする上記(10)に記載のマルチチッ
プモジュール・アーキテクチャ。
【図1】L2キャッシュおよびマイクロプロセッサを有
するMCMの機能ブロック図である。
するMCMの機能ブロック図である。
【図2】図1に示したMCMのL2キャッシュに組み込
まれたパス・ゲート・アレイの一部分のブロック図であ
る。
まれたパス・ゲート・アレイの一部分のブロック図であ
る。
【図3】一対の双方向回路に接続された、図2に示した
パス・ゲート・アレイのパス・ゲートの1つの回路図で
ある。
パス・ゲート・アレイのパス・ゲートの1つの回路図で
ある。
10 MCM 11 マイクロプロセッサ 14 制御バス 15 アドレス・バス 16 データ・バス 17 制御バス 18 アドレス・バス 19 データ・バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョージ・ウィルソン・ローバウ アメリカ合衆国05495 バーモント州チ ッテンデン・カウンティ ウィリストン ピー・オー・ボックス 27 (56)参考文献 特開 昭60−231187(JP,A) 特開 平3−226142(JP,A) (58)調査した分野(Int.Cl.7,DB名) G01R 31/26 G01R 31/28 H01L 21/66
Claims (11)
- 【請求項1】共通支持体上に取り付けられた、第1の入
出力回路手段と第2の入出力回路手段を有する第1の集
積回路チップ、および前記第1の集積回路チップの前記
第2の入出力手段に結合された入出力回路手段を有する
第2の集積回路チップと、 前記第1の集積回路チップの前記第1の入出力回路手段
と第2の入出力回路手段を、制御信号に応じて互いに結
合する回路手段と、 を含むことを特徴とするマルチチップモジュール・アー
キテクチャ。 - 【請求項2】前記回路手段が、前記第1の集積回路チッ
プに組み込まれていることを特徴とする、請求項1に記
載のマルチチップモジュール・アーキテクチャ。 - 【請求項3】前記回路手段が、前記第1の入出力回路手
段と第2の入出力回路手段の間に接続され、前記制御信
号に応答して、前記第1の入出力回路手段と第2の入出
力回路手段との間に直接接続をもたらすパス・ゲート・
アレイを含むことを特徴とする、請求項2に記載のマル
チチップモジュール・アーキテクチャ。 - 【請求項4】前記パス・ゲート・アレイの各パス・ゲー
トが、前記第1の入出力回路手段と第2の入出力回路手
段の対応する入出力端子の間に並列に接続されたP型F
ETとN型FETを含むことを特徴とする、請求項3に
記載のマルチチップモジュール・アーキテクチャ。 - 【請求項5】前記P型FETと前記N型FETが、前記
入出力端子の間の電圧降下をなくすような大型のデバイ
スであることを特徴とする、請求項4に記載のマルチチ
ップモジュール・アーキテクチャ。 - 【請求項6】前記第1の集積回路チップがキャッシュ・
メモリ・デバイスであり、前記第2の集積回路チップが
マイクロプロセッサ・デバイスであることを特徴とす
る、請求項1に記載のマルチチップモジュール・アーキ
テクチャ。 - 【請求項7】前記マイクロプロセッサ・デバイスに、試
験用にバウンダリ・スキャン信号を供給することができ
る独立した線が直接設けられていることを特徴とする、
請求項6に記載のマルチチップモジュール・アーキテク
チャ。 - 【請求項8】前記回路手段が、前記キャッシュ・メモリ
・デバイスに組み込まれていることを特徴とする請求項
7に記載のマルチチップモジュール・アーキテクチャ。 - 【請求項9】前記回路手段が、前記第1の入出力回路手
段と第2の入出力回路手段の間に接続され、前記制御信
号に応答して、前記第1の入出力回路手段と第2の入出
力回路手段との間に直接接続をもたらすパス・ゲート・
アレイを含むことを特徴とする請求項8に記載のマルチ
チップモジュール・アーキテクチャ。 - 【請求項10】前記パス・ゲート・アレイの各パス・ゲ
ートが、前記第1および第2の入出力回路手段の対応す
る入出力端子の間に並列に接続されたP型FETおよび
N型FETを含むことを特徴とする、請求項9に記載の
マルチチップモジュール・アーキテクチャ。 - 【請求項11】前記P型FETと前記N型FETが、前
記入出力端子の間の電圧降下をなくすように大型のデバ
イスであることを特徴とする請求項10に記載のマルチ
チップモジュール・アーキテクチャ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/638,414 US5625631A (en) | 1996-04-26 | 1996-04-26 | Pass through mode for multi-chip-module die |
US08/638414 | 1996-04-26 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1048287A JPH1048287A (ja) | 1998-02-20 |
JP3111037B2 true JP3111037B2 (ja) | 2000-11-20 |
Family
ID=24559927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09103019A Expired - Fee Related JP3111037B2 (ja) | 1996-04-26 | 1997-04-21 | マルチチップモジュール・ダイのパス・スルー・モード |
Country Status (4)
Country | Link |
---|---|
US (1) | US5625631A (ja) |
EP (1) | EP0803735B1 (ja) |
JP (1) | JP3111037B2 (ja) |
DE (1) | DE69720092T2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6480817B1 (en) * | 1994-09-01 | 2002-11-12 | Hynix Semiconductor, Inc. | Integrated circuit I/O pad cell modeling |
WO2005069025A1 (en) * | 2004-01-13 | 2005-07-28 | Koninklijke Philips Electronics N.V. | Jtag test architecture for multi-chip pack |
KR100790172B1 (ko) * | 2005-05-02 | 2007-12-31 | 삼성전자주식회사 | 시스템 인 패키지(SiP) 형태로 내장된 내부 롬에 고속프로그램 다운로드를 위한 칩 구현 방법 및 장치 |
Family Cites Families (14)
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