JPH1048287A - マルチチップモジュール・ダイのパス・スルー・モード - Google Patents
マルチチップモジュール・ダイのパス・スルー・モードInfo
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- JPH1048287A JPH1048287A JP9103019A JP10301997A JPH1048287A JP H1048287 A JPH1048287 A JP H1048287A JP 9103019 A JP9103019 A JP 9103019A JP 10301997 A JP10301997 A JP 10301997A JP H1048287 A JPH1048287 A JP H1048287A
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- 238000000034 method Methods 0.000 claims description 4
- 230000008878 coupling Effects 0.000 abstract description 2
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- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
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- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
- G01R31/318513—Test of Multi-Chip-Moduls
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
Abstract
(57)【要約】
【課題】 スペース、歩留りおよび機能的信号遅延の犠
牲を最小限に抑えてすべてのチップへの直接アクセスを
得るアーキテクチャを提供する。 【解決手段】 マルチチップモジュール（ＭＣＭ）アー
キテクチャが、スペース、歩留りおよび信号遅延の犠牲
を最小限に抑えてチップへの直接アクセスを可能にす
る。ＭＣＭの第１のチップは、対応する入出力部を介し
て第２のチップに接続されるが、ＭＣＭから直接アクセ
ス可能なのは第１のチップだけである。結合回路が、制
御信号に応答して、第１のチップの直接アクセス可能な
入出力部の信号を第２のチップの入出力部に渡す。
牲を最小限に抑えてすべてのチップへの直接アクセスを
得るアーキテクチャを提供する。 【解決手段】 マルチチップモジュール（ＭＣＭ）アー
キテクチャが、スペース、歩留りおよび信号遅延の犠牲
を最小限に抑えてチップへの直接アクセスを可能にす
る。ＭＣＭの第１のチップは、対応する入出力部を介し
て第２のチップに接続されるが、ＭＣＭから直接アクセ
ス可能なのは第１のチップだけである。結合回路が、制
御信号に応答して、第１のチップの直接アクセス可能な
入出力部の信号を第２のチップの入出力部に渡す。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、複数の集
積回路（ＩＣ）チップがモジュールに配線されたマルチ
チップモジュール（ＭＣＭ）に関し、より詳細には、バ
ーンイン、検査およびデバッグの作業のためにＭＣＭ上
のすべてのチップにアクセスする必要があるＭＣＭアー
キテクチャに関する。
積回路（ＩＣ）チップがモジュールに配線されたマルチ
チップモジュール（ＭＣＭ）に関し、より詳細には、バ
ーンイン、検査およびデバッグの作業のためにＭＣＭ上
のすべてのチップにアクセスする必要があるＭＣＭアー
キテクチャに関する。
【０００２】
【従来の技術】複数のチップがマルチチップモジュール
（ＭＣＭ）に配線されているとき、あるチップに対する
直接のアクセスが別のチップによって妨害されることが
ある。このため、モジュール上のバーンイン、検査およ
びデバッグの作業が複雑になる。一例として、マイクロ
プロセッサ・チップとインライン・レベル２（Ｌ２）キ
ャッシュ・チップを含むＭＣＭを検討するが、当業者
は、この問題点が後で説明する本発明による解決ととも
にこの組み合わせに限定されないことを理解されよう。
この特定タイプの設計において、ＭＣＭの入出力部（Ｉ
／Ｏ）のほとんどはＬ２キャッシュだけに直接配線され
る。マイクロプロセッサに直接アクセスする方法はな
い。マイクロプロセッサに直接アクセスすることなく、
Ｌ２キャッシュを機能的に利用してマイクロプロセッサ
との間でデータをやり取りする手段を提供しなければな
らない。これにより、ＭＣＭ上のすべてのチップをバー
ンイン、検査およびデバッグする能力が制限される。
（ＭＣＭ）に配線されているとき、あるチップに対する
直接のアクセスが別のチップによって妨害されることが
ある。このため、モジュール上のバーンイン、検査およ
びデバッグの作業が複雑になる。一例として、マイクロ
プロセッサ・チップとインライン・レベル２（Ｌ２）キ
ャッシュ・チップを含むＭＣＭを検討するが、当業者
は、この問題点が後で説明する本発明による解決ととも
にこの組み合わせに限定されないことを理解されよう。
この特定タイプの設計において、ＭＣＭの入出力部（Ｉ
／Ｏ）のほとんどはＬ２キャッシュだけに直接配線され
る。マイクロプロセッサに直接アクセスする方法はな
い。マイクロプロセッサに直接アクセスすることなく、
Ｌ２キャッシュを機能的に利用してマイクロプロセッサ
との間でデータをやり取りする手段を提供しなければな
らない。これにより、ＭＣＭ上のすべてのチップをバー
ンイン、検査およびデバッグする能力が制限される。
【０００３】
【発明が解決しようとする課題】バーンイン試験の事例
の上記の例において、Ｌ２キャッシュとマイクロプロセ
ッサは、論理チップとメモリ・チップの製造プロセスの
違いのために、異なる種類のバーンイン・ストレスを必
要とする場合がある。また、ＭＣＭ上でＬ２キャッシュ
とマイクロプロセッサを別々に試験することは困難であ
る。
の上記の例において、Ｌ２キャッシュとマイクロプロセ
ッサは、論理チップとメモリ・チップの製造プロセスの
違いのために、異なる種類のバーンイン・ストレスを必
要とする場合がある。また、ＭＣＭ上でＬ２キャッシュ
とマイクロプロセッサを別々に試験することは困難であ
る。
【０００４】製造試験の場合では、試験パターンの生成
が困難である。両方のチップのシュミレーション・モデ
ルが必要なこともあり、これは非常に時間がかかり高価
になる。試験を容易にするためにバウンダリ・スキャン
法を利用することもできるが、この方法は、回路の大き
さと機能的信号遅延をかなり増加させることもある。
が困難である。両方のチップのシュミレーション・モデ
ルが必要なこともあり、これは非常に時間がかかり高価
になる。試験を容易にするためにバウンダリ・スキャン
法を利用することもできるが、この方法は、回路の大き
さと機能的信号遅延をかなり増加させることもある。
【０００５】ＭＣＭのデバッグでは、両方のチップに別
々に直接アクセスすることなくどのチップが故障してい
るかを決定することが困難である。マルチプレクサとＬ
２キャッシュの間のインターフェースのほとんどは双方
向性をもつため、マルチプレクサからの広範囲の方向制
御なしにＬ２キャッシュのドライバとレシーバを使用す
る従来のピン・パス・スルーの技術を利用することはで
きない。ＭＣＭのデバッグに含まれる問題点のため、Ｍ
ＣＭの再加工が正確でないこともあり、そのためより高
価でになる。
々に直接アクセスすることなくどのチップが故障してい
るかを決定することが困難である。マルチプレクサとＬ
２キャッシュの間のインターフェースのほとんどは双方
向性をもつため、マルチプレクサからの広範囲の方向制
御なしにＬ２キャッシュのドライバとレシーバを使用す
る従来のピン・パス・スルーの技術を利用することはで
きない。ＭＣＭのデバッグに含まれる問題点のため、Ｍ
ＣＭの再加工が正確でないこともあり、そのためより高
価でになる。
【０００６】したがって、本発明の目的は、スペース、
歩留りおよび機能的信号遅延の犠牲を最小限に抑えてす
べてのチップへの直接アクセスを得るアーキテクチャを
提供することである。
歩留りおよび機能的信号遅延の犠牲を最小限に抑えてす
べてのチップへの直接アクセスを得るアーキテクチャを
提供することである。
【０００７】
【課題を解決するための手段】本発明によれば、第１の
チップが対応する入出力部を介して第２のチップに接続
されるが、ＭＣＭから直接アクセス可能な入出力部は第
１のチップだけがもつＭＣＭアーキテクチャが提供され
る。本発明は、制御信号に応答して、第１のチップの直
接アクセス可能な入出力部にある信号を第２のチップの
入出力部に渡す結合回路を提供する。
チップが対応する入出力部を介して第２のチップに接続
されるが、ＭＣＭから直接アクセス可能な入出力部は第
１のチップだけがもつＭＣＭアーキテクチャが提供され
る。本発明は、制御信号に応答して、第１のチップの直
接アクセス可能な入出力部にある信号を第２のチップの
入出力部に渡す結合回路を提供する。
【０００８】上記およびその他の目的、態様ならびに利
点は、添付図面を参照した以下の発明の好ましい実施の
形態の詳細な説明からよく理解されよう。
点は、添付図面を参照した以下の発明の好ましい実施の
形態の詳細な説明からよく理解されよう。
【０００９】
【発明の実施の形態】次に、図面、より詳細には図１を
参照すると、例として、マイクロプロセッサ１１とＬ２
キャッシュ１３からなるＭＣＭ１０の全体的な配置を示
す。Ｌ２キャッシュ１３のメモリ・サブシステムからの
制御、アドレスおよびデータは、それぞれの制御バス１
４、アドレス・バス１５およびデータ・バス１６上でマ
イクロプロセッサまで、Ｌ２キャッシュを双方向に移動
する。対応する制御バス１７、アドレス・バス１８およ
びデータ・バス１９は、Ｌ２キャッシュの入出力部およ
びＭＣＭコネクタと通信する。したがって、Ｌ２キャッ
シュ１３のこれらの入出力部は、サブシステムへの唯一
の入出力アクセスであるため、ＭＣＭサブシステムの入
出力部として働く。クロック信号、テスト信号その他の
信号は、バス２０を介してＬ２キャッシュ１３とマイク
ロプロセッサ１１の両方に直接与えられる。バウンダリ
・スキャン機能のＪＴＡＧ（ＩＥＥＥのＪｏｉｎｔ Ｔ
ｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）信号は、線２１を
介してマイクロプロセッサ１１に与えられる。このた
め、ＭＣＭはＪＴＡＧ互換を維持することができる。線
２２上のＬ２キャッシュ１３へのＢＹＰＡＳＳ信号によ
って、サブシステムの入出力部（すなわち、バス１７、
１８および１９に接続されたキャッシュの入出力部）
が、プロセッサの入出力部（すなわち、バス１４、１５
および１６に接続された入出力部）に有効に接続され
る。
参照すると、例として、マイクロプロセッサ１１とＬ２
キャッシュ１３からなるＭＣＭ１０の全体的な配置を示
す。Ｌ２キャッシュ１３のメモリ・サブシステムからの
制御、アドレスおよびデータは、それぞれの制御バス１
４、アドレス・バス１５およびデータ・バス１６上でマ
イクロプロセッサまで、Ｌ２キャッシュを双方向に移動
する。対応する制御バス１７、アドレス・バス１８およ
びデータ・バス１９は、Ｌ２キャッシュの入出力部およ
びＭＣＭコネクタと通信する。したがって、Ｌ２キャッ
シュ１３のこれらの入出力部は、サブシステムへの唯一
の入出力アクセスであるため、ＭＣＭサブシステムの入
出力部として働く。クロック信号、テスト信号その他の
信号は、バス２０を介してＬ２キャッシュ１３とマイク
ロプロセッサ１１の両方に直接与えられる。バウンダリ
・スキャン機能のＪＴＡＧ（ＩＥＥＥのＪｏｉｎｔ Ｔ
ｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）信号は、線２１を
介してマイクロプロセッサ１１に与えられる。このた
め、ＭＣＭはＪＴＡＧ互換を維持することができる。線
２２上のＬ２キャッシュ１３へのＢＹＰＡＳＳ信号によ
って、サブシステムの入出力部（すなわち、バス１７、
１８および１９に接続されたキャッシュの入出力部）
が、プロセッサの入出力部（すなわち、バス１４、１５
および１６に接続された入出力部）に有効に接続され
る。
【００１０】図２は、線２２上のＢＹＰＡＳＳ信号を受
け取るパス・ゲート・アレイの一部分を示す。一対の入
出力部ごとに１つのパス・ゲートがある。図３は、アレ
イの中の１つのパス・ゲートの１つの回路構造の詳細を
示す。デバイスＴ１およびＴ２は、比較的大型のデバイ
スであり、この例では、デバイスＴ１は、Ｐ型の電界効
果型トランジスタ（ＰＦＥＴ）であり、デバイスＴ２
は、Ｎ型のＦＥＴ（ＮＦＥＴ）である。Ｔ１とＴ２にＢ
ＹＰＡＳＳ信号が印加されると、２つの入出力部が互い
に接続する。反転器Ｉ１は、ＰＦＥＴデバイスＴ１に必
要な反転信号を生成する。この一対のデバイスは、パス
・ゲート回路の電圧降下をなくすために必要である。レ
シーバＲ１とドライバＤ１は、通常、入出力システムと
インターフェースをとる双方向回路を構成する。レシー
バＲ２とドライバＤ２は、通常、プロセッサ入出力部と
インターフェースをとる双方向回路を構成する。
け取るパス・ゲート・アレイの一部分を示す。一対の入
出力部ごとに１つのパス・ゲートがある。図３は、アレ
イの中の１つのパス・ゲートの１つの回路構造の詳細を
示す。デバイスＴ１およびＴ２は、比較的大型のデバイ
スであり、この例では、デバイスＴ１は、Ｐ型の電界効
果型トランジスタ（ＰＦＥＴ）であり、デバイスＴ２
は、Ｎ型のＦＥＴ（ＮＦＥＴ）である。Ｔ１とＴ２にＢ
ＹＰＡＳＳ信号が印加されると、２つの入出力部が互い
に接続する。反転器Ｉ１は、ＰＦＥＴデバイスＴ１に必
要な反転信号を生成する。この一対のデバイスは、パス
・ゲート回路の電圧降下をなくすために必要である。レ
シーバＲ１とドライバＤ１は、通常、入出力システムと
インターフェースをとる双方向回路を構成する。レシー
バＲ２とドライバＤ２は、通常、プロセッサ入出力部と
インターフェースをとる双方向回路を構成する。
【００１１】本発明を１つの好ましい実施例の形で説明
したが、本発明を併記の特許請求の範囲の精神および意
図の範囲内で修正することができることは当業者には理
解されよう。
したが、本発明を併記の特許請求の範囲の精神および意
図の範囲内で修正することができることは当業者には理
解されよう。
【００１２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００１３】（１）共通支持体上に取り付けられた、第
１の入出力回路手段と第２の入出力回路手段を有する第
１の集積回路チップ、前記第１の集積回路チップの前記
第２の入出力手段に結合された入出力回路手段を有する
第２の集積回路チップと、前記第１の集積回路チップの
前記第１の入出力回路手段と第２の入出力回路手段を、
制御信号に応じて互いに結合する回路手段と、を含むこ
とを特徴とするマルチチップモジュール・アーキテクチ
ャ。 （２）前記回路手段が、前記第１の集積回路チップに組
み込まれていることを特徴とする、上記（１）に記載の
マルチチップモジュール・アーキテクチャ。 （３）前記回路手段が、前記第１の入出力回路手段と第
２の入出力回路手段の間に接続され、前記制御信号に応
答して、前記第１の入出力回路手段と第２の入出力回路
手段との間に直接接続をもたらすパス・ゲート・アレイ
を含むことを特徴とする、上記（２）に記載のマルチチ
ップモジュール・アーキテクチャ。 （４）前記パス・ゲート・アレイの各パス・ゲートが、
前記第１の入出力回路手段と第２の入出力回路手段の対
応する入出力端子の間に並列に接続されたＰ型ＦＥＴと
Ｎ型ＦＥＴを含むことを特徴とする、上記（３）に記載
のマルチチップモジュール・アーキテクチャ。 （５）前記Ｐ型ＦＥＴと前記Ｎ型ＦＥＴが、前記入出力
端子の間の電圧降下をなくすような大型のデバイスであ
ることを特徴とする、上記（４）に記載のマルチチップ
モジュール・アーキテクチャ。 （６）前記第１の集積回路チップがキャッシュ・メモリ
・デバイスであり、前記第２の集積回路チップがマイク
ロプロセッサ・デバイスであることを特徴とする、上記
（１）に記載のマルチチップモジュール・アーキテクチ
ャ。 （７）前記マイクロプロセッサ・デバイスに、試験用に
バウンダリ・スキャン信号を供給することができる独立
した線が直接設けられていることを特徴とする、上記
（６）に記載のマルチチップモジュール・アーキテクチ
ャ。 （８）前記回路手段が、前記キャッシュ・メモリ・デバ
イスに組み込まれていることを特徴とする上記（７）に
記載のマルチチップモジュール・アーキテクチャ。 （９）前記回路手段が、前記第１の入出力回路手段と第
２の入出力回路手段の間に接続され、前記制御信号に応
答して、前記第１の入出力回路手段と第２の入出力回路
手段との間に直接接続をもたらすパス・ゲート・アレイ
を含むことを特徴とする上記（８）に記載のマルチチッ
プモジュール・アーキテクチャ。 （１０）前記パス・ゲート・アレイの各パス・ゲート
が、前記第１および第２の入出力回路手段の対応する入
出力端子の間に並列に接続されたＰ型ＦＥＴおよびＮ型
ＦＥＴを含むことを特徴とする、上記（９）に記載のマ
ルチチップモジュール・アーキテクチャ。 （１１）前記Ｐ型ＦＥＴと前記Ｎ型ＦＥＴが、前記入出
力端子の間の電圧降下をなくすように大型のデバイスで
あることを特徴とする上記（１０）に記載のマルチチッ
プモジュール・アーキテクチャ。
１の入出力回路手段と第２の入出力回路手段を有する第
１の集積回路チップ、前記第１の集積回路チップの前記
第２の入出力手段に結合された入出力回路手段を有する
第２の集積回路チップと、前記第１の集積回路チップの
前記第１の入出力回路手段と第２の入出力回路手段を、
制御信号に応じて互いに結合する回路手段と、を含むこ
とを特徴とするマルチチップモジュール・アーキテクチ
ャ。 （２）前記回路手段が、前記第１の集積回路チップに組
み込まれていることを特徴とする、上記（１）に記載の
マルチチップモジュール・アーキテクチャ。 （３）前記回路手段が、前記第１の入出力回路手段と第
２の入出力回路手段の間に接続され、前記制御信号に応
答して、前記第１の入出力回路手段と第２の入出力回路
手段との間に直接接続をもたらすパス・ゲート・アレイ
を含むことを特徴とする、上記（２）に記載のマルチチ
ップモジュール・アーキテクチャ。 （４）前記パス・ゲート・アレイの各パス・ゲートが、
前記第１の入出力回路手段と第２の入出力回路手段の対
応する入出力端子の間に並列に接続されたＰ型ＦＥＴと
Ｎ型ＦＥＴを含むことを特徴とする、上記（３）に記載
のマルチチップモジュール・アーキテクチャ。 （５）前記Ｐ型ＦＥＴと前記Ｎ型ＦＥＴが、前記入出力
端子の間の電圧降下をなくすような大型のデバイスであ
ることを特徴とする、上記（４）に記載のマルチチップ
モジュール・アーキテクチャ。 （６）前記第１の集積回路チップがキャッシュ・メモリ
・デバイスであり、前記第２の集積回路チップがマイク
ロプロセッサ・デバイスであることを特徴とする、上記
（１）に記載のマルチチップモジュール・アーキテクチ
ャ。 （７）前記マイクロプロセッサ・デバイスに、試験用に
バウンダリ・スキャン信号を供給することができる独立
した線が直接設けられていることを特徴とする、上記
（６）に記載のマルチチップモジュール・アーキテクチ
ャ。 （８）前記回路手段が、前記キャッシュ・メモリ・デバ
イスに組み込まれていることを特徴とする上記（７）に
記載のマルチチップモジュール・アーキテクチャ。 （９）前記回路手段が、前記第１の入出力回路手段と第
２の入出力回路手段の間に接続され、前記制御信号に応
答して、前記第１の入出力回路手段と第２の入出力回路
手段との間に直接接続をもたらすパス・ゲート・アレイ
を含むことを特徴とする上記（８）に記載のマルチチッ
プモジュール・アーキテクチャ。 （１０）前記パス・ゲート・アレイの各パス・ゲート
が、前記第１および第２の入出力回路手段の対応する入
出力端子の間に並列に接続されたＰ型ＦＥＴおよびＮ型
ＦＥＴを含むことを特徴とする、上記（９）に記載のマ
ルチチップモジュール・アーキテクチャ。 （１１）前記Ｐ型ＦＥＴと前記Ｎ型ＦＥＴが、前記入出
力端子の間の電圧降下をなくすように大型のデバイスで
あることを特徴とする上記（１０）に記載のマルチチッ
プモジュール・アーキテクチャ。
【図１】Ｌ２キャッシュおよびマイクロプロセッサを有
するＭＣＭの機能ブロック図である。
するＭＣＭの機能ブロック図である。
【図２】図１に示したＭＣＭのＬ２キャッシュに組み込
まれたパス・ゲート・アレイの一部分のブロック図であ
る。
まれたパス・ゲート・アレイの一部分のブロック図であ
る。
【図３】一対の双方向回路に接続された、図２に示した
パス・ゲート・アレイのパス・ゲートの１つの回路図で
ある。
パス・ゲート・アレイのパス・ゲートの１つの回路図で
ある。
１０ ＭＣＭ １１ マイクロプロセッサ １４ 制御バス １５ アドレス・バス １６ データ・バス １７ 制御バス １８ アドレス・バス １９ データ・バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョージ・ウィルソン・ローバウ アメリカ合衆国05495 バーモント州チッ テンデン・カウンティ ウィリストン ピ ー・オー・ボックス 27
Claims (11)
- 【請求項１】共通支持体上に取り付けられた、第１の入
出力回路手段と第２の入出力回路手段を有する第１の集
積回路チップ、および前記第１の集積回路チップの前記
第２の入出力手段に結合された入出力回路手段を有する
第２の集積回路チップと、 前記第１の集積回路チップの前記第１の入出力回路手段
と第２の入出力回路手段を、制御信号に応じて互いに結
合する回路手段と、 を含むことを特徴とするマルチチップモジュール・アー
キテクチャ。 - 【請求項２】前記回路手段が、前記第１の集積回路チッ
プに組み込まれていることを特徴とする、請求項１に記
載のマルチチップモジュール・アーキテクチャ。 - 【請求項３】前記回路手段が、前記第１の入出力回路手
段と第２の入出力回路手段の間に接続され、前記制御信
号に応答して、前記第１の入出力回路手段と第２の入出
力回路手段との間に直接接続をもたらすパス・ゲート・
アレイを含むことを特徴とする、請求項２に記載のマル
チチップモジュール・アーキテクチャ。 - 【請求項４】前記パス・ゲート・アレイの各パス・ゲー
トが、前記第１の入出力回路手段と第２の入出力回路手
段の対応する入出力端子の間に並列に接続されたＰ型Ｆ
ＥＴとＮ型ＦＥＴを含むことを特徴とする、請求項３に
記載のマルチチップモジュール・アーキテクチャ。 - 【請求項５】前記Ｐ型ＦＥＴと前記Ｎ型ＦＥＴが、前記
入出力端子の間の電圧降下をなくすような大型のデバイ
スであることを特徴とする、請求項４に記載のマルチチ
ップモジュール・アーキテクチャ。 - 【請求項６】前記第１の集積回路チップがキャッシュ・
メモリ・デバイスであり、前記第２の集積回路チップが
マイクロプロセッサ・デバイスであることを特徴とす
る、請求項１に記載のマルチチップモジュール・アーキ
テクチャ。 - 【請求項７】前記マイクロプロセッサ・デバイスに、試
験用にバウンダリ・スキャン信号を供給することができ
る独立した線が直接設けられていることを特徴とする、
請求項６に記載のマルチチップモジュール・アーキテク
チャ。 - 【請求項８】前記回路手段が、前記キャッシュ・メモリ
・デバイスに組み込まれていることを特徴とする請求項
７に記載のマルチチップモジュール・アーキテクチャ。 - 【請求項９】前記回路手段が、前記第１の入出力回路手
段と第２の入出力回路手段の間に接続され、前記制御信
号に応答して、前記第１の入出力回路手段と第２の入出
力回路手段との間に直接接続をもたらすパス・ゲート・
アレイを含むことを特徴とする請求項８に記載のマルチ
チップモジュール・アーキテクチャ。 - 【請求項１０】前記パス・ゲート・アレイの各パス・ゲ
ートが、前記第１および第２の入出力回路手段の対応す
る入出力端子の間に並列に接続されたＰ型ＦＥＴおよび
Ｎ型ＦＥＴを含むことを特徴とする、請求項９に記載の
マルチチップモジュール・アーキテクチャ。 - 【請求項１１】前記Ｐ型ＦＥＴと前記Ｎ型ＦＥＴが、前
記入出力端子の間の電圧降下をなくすように大型のデバ
イスであることを特徴とする請求項１０に記載のマルチ
チップモジュール・アーキテクチャ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/638,414 US5625631A (en) | 1996-04-26 | 1996-04-26 | Pass through mode for multi-chip-module die |
| US08/638414 | 1996-04-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1048287A true JPH1048287A (ja) | 1998-02-20 |
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