JP3018578B2 - ジッタ吸収回路 - Google Patents
ジッタ吸収回路Info
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- JP3018578B2 JP3018578B2 JP3139857A JP13985791A JP3018578B2 JP 3018578 B2 JP3018578 B2 JP 3018578B2 JP 3139857 A JP3139857 A JP 3139857A JP 13985791 A JP13985791 A JP 13985791A JP 3018578 B2 JP3018578 B2 JP 3018578B2
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Description
【０００１】
【産業上の利用分野】本発明は、伝送装置にもちいるジ
ッタ吸収回路に関する。近年、伝送装置の各種網への接
続要求が高まっている。このため、様々な伝送装置が開
発されているが、各種網と接続するため各々の網間で生
じるジッタを吸収する必要がある。
ッタ吸収回路に関する。近年、伝送装置の各種網への接
続要求が高まっている。このため、様々な伝送装置が開
発されているが、各種網と接続するため各々の網間で生
じるジッタを吸収する必要がある。
【０００２】
【従来の技術】以下において、図４〜図８をもちいて従
来例を説明する。図４は回路図、図５〜図８はタイムチ
ャートである。
来例を説明する。図４は回路図、図５〜図８はタイムチ
ャートである。
【０００３】従来例のジッタ吸収回路は図４に示すよう
に、データ書き込みとデータ読みだしを例えば非同期で
行うエラステイックストア1a（以下、ＥＳ1aと称す）と
書き込みカウンタ２および読みだしカウンタ３により構
成されている。
に、データ書き込みとデータ読みだしを例えば非同期で
行うエラステイックストア1a（以下、ＥＳ1aと称す）と
書き込みカウンタ２および読みだしカウンタ３により構
成されている。
【０００４】図５〜図８に示すように、書き込みリセッ
トパルス（＊ＷＲ）を中心に、読みだしクロック（ＲＣ
Ｋ）の前後の６クロック（±３クロック）の間は、読み
だしリセットパルス（＊ＲＲ）が出力されないように読
みだし禁止期間が設定されている。尚、該禁止期間で読
みだしが行われる場合、図６〜図８に示すようにレベル
‘Ｌ’の禁止領域アラーム（ＰＣＯ）が送出される。
トパルス（＊ＷＲ）を中心に、読みだしクロック（ＲＣ
Ｋ）の前後の６クロック（±３クロック）の間は、読み
だしリセットパルス（＊ＲＲ）が出力されないように読
みだし禁止期間が設定されている。尚、該禁止期間で読
みだしが行われる場合、図６〜図８に示すようにレベル
‘Ｌ’の禁止領域アラーム（ＰＣＯ）が送出される。
【０００５】図５に示すように、ＰＣＯが‘Ｌ’の通常
の場合のＥＳ1aへの書き込みは、書き込みカウンタ２か
らの＊ＷＲが例えば‘Ｌ’となるタイミングを基準に、
書き込みクロック（ＷＣＫ）の立ち上がりエッジで、
ａ，ｂ，ｃ・・・順に入力データ（ＤI ）をＥＳ1aの内
部に書き込む。又、ＥＳ1aからの読みだしは、読みだし
カウンタ３からの＊ＲＲが例えば‘Ｌ’となるタイミン
グを基準に、該＊ＲＲから５ビット後れのＲＣＫの立ち
上がりエッジで、ａ，ｂ，ｃ・・・の順にＥＳ1aから出
力データ（ＤO ）を読みだす。
の場合のＥＳ1aへの書き込みは、書き込みカウンタ２か
らの＊ＷＲが例えば‘Ｌ’となるタイミングを基準に、
書き込みクロック（ＷＣＫ）の立ち上がりエッジで、
ａ，ｂ，ｃ・・・順に入力データ（ＤI ）をＥＳ1aの内
部に書き込む。又、ＥＳ1aからの読みだしは、読みだし
カウンタ３からの＊ＲＲが例えば‘Ｌ’となるタイミン
グを基準に、該＊ＲＲから５ビット後れのＲＣＫの立ち
上がりエッジで、ａ，ｂ，ｃ・・・の順にＥＳ1aから出
力データ（ＤO ）を読みだす。
【０００６】図６に示すように、＊ＷＲと＊ＲＲの間隔
が例えば２つのＲＣＫに隣接した時は、書き込み側は図
６（Ａ）に示すように、通常時と同じく＊ＷＲを基準に
ＷＣＫの立ち上がりエッジで叩き、ａ，ｂ，ｃ・・・の
順に入力データＤI を書き込む。
が例えば２つのＲＣＫに隣接した時は、書き込み側は図
６（Ａ）に示すように、通常時と同じく＊ＷＲを基準に
ＷＣＫの立ち上がりエッジで叩き、ａ，ｂ，ｃ・・・の
順に入力データＤI を書き込む。
【０００７】なお、読みだし側は図６（Ｂ）に示すよう
に、＊ＷＲと＊ＲＲが隣接したときに生じるＰＣＯアラ
ームは、該＊ＲＲから６クロック遅延して‘Ｈ’となる
ように発生し、通常時と同じくａ，ｂ，ｃ・・・の順に
出力データＤOの読みだしを行う。
に、＊ＷＲと＊ＲＲが隣接したときに生じるＰＣＯアラ
ームは、該＊ＲＲから６クロック遅延して‘Ｈ’となる
ように発生し、通常時と同じくａ，ｂ，ｃ・・・の順に
出力データＤOの読みだしを行う。
【０００８】図７はＰＣＯアラームが発生した後の動作
を示してある。この場合、書き込み側は図７（Ａ）に示
すように、通常時と同じく＊ＷＲを基準にＷＣＫの立ち
上がりエッジで叩き、ａ，ｂ，ｃ・・・の順に入力デー
タＤI を書き込む。
を示してある。この場合、書き込み側は図７（Ａ）に示
すように、通常時と同じく＊ＷＲを基準にＷＣＫの立ち
上がりエッジで叩き、ａ，ｂ，ｃ・・・の順に入力デー
タＤI を書き込む。
【０００９】なお、読みだし側は図７（Ｂ）に示すよう
に、＊ＷＲと＊ＲＲが隣接して生じたＰＣＯアラームに
よって＊ＲＲを発生させる読みだしカウンタ３のロード
値は変更されて＊ＲＲのパルス周期を変えるように動作
し、ａ，ｂ，ｃ・・・の順に出力データＤ0 の読みだし
を行う。
に、＊ＷＲと＊ＲＲが隣接して生じたＰＣＯアラームに
よって＊ＲＲを発生させる読みだしカウンタ３のロード
値は変更されて＊ＲＲのパルス周期を変えるように動作
し、ａ，ｂ，ｃ・・・の順に出力データＤ0 の読みだし
を行う。
【００１０】このロード値の変更は、図８に示すように
行われる。即ち、或るタイミングにおいて＊ＷＲと＊
ＲＲが図６（Ｂ）のように隣接したため、ＰＣＯが
‘Ｈ’に転じた場合は、＊ＲＲは次の＊ＷＲのタイミン
グにおいて読みだしカウンタ３のロード値は、ｔ0 →
ｔ1 →ｔ2 ・・とＰＣＯの‘Ｈ’の間を順次に変更し、
ＰＣＯが‘Ｌ’に復帰した後はパルス周期を元に戻す事
によって書き込み側と読みだし側のジッタ吸収を行う。
ＰＣＯが‘Ｌ’に復帰するのは、＊ＲＲ入力後６クロッ
ク目である。
行われる。即ち、或るタイミングにおいて＊ＷＲと＊
ＲＲが図６（Ｂ）のように隣接したため、ＰＣＯが
‘Ｈ’に転じた場合は、＊ＲＲは次の＊ＷＲのタイミン
グにおいて読みだしカウンタ３のロード値は、ｔ0 →
ｔ1 →ｔ2 ・・とＰＣＯの‘Ｈ’の間を順次に変更し、
ＰＣＯが‘Ｌ’に復帰した後はパルス周期を元に戻す事
によって書き込み側と読みだし側のジッタ吸収を行う。
ＰＣＯが‘Ｌ’に復帰するのは、＊ＲＲ入力後６クロッ
ク目である。
【００１１】しかしシステムの立ち上げ時は、クロック
のジッタに依存して書き込みの＊ＷＲと読みだしの＊Ｒ
Ｒが必ず隣接するため、この方法では必ずデータエラー
無しでジッタ吸収ができる保証がなく、何時データエラ
ーを起こすか分からなくなってくるようになる。
のジッタに依存して書き込みの＊ＷＲと読みだしの＊Ｒ
Ｒが必ず隣接するため、この方法では必ずデータエラー
無しでジッタ吸収ができる保証がなく、何時データエラ
ーを起こすか分からなくなってくるようになる。
【００１２】
【発明が解決しようとする課題】従って、従来例の回路
を用いてジッタ吸収を行うと、不確定時間後にデータエ
ラーを起こすという課題がある。
を用いてジッタ吸収を行うと、不確定時間後にデータエ
ラーを起こすという課題がある。
【００１３】本発明は、クロックのジッタに依存するこ
と無く常にデータエラー無しでジッタ吸収を行うことの
できる回路を提供することを目的とする。
と無く常にデータエラー無しでジッタ吸収を行うことの
できる回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するため
本発明では、メモリと、該メモリに対する書き込みカウ
ンタ及び読みだしカウンタと、読みだしカウンタ制御部
とを有するジッタ吸収回路であって、前記書き込みカウ
ンタは、書き込み用のクロックに応答して第１のパルス
列（書き込みリセットパルス、図２の(c) に対応）を生
成すると共に、該第１のパルス列の隣接パルス間の中央
部に対応する位置に第２のパルス列（監視信号、図２の
(d) に対応）を生成し、前記第１のパルス列により前記
メモリへの書き込みを制御し、前記第２のパルス列を前
記読みだしカウンタ制御部へ送出し、前記読みだしカウ
ンタ制御部は前記第２のパルス列から制御信号を発生さ
せ、該制御信号を読みだしカウンタに送出して、前記読
みだしカウンタは、前記制御信号と読みだし用のクロッ
クとを入力して生成した第３のパルス列（読みだしリセ
ットパルス、図２の(f) に対応）により前記メモリから
の読みだしを制御するように構成する。
本発明では、メモリと、該メモリに対する書き込みカウ
ンタ及び読みだしカウンタと、読みだしカウンタ制御部
とを有するジッタ吸収回路であって、前記書き込みカウ
ンタは、書き込み用のクロックに応答して第１のパルス
列（書き込みリセットパルス、図２の(c) に対応）を生
成すると共に、該第１のパルス列の隣接パルス間の中央
部に対応する位置に第２のパルス列（監視信号、図２の
(d) に対応）を生成し、前記第１のパルス列により前記
メモリへの書き込みを制御し、前記第２のパルス列を前
記読みだしカウンタ制御部へ送出し、前記読みだしカウ
ンタ制御部は前記第２のパルス列から制御信号を発生さ
せ、該制御信号を読みだしカウンタに送出して、前記読
みだしカウンタは、前記制御信号と読みだし用のクロッ
クとを入力して生成した第３のパルス列（読みだしリセ
ットパルス、図２の(f) に対応）により前記メモリから
の読みだしを制御するように構成する。
【００１５】
【作用】本発明では図１ないし図３に示す如く、読みだ
しカウンタ制御部４は書き込みカウンタ２が出力する第
２のパルス列（ｄ）を監視しており、リセットパルス
（ｇ）が発生してシステムが立ち上がった後、前記第２
のパルス列（ｄ）がメモリ１の書き込みリセットパルス
（ｃ）の位相（＊ＷＲ位相）の中間に生成されると、前
記読みだしカウンタ制御部４は読みだしカウンタ３に制
御信号（ｅ）を送出し、前記読みだしカウンタは書き込
みリセットパルス（ｃ）の中央でメモリ１の読みだしリ
セットパルス（ｆ）を発生させるようにしている。この
ため、書き込みカウンタ２と読みだしカウンタ３の位相
差が必ず保証されている。
しカウンタ制御部４は書き込みカウンタ２が出力する第
２のパルス列（ｄ）を監視しており、リセットパルス
（ｇ）が発生してシステムが立ち上がった後、前記第２
のパルス列（ｄ）がメモリ１の書き込みリセットパルス
（ｃ）の位相（＊ＷＲ位相）の中間に生成されると、前
記読みだしカウンタ制御部４は読みだしカウンタ３に制
御信号（ｅ）を送出し、前記読みだしカウンタは書き込
みリセットパルス（ｃ）の中央でメモリ１の読みだしリ
セットパルス（ｆ）を発生させるようにしている。この
ため、書き込みカウンタ２と読みだしカウンタ３の位相
差が必ず保証されている。
【００１６】従って、システムの立ち上げ時において、
クロックのジッタに関係なくデータエラーなしでジッタ
吸収を行うことができる。
クロックのジッタに関係なくデータエラーなしでジッタ
吸収を行うことができる。
【００１７】
【実施例】以下、図２と図３により本発明の実施例を詳
細に説明する。図２は回路図、図３は該回路のタイムチ
ャートである。
細に説明する。図２は回路図、図３は該回路のタイムチ
ャートである。
【００１８】図２において、1aはＥＳ、２は例えば16進
のカウンタ2aとＦＦ回路2bとＯＲゲート2c,2d およびイ
ンバータ2e,2f を備えた書き込みカウンタである。又、
３は例えば16進のカウンタ3aとインバータ3b,3c を備え
た読みだしカウンタである。そして４はＦＦ回路4aを備
えた読みだしカウンタ制御部である。
のカウンタ2aとＦＦ回路2bとＯＲゲート2c,2d およびイ
ンバータ2e,2f を備えた書き込みカウンタである。又、
３は例えば16進のカウンタ3aとインバータ3b,3c を備え
た読みだしカウンタである。そして４はＦＦ回路4aを備
えた読みだしカウンタ制御部である。
【００１９】図３において、（ａ）はカウンタ2aの反転
信号、（ｂ）はＦＦ回路2bの正極側信号、（ｃ）は書き
込みカウンタ２からの＊ＷＲ、（ｄ）は書き込みカウン
タ２からの監視信号である。なお、（ｅ）は読みだしカ
ウンタ制御部４からの制御信号、（ｆ）は読みだしカウ
ンタ３からの＊ＲＲである。又、（ｇ）はシステムの立
ち上げのためのリセットパルス（＊ＲＳＴ）である。そ
して、図２の回路符号は図４のそれに一致し記載されて
いる。
信号、（ｂ）はＦＦ回路2bの正極側信号、（ｃ）は書き
込みカウンタ２からの＊ＷＲ、（ｄ）は書き込みカウン
タ２からの監視信号である。なお、（ｅ）は読みだしカ
ウンタ制御部４からの制御信号、（ｆ）は読みだしカウ
ンタ３からの＊ＲＲである。又、（ｇ）はシステムの立
ち上げのためのリセットパルス（＊ＲＳＴ）である。そ
して、図２の回路符号は図４のそれに一致し記載されて
いる。
【００２０】図２において、カウンタ2aとインバータ2f
は、＊ＲＳＴをクリヤ信号（ＣＲ）とし且つ初期設定値
を１０００とした16進のカウンタを構成する。また同様
にカウンタ3aとインバータ3bは、信号（ｅ）をクリヤ信
号（ＣＲ）とし且つ初期設定値が００００の16進のカウ
ンタを構成する。
は、＊ＲＳＴをクリヤ信号（ＣＲ）とし且つ初期設定値
を１０００とした16進のカウンタを構成する。また同様
にカウンタ3aとインバータ3bは、信号（ｅ）をクリヤ信
号（ＣＲ）とし且つ初期設定値が００００の16進のカウ
ンタを構成する。
【００２１】図３（Ａ）に示すように、カウンタ2aは＊
ＲＳＴ（ｇ）でカウントクリヤし、書き込みクロックで
あるＷＣＫをインバータ2eにより反転したクロックにて
カウント動作を開始し、インバータ2fを通して反転信号
（ａ）を出力する。この信号（ａ）はＦＦ回路2bで１／
２分周されて正極側のＱ信号（ｂ）と負極側の＊Ｑ信号
が生成される。このＱ信号（ｂ）と信号（ａ）はＯＲゲ
ート2cにて論理和が取られて＊ＷＲが生成される。又、
信号（ａ）と＊Ｑ信号はＯＲゲート2cで論理和が取ら
れ、＊ＷＲ位相の中間に監視信号（ｄ）が生成される。
そして、この監視信号（ｄ）を読みだしカウンタ制御部
４のＦＦ回路4aのクロックとして加える。
ＲＳＴ（ｇ）でカウントクリヤし、書き込みクロックで
あるＷＣＫをインバータ2eにより反転したクロックにて
カウント動作を開始し、インバータ2fを通して反転信号
（ａ）を出力する。この信号（ａ）はＦＦ回路2bで１／
２分周されて正極側のＱ信号（ｂ）と負極側の＊Ｑ信号
が生成される。このＱ信号（ｂ）と信号（ａ）はＯＲゲ
ート2cにて論理和が取られて＊ＷＲが生成される。又、
信号（ａ）と＊Ｑ信号はＯＲゲート2cで論理和が取ら
れ、＊ＷＲ位相の中間に監視信号（ｄ）が生成される。
そして、この監視信号（ｄ）を読みだしカウンタ制御部
４のＦＦ回路4aのクロックとして加える。
【００２２】ＦＦ回路4aのデータ入力（Ｄ）は常に
‘Ｈ’にクランプされており、＊ＲＳＴ（ｇ）が‘Ｌ’
でクリヤされて準備動作に入り、＊ＲＳＴ（ｇ）が
‘Ｈ’になってから最初の監視信号（ｄ）が入力される
と読みだしカウンタ３のカウントクリヤを解除してカウ
ント動作を開始する信号（ｅ）を送出することによっ
て、読みだしカウンタ３は＊ＷＲ（ｃ）の中央において
ＥＳ1aに対する＊ＲＲを発生させる。
‘Ｈ’にクランプされており、＊ＲＳＴ（ｇ）が‘Ｌ’
でクリヤされて準備動作に入り、＊ＲＳＴ（ｇ）が
‘Ｈ’になってから最初の監視信号（ｄ）が入力される
と読みだしカウンタ３のカウントクリヤを解除してカウ
ント動作を開始する信号（ｅ）を送出することによっ
て、読みだしカウンタ３は＊ＷＲ（ｃ）の中央において
ＥＳ1aに対する＊ＲＲを発生させる。
【００２３】尚、図３（Ｂ）はタイミング、タイミン
グ、タイミングの期間を拡大して示したたものであ
り、タイミングは＊ＷＲによる書き込み動作を、尚タ
イミングは読みだしカウンタ３の＊ＲＲの読みだし開
始直後の動作を示す。そしてタイミングは、カウンタ
2aの出力にジッタが存在して＊ＷＲ上にジッタが現れた
場合の動作を示す。特にタイミングにおいては、書き
込みカウンタ２の監視信号（ｄ）にジッタは現れるが、
読みだしカウンタ制御部４のカウンタクリヤの解除動作
にはジッタは含まれなく、＊ＲＲ上にはジッタは含まれ
ない。
グ、タイミングの期間を拡大して示したたものであ
り、タイミングは＊ＷＲによる書き込み動作を、尚タ
イミングは読みだしカウンタ３の＊ＲＲの読みだし開
始直後の動作を示す。そしてタイミングは、カウンタ
2aの出力にジッタが存在して＊ＷＲ上にジッタが現れた
場合の動作を示す。特にタイミングにおいては、書き
込みカウンタ２の監視信号（ｄ）にジッタは現れるが、
読みだしカウンタ制御部４のカウンタクリヤの解除動作
にはジッタは含まれなく、＊ＲＲ上にはジッタは含まれ
ない。
【００２４】又、通常のＥＳ1aの書き込みと読みだしは
図６〜７の通りである。
図６〜７の通りである。
【００２５】
【発明の効果】以上の説明から明らかなように本発明に
よれば、ジッタを吸収する際にデータのエラーを一切発
生せず、伝送装置の性能向上に寄与する効果を奏する。
よれば、ジッタを吸収する際にデータのエラーを一切発
生せず、伝送装置の性能向上に寄与する効果を奏する。
【図１】 本発明の原理構成の回路図とタイムチャート
を示す図である。
を示す図である。
【図２】 本発明の一実施例の回路構成を示す図であ
る。
る。
【図３】 本発明の一実施例回路のタイムチャートであ
る。
る。
【図４】 従来の一実施例の回路構成を示す図である。
【図５】 従来の一実施例回路の第１のタイムチャート
を示す図である。
を示す図である。
【図６】 従来の一実施例回路の第２のタイムチャート
を示す図である。
を示す図である。
【図７】 従来の一実施例回路の第３のタイムチャート
を示す図である。
を示す図である。
【図８】 図６と図７の詳細動作のタイムチャートを示
す図である。
す図である。
１はメモリ ２は書き込みカウンタ ３は読みだしカウンタ ４は読みだしカウンタ制御部
Claims (1)
- 【請求項１】 メモリと、該メモリに対する書き込みカ
ウンタ及び読みだしカウンタと、読みだしカウンタ制御
部とを有するジッタ吸収回路であって、 前記書き込みカウンタは、書き込み用のクロックに応答
して第１のパルス列を生成すると共に、該第１のパルス
列の隣接パルス間の中央部に対応する位置に第２のパル
ス列を生成し、かつ、前記第１のパルス列により前記メ
モリへの書き込みを制御すると共に、前記第２のパルス
列を前記読みだしカウンタ制御部へ送出し、 前記読みだしカウンタ制御部は前記第２のパルス列から
制御信号を発生させ、 前記読みだしカウンタは、前記制御信号と読みだし用の
クロックとを入力して生成した第３のパルス列により前
記メモリからの読みだしを制御する ことを特徴とするジ
ッタ吸収回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3139857A JP3018578B2 (ja) | 1991-06-12 | 1991-06-12 | ジッタ吸収回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3139857A JP3018578B2 (ja) | 1991-06-12 | 1991-06-12 | ジッタ吸収回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04364622A JPH04364622A (ja) | 1992-12-17 |
| JP3018578B2 true JP3018578B2 (ja) | 2000-03-13 |
Family
ID=15255155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3139857A Expired - Fee Related JP3018578B2 (ja) | 1991-06-12 | 1991-06-12 | ジッタ吸収回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3018578B2 (ja) |
-
1991
- 1991-06-12 JP JP3139857A patent/JP3018578B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04364622A (ja) | 1992-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991130 |
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