JP3018578B2 - ジッタ吸収回路 - Google Patents
ジッタ吸収回路Info
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- JP3018578B2 JP3018578B2 JP3139857A JP13985791A JP3018578B2 JP 3018578 B2 JP3018578 B2 JP 3018578B2 JP 3139857 A JP3139857 A JP 3139857A JP 13985791 A JP13985791 A JP 13985791A JP 3018578 B2 JP3018578 B2 JP 3018578B2
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Description
【0001】
【産業上の利用分野】本発明は、伝送装置にもちいるジ
ッタ吸収回路に関する。近年、伝送装置の各種網への接
続要求が高まっている。このため、様々な伝送装置が開
発されているが、各種網と接続するため各々の網間で生
じるジッタを吸収する必要がある。
ッタ吸収回路に関する。近年、伝送装置の各種網への接
続要求が高まっている。このため、様々な伝送装置が開
発されているが、各種網と接続するため各々の網間で生
じるジッタを吸収する必要がある。
【0002】
【従来の技術】以下において、図4〜図8をもちいて従
来例を説明する。図4は回路図、図5〜図8はタイムチ
ャートである。
来例を説明する。図4は回路図、図5〜図8はタイムチ
ャートである。
【0003】従来例のジッタ吸収回路は図4に示すよう
に、データ書き込みとデータ読みだしを例えば非同期で
行うエラステイックストア1a(以下、ES1aと称す)と
書き込みカウンタ2および読みだしカウンタ3により構
成されている。
に、データ書き込みとデータ読みだしを例えば非同期で
行うエラステイックストア1a(以下、ES1aと称す)と
書き込みカウンタ2および読みだしカウンタ3により構
成されている。
【0004】図5〜図8に示すように、書き込みリセッ
トパルス(*WR)を中心に、読みだしクロック(RC
K)の前後の6クロック(±3クロック)の間は、読み
だしリセットパルス(*RR)が出力されないように読
みだし禁止期間が設定されている。尚、該禁止期間で読
みだしが行われる場合、図6〜図8に示すようにレベル
‘L’の禁止領域アラーム(PCO)が送出される。
トパルス(*WR)を中心に、読みだしクロック(RC
K)の前後の6クロック(±3クロック)の間は、読み
だしリセットパルス(*RR)が出力されないように読
みだし禁止期間が設定されている。尚、該禁止期間で読
みだしが行われる場合、図6〜図8に示すようにレベル
‘L’の禁止領域アラーム(PCO)が送出される。
【0005】図5に示すように、PCOが‘L’の通常
の場合のES1aへの書き込みは、書き込みカウンタ2か
らの*WRが例えば‘L’となるタイミングを基準に、
書き込みクロック(WCK)の立ち上がりエッジで、
a,b,c・・・順に入力データ(DI )をES1aの内
部に書き込む。又、ES1aからの読みだしは、読みだし
カウンタ3からの*RRが例えば‘L’となるタイミン
グを基準に、該*RRから5ビット後れのRCKの立ち
上がりエッジで、a,b,c・・・の順にES1aから出
力データ(DO )を読みだす。
の場合のES1aへの書き込みは、書き込みカウンタ2か
らの*WRが例えば‘L’となるタイミングを基準に、
書き込みクロック(WCK)の立ち上がりエッジで、
a,b,c・・・順に入力データ(DI )をES1aの内
部に書き込む。又、ES1aからの読みだしは、読みだし
カウンタ3からの*RRが例えば‘L’となるタイミン
グを基準に、該*RRから5ビット後れのRCKの立ち
上がりエッジで、a,b,c・・・の順にES1aから出
力データ(DO )を読みだす。
【0006】図6に示すように、*WRと*RRの間隔
が例えば2つのRCKに隣接した時は、書き込み側は図
6(A)に示すように、通常時と同じく*WRを基準に
WCKの立ち上がりエッジで叩き、a,b,c・・・の
順に入力データDI を書き込む。
が例えば2つのRCKに隣接した時は、書き込み側は図
6(A)に示すように、通常時と同じく*WRを基準に
WCKの立ち上がりエッジで叩き、a,b,c・・・の
順に入力データDI を書き込む。
【0007】なお、読みだし側は図6(B)に示すよう
に、*WRと*RRが隣接したときに生じるPCOアラ
ームは、該*RRから6クロック遅延して‘H’となる
ように発生し、通常時と同じくa,b,c・・・の順に
出力データDOの読みだしを行う。
に、*WRと*RRが隣接したときに生じるPCOアラ
ームは、該*RRから6クロック遅延して‘H’となる
ように発生し、通常時と同じくa,b,c・・・の順に
出力データDOの読みだしを行う。
【0008】図7はPCOアラームが発生した後の動作
を示してある。この場合、書き込み側は図7(A)に示
すように、通常時と同じく*WRを基準にWCKの立ち
上がりエッジで叩き、a,b,c・・・の順に入力デー
タDI を書き込む。
を示してある。この場合、書き込み側は図7(A)に示
すように、通常時と同じく*WRを基準にWCKの立ち
上がりエッジで叩き、a,b,c・・・の順に入力デー
タDI を書き込む。
【0009】なお、読みだし側は図7(B)に示すよう
に、*WRと*RRが隣接して生じたPCOアラームに
よって*RRを発生させる読みだしカウンタ3のロード
値は変更されて*RRのパルス周期を変えるように動作
し、a,b,c・・・の順に出力データD0 の読みだし
を行う。
に、*WRと*RRが隣接して生じたPCOアラームに
よって*RRを発生させる読みだしカウンタ3のロード
値は変更されて*RRのパルス周期を変えるように動作
し、a,b,c・・・の順に出力データD0 の読みだし
を行う。
【0010】このロード値の変更は、図8に示すように
行われる。即ち、或るタイミングにおいて*WRと*
RRが図6(B)のように隣接したため、PCOが
‘H’に転じた場合は、*RRは次の*WRのタイミン
グにおいて読みだしカウンタ3のロード値は、t0 →
t1 →t2 ・・とPCOの‘H’の間を順次に変更し、
PCOが‘L’に復帰した後はパルス周期を元に戻す事
によって書き込み側と読みだし側のジッタ吸収を行う。
PCOが‘L’に復帰するのは、*RR入力後6クロッ
ク目である。
行われる。即ち、或るタイミングにおいて*WRと*
RRが図6(B)のように隣接したため、PCOが
‘H’に転じた場合は、*RRは次の*WRのタイミン
グにおいて読みだしカウンタ3のロード値は、t0 →
t1 →t2 ・・とPCOの‘H’の間を順次に変更し、
PCOが‘L’に復帰した後はパルス周期を元に戻す事
によって書き込み側と読みだし側のジッタ吸収を行う。
PCOが‘L’に復帰するのは、*RR入力後6クロッ
ク目である。
【0011】しかしシステムの立ち上げ時は、クロック
のジッタに依存して書き込みの*WRと読みだしの*R
Rが必ず隣接するため、この方法では必ずデータエラー
無しでジッタ吸収ができる保証がなく、何時データエラ
ーを起こすか分からなくなってくるようになる。
のジッタに依存して書き込みの*WRと読みだしの*R
Rが必ず隣接するため、この方法では必ずデータエラー
無しでジッタ吸収ができる保証がなく、何時データエラ
ーを起こすか分からなくなってくるようになる。
【0012】
【発明が解決しようとする課題】従って、従来例の回路
を用いてジッタ吸収を行うと、不確定時間後にデータエ
ラーを起こすという課題がある。
を用いてジッタ吸収を行うと、不確定時間後にデータエ
ラーを起こすという課題がある。
【0013】本発明は、クロックのジッタに依存するこ
と無く常にデータエラー無しでジッタ吸収を行うことの
できる回路を提供することを目的とする。
と無く常にデータエラー無しでジッタ吸収を行うことの
できる回路を提供することを目的とする。
【0014】
【課題を解決するための手段】上記目的を達成するため
本発明では、メモリと、該メモリに対する書き込みカウ
ンタ及び読みだしカウンタと、読みだしカウンタ制御部
とを有するジッタ吸収回路であって、前記書き込みカウ
ンタは、書き込み用のクロックに応答して第1のパルス
列(書き込みリセットパルス、図2の(c) に対応)を生
成すると共に、該第1のパルス列の隣接パルス間の中央
部に対応する位置に第2のパルス列(監視信号、図2の
(d) に対応)を生成し、前記第1のパルス列により前記
メモリへの書き込みを制御し、前記第2のパルス列を前
記読みだしカウンタ制御部へ送出し、前記読みだしカウ
ンタ制御部は前記第2のパルス列から制御信号を発生さ
せ、該制御信号を読みだしカウンタに送出して、前記読
みだしカウンタは、前記制御信号と読みだし用のクロッ
クとを入力して生成した第3のパルス列(読みだしリセ
ットパルス、図2の(f) に対応)により前記メモリから
の読みだしを制御するように構成する。
本発明では、メモリと、該メモリに対する書き込みカウ
ンタ及び読みだしカウンタと、読みだしカウンタ制御部
とを有するジッタ吸収回路であって、前記書き込みカウ
ンタは、書き込み用のクロックに応答して第1のパルス
列(書き込みリセットパルス、図2の(c) に対応)を生
成すると共に、該第1のパルス列の隣接パルス間の中央
部に対応する位置に第2のパルス列(監視信号、図2の
(d) に対応)を生成し、前記第1のパルス列により前記
メモリへの書き込みを制御し、前記第2のパルス列を前
記読みだしカウンタ制御部へ送出し、前記読みだしカウ
ンタ制御部は前記第2のパルス列から制御信号を発生さ
せ、該制御信号を読みだしカウンタに送出して、前記読
みだしカウンタは、前記制御信号と読みだし用のクロッ
クとを入力して生成した第3のパルス列(読みだしリセ
ットパルス、図2の(f) に対応)により前記メモリから
の読みだしを制御するように構成する。
【0015】
【作用】本発明では図1ないし図3に示す如く、読みだ
しカウンタ制御部4は書き込みカウンタ2が出力する第
2のパルス列(d)を監視しており、リセットパルス
(g)が発生してシステムが立ち上がった後、前記第2
のパルス列(d)がメモリ1の書き込みリセットパルス
(c)の位相(*WR位相)の中間に生成されると、前
記読みだしカウンタ制御部4は読みだしカウンタ3に制
御信号(e)を送出し、前記読みだしカウンタは書き込
みリセットパルス(c)の中央でメモリ1の読みだしリ
セットパルス(f)を発生させるようにしている。この
ため、書き込みカウンタ2と読みだしカウンタ3の位相
差が必ず保証されている。
しカウンタ制御部4は書き込みカウンタ2が出力する第
2のパルス列(d)を監視しており、リセットパルス
(g)が発生してシステムが立ち上がった後、前記第2
のパルス列(d)がメモリ1の書き込みリセットパルス
(c)の位相(*WR位相)の中間に生成されると、前
記読みだしカウンタ制御部4は読みだしカウンタ3に制
御信号(e)を送出し、前記読みだしカウンタは書き込
みリセットパルス(c)の中央でメモリ1の読みだしリ
セットパルス(f)を発生させるようにしている。この
ため、書き込みカウンタ2と読みだしカウンタ3の位相
差が必ず保証されている。
【0016】従って、システムの立ち上げ時において、
クロックのジッタに関係なくデータエラーなしでジッタ
吸収を行うことができる。
クロックのジッタに関係なくデータエラーなしでジッタ
吸収を行うことができる。
【0017】
【実施例】以下、図2と図3により本発明の実施例を詳
細に説明する。図2は回路図、図3は該回路のタイムチ
ャートである。
細に説明する。図2は回路図、図3は該回路のタイムチ
ャートである。
【0018】図2において、1aはES、2は例えば16進
のカウンタ2aとFF回路2bとORゲート2c,2d およびイ
ンバータ2e,2f を備えた書き込みカウンタである。又、
3は例えば16進のカウンタ3aとインバータ3b,3c を備え
た読みだしカウンタである。そして4はFF回路4aを備
えた読みだしカウンタ制御部である。
のカウンタ2aとFF回路2bとORゲート2c,2d およびイ
ンバータ2e,2f を備えた書き込みカウンタである。又、
3は例えば16進のカウンタ3aとインバータ3b,3c を備え
た読みだしカウンタである。そして4はFF回路4aを備
えた読みだしカウンタ制御部である。
【0019】図3において、(a)はカウンタ2aの反転
信号、(b)はFF回路2bの正極側信号、(c)は書き
込みカウンタ2からの*WR、(d)は書き込みカウン
タ2からの監視信号である。なお、(e)は読みだしカ
ウンタ制御部4からの制御信号、(f)は読みだしカウ
ンタ3からの*RRである。又、(g)はシステムの立
ち上げのためのリセットパルス(*RST)である。そ
して、図2の回路符号は図4のそれに一致し記載されて
いる。
信号、(b)はFF回路2bの正極側信号、(c)は書き
込みカウンタ2からの*WR、(d)は書き込みカウン
タ2からの監視信号である。なお、(e)は読みだしカ
ウンタ制御部4からの制御信号、(f)は読みだしカウ
ンタ3からの*RRである。又、(g)はシステムの立
ち上げのためのリセットパルス(*RST)である。そ
して、図2の回路符号は図4のそれに一致し記載されて
いる。
【0020】図2において、カウンタ2aとインバータ2f
は、*RSTをクリヤ信号(CR)とし且つ初期設定値
を1000とした16進のカウンタを構成する。また同様
にカウンタ3aとインバータ3bは、信号(e)をクリヤ信
号(CR)とし且つ初期設定値が0000の16進のカウ
ンタを構成する。
は、*RSTをクリヤ信号(CR)とし且つ初期設定値
を1000とした16進のカウンタを構成する。また同様
にカウンタ3aとインバータ3bは、信号(e)をクリヤ信
号(CR)とし且つ初期設定値が0000の16進のカウ
ンタを構成する。
【0021】図3(A)に示すように、カウンタ2aは*
RST(g)でカウントクリヤし、書き込みクロックで
あるWCKをインバータ2eにより反転したクロックにて
カウント動作を開始し、インバータ2fを通して反転信号
(a)を出力する。この信号(a)はFF回路2bで1/
2分周されて正極側のQ信号(b)と負極側の*Q信号
が生成される。このQ信号(b)と信号(a)はORゲ
ート2cにて論理和が取られて*WRが生成される。又、
信号(a)と*Q信号はORゲート2cで論理和が取ら
れ、*WR位相の中間に監視信号(d)が生成される。
そして、この監視信号(d)を読みだしカウンタ制御部
4のFF回路4aのクロックとして加える。
RST(g)でカウントクリヤし、書き込みクロックで
あるWCKをインバータ2eにより反転したクロックにて
カウント動作を開始し、インバータ2fを通して反転信号
(a)を出力する。この信号(a)はFF回路2bで1/
2分周されて正極側のQ信号(b)と負極側の*Q信号
が生成される。このQ信号(b)と信号(a)はORゲ
ート2cにて論理和が取られて*WRが生成される。又、
信号(a)と*Q信号はORゲート2cで論理和が取ら
れ、*WR位相の中間に監視信号(d)が生成される。
そして、この監視信号(d)を読みだしカウンタ制御部
4のFF回路4aのクロックとして加える。
【0022】FF回路4aのデータ入力(D)は常に
‘H’にクランプされており、*RST(g)が‘L’
でクリヤされて準備動作に入り、*RST(g)が
‘H’になってから最初の監視信号(d)が入力される
と読みだしカウンタ3のカウントクリヤを解除してカウ
ント動作を開始する信号(e)を送出することによっ
て、読みだしカウンタ3は*WR(c)の中央において
ES1aに対する*RRを発生させる。
‘H’にクランプされており、*RST(g)が‘L’
でクリヤされて準備動作に入り、*RST(g)が
‘H’になってから最初の監視信号(d)が入力される
と読みだしカウンタ3のカウントクリヤを解除してカウ
ント動作を開始する信号(e)を送出することによっ
て、読みだしカウンタ3は*WR(c)の中央において
ES1aに対する*RRを発生させる。
【0023】尚、図3(B)はタイミング、タイミン
グ、タイミングの期間を拡大して示したたものであ
り、タイミングは*WRによる書き込み動作を、尚タ
イミングは読みだしカウンタ3の*RRの読みだし開
始直後の動作を示す。そしてタイミングは、カウンタ
2aの出力にジッタが存在して*WR上にジッタが現れた
場合の動作を示す。特にタイミングにおいては、書き
込みカウンタ2の監視信号(d)にジッタは現れるが、
読みだしカウンタ制御部4のカウンタクリヤの解除動作
にはジッタは含まれなく、*RR上にはジッタは含まれ
ない。
グ、タイミングの期間を拡大して示したたものであ
り、タイミングは*WRによる書き込み動作を、尚タ
イミングは読みだしカウンタ3の*RRの読みだし開
始直後の動作を示す。そしてタイミングは、カウンタ
2aの出力にジッタが存在して*WR上にジッタが現れた
場合の動作を示す。特にタイミングにおいては、書き
込みカウンタ2の監視信号(d)にジッタは現れるが、
読みだしカウンタ制御部4のカウンタクリヤの解除動作
にはジッタは含まれなく、*RR上にはジッタは含まれ
ない。
【0024】又、通常のES1aの書き込みと読みだしは
図6〜7の通りである。
図6〜7の通りである。
【0025】
【発明の効果】以上の説明から明らかなように本発明に
よれば、ジッタを吸収する際にデータのエラーを一切発
生せず、伝送装置の性能向上に寄与する効果を奏する。
よれば、ジッタを吸収する際にデータのエラーを一切発
生せず、伝送装置の性能向上に寄与する効果を奏する。
【図1】 本発明の原理構成の回路図とタイムチャート
を示す図である。
を示す図である。
【図2】 本発明の一実施例の回路構成を示す図であ
る。
る。
【図3】 本発明の一実施例回路のタイムチャートであ
る。
る。
【図4】 従来の一実施例の回路構成を示す図である。
【図5】 従来の一実施例回路の第1のタイムチャート
を示す図である。
を示す図である。
【図6】 従来の一実施例回路の第2のタイムチャート
を示す図である。
を示す図である。
【図7】 従来の一実施例回路の第3のタイムチャート
を示す図である。
を示す図である。
【図8】 図6と図7の詳細動作のタイムチャートを示
す図である。
す図である。
1はメモリ 2は書き込みカウンタ 3は読みだしカウンタ 4は読みだしカウンタ制御部
Claims (1)
- 【請求項1】 メモリと、該メモリに対する書き込みカ
ウンタ及び読みだしカウンタと、読みだしカウンタ制御
部とを有するジッタ吸収回路であって、 前記書き込みカウンタは、書き込み用のクロックに応答
して第1のパルス列を生成すると共に、該第1のパルス
列の隣接パルス間の中央部に対応する位置に第2のパル
ス列を生成し、かつ、前記第1のパルス列により前記メ
モリへの書き込みを制御すると共に、前記第2のパルス
列を前記読みだしカウンタ制御部へ送出し、 前記読みだしカウンタ制御部は前記第2のパルス列から
制御信号を発生させ、 前記読みだしカウンタは、前記制御信号と読みだし用の
クロックとを入力して生成した第3のパルス列により前
記メモリからの読みだしを制御する ことを特徴とするジ
ッタ吸収回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3139857A JP3018578B2 (ja) | 1991-06-12 | 1991-06-12 | ジッタ吸収回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3139857A JP3018578B2 (ja) | 1991-06-12 | 1991-06-12 | ジッタ吸収回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04364622A JPH04364622A (ja) | 1992-12-17 |
JP3018578B2 true JP3018578B2 (ja) | 2000-03-13 |
Family
ID=15255155
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3139857A Expired - Fee Related JP3018578B2 (ja) | 1991-06-12 | 1991-06-12 | ジッタ吸収回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3018578B2 (ja) |
-
1991
- 1991-06-12 JP JP3139857A patent/JP3018578B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04364622A (ja) | 1992-12-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991130 |
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