JP3011998B2 - 等倍センサ - Google Patents
等倍センサInfo
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- JP3011998B2 JP3011998B2 JP2319919A JP31991990A JP3011998B2 JP 3011998 B2 JP3011998 B2 JP 3011998B2 JP 2319919 A JP2319919 A JP 2319919A JP 31991990 A JP31991990 A JP 31991990A JP 3011998 B2 JP3011998 B2 JP 3011998B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ファクシミリ装置、イメージスキャナ装置
等に使用され原稿に記載された情報を読み取る等倍セン
サに関する。
等に使用され原稿に記載された情報を読み取る等倍セン
サに関する。
［従来の技術］ 従来のマルチチップ型の等倍センサを構成するセンサ
集積回路（以下ICと記す）の一単位の回路は以下に示す
構成を有する。即ち、第４図に示すように、コレクタ端
子が共通の電源VDDに接続され、コレクタ，ベース間に
コンデンサが接続される64個のNPN型のフォトトランジ
スタ１ないし64のそれぞれのエミッタ端子が、Ｎチャン
ネルのトランジスタSB1ないしSB64のそれぞれのドレイ
ンに接続される。又、トランジスタSB1ないしSB64のそ
れぞれのゲートには、65個の直列接続されたフリップフ
ロップ回路FF1ないしFF64のそれぞれのＱ端子が接続さ
れ、トランジスタSB1ないしSB64のそれぞれのソースは
共通のセンサ出力端子（以下SIG端子と記す）に接続さ
れる。尚、第１番目のフリップフロップ回路FF1のＤ端
子はスタートパルス（以下SIと記す）端子が接続され、
このSI端子にはSI信号が供給され、フリップフロップ回
路FF1ないし65はクロック（以下CKと記す）信号に同期
して順次次段のフリップフロップ回路へSI信号を送出す
る。そして第65番目のフリップフロップ回路FF65のＱ端
子はSO端子に接続される。
集積回路（以下ICと記す）の一単位の回路は以下に示す
構成を有する。即ち、第４図に示すように、コレクタ端
子が共通の電源VDDに接続され、コレクタ，ベース間に
コンデンサが接続される64個のNPN型のフォトトランジ
スタ１ないし64のそれぞれのエミッタ端子が、Ｎチャン
ネルのトランジスタSB1ないしSB64のそれぞれのドレイ
ンに接続される。又、トランジスタSB1ないしSB64のそ
れぞれのゲートには、65個の直列接続されたフリップフ
ロップ回路FF1ないしFF64のそれぞれのＱ端子が接続さ
れ、トランジスタSB1ないしSB64のそれぞれのソースは
共通のセンサ出力端子（以下SIG端子と記す）に接続さ
れる。尚、第１番目のフリップフロップ回路FF1のＤ端
子はスタートパルス（以下SIと記す）端子が接続され、
このSI端子にはSI信号が供給され、フリップフロップ回
路FF1ないし65はクロック（以下CKと記す）信号に同期
して順次次段のフリップフロップ回路へSI信号を送出す
る。そして第65番目のフリップフロップ回路FF65のＱ端
子はSO端子に接続される。
A4サイズの等倍センサにおいては、上記のように構成
されるセンサICは、第５図に示すようにセンサICIない
しセンサIC27に示すように27個直列に並べられ、各セン
サICのSO端子が次段のセンサICのSI端子に接続され、
又、各SIG端子は共通のSIG端子105に接続される。又、
センサIC1のSI端子はSI信号が供給されるSI端子100に接
続され、各センサICのCK端子にはCK信号が供給されるCK
端子101が接続される。
されるセンサICは、第５図に示すようにセンサICIない
しセンサIC27に示すように27個直列に並べられ、各セン
サICのSO端子が次段のセンサICのSI端子に接続され、
又、各SIG端子は共通のSIG端子105に接続される。又、
センサIC1のSI端子はSI信号が供給されるSI端子100に接
続され、各センサICのCK端子にはCK信号が供給されるCK
端子101が接続される。
このように構成される従来の等倍センサの動作を第６
図を参照し以下に説明する。
図を参照し以下に説明する。
上記の等倍センサには、図内ではＴラインと記載して
いる読取周期毎にSI信号が供給され、又、CK信号に同期
してフリップフロップ回路FF1ないし65が順次Ｑ端子を
介して信号を送出するのでトランジスタSB1ないしSB64
が順次オン状態となりフォトトランジスタ１ないし64の
信号が順次SIG端子105に出力される。例えば時刻t1に入
力されたCK信号によりフリップフロップFF1のＱ端子を
介して出力信号がトランジスタSB1のゲートに送出さ
れ、時刻t2ないしt3に示すようにフォトトランジスタ１
の信号がトランジスタSB1を介してSIG端子105に出力さ
れる。次に時刻t3に入力されたCK信号によりフリップフ
ロップFF2のＱ端子を介して出力信号がトランジスタSB2
のゲートに送出され、時刻t4ないしt5に示すようにフォ
トトランジスタ２の信号がトランジスタSB2を介してSIG
端子105に出力される。上述したように１センサICに64
個のフォトトランジスタが設けられ27個のセンサICが存
在することにより、等倍センサ全体ではSIG信号が1728
（＝64×27）ビット時系列的に出力される。
いる読取周期毎にSI信号が供給され、又、CK信号に同期
してフリップフロップ回路FF1ないし65が順次Ｑ端子を
介して信号を送出するのでトランジスタSB1ないしSB64
が順次オン状態となりフォトトランジスタ１ないし64の
信号が順次SIG端子105に出力される。例えば時刻t1に入
力されたCK信号によりフリップフロップFF1のＱ端子を
介して出力信号がトランジスタSB1のゲートに送出さ
れ、時刻t2ないしt3に示すようにフォトトランジスタ１
の信号がトランジスタSB1を介してSIG端子105に出力さ
れる。次に時刻t3に入力されたCK信号によりフリップフ
ロップFF2のＱ端子を介して出力信号がトランジスタSB2
のゲートに送出され、時刻t4ないしt5に示すようにフォ
トトランジスタ２の信号がトランジスタSB2を介してSIG
端子105に出力される。上述したように１センサICに64
個のフォトトランジスタが設けられ27個のセンサICが存
在することにより、等倍センサ全体ではSIG信号が1728
（＝64×27）ビット時系列的に出力される。
［発明が解決しようとする課題］ ところが、上述したセンサICで8dpm（ドット/mm）の
等倍センサを構成した場合、読取速度は１ビット当たり
約１μｓ（＝1MHz）が限界である。このようなセンサIC
を使用し、2368ビット存在するA3サイズの等倍センサを
製作すると、１ライン当たりの読取時間は、最も速くと
も約2.5ms（＝１μｓ×2368ビット）要することにな
る。この時間はG IIIタイプのファクシミリ装置の場合
には充分であるが、G IVタイプのファクシミリ装置では
1ms/ラインという仕様を満足しなければならなので不充
分である。よって従来のセンサICを高速仕様の読取装置
に使用する場合には、センサICの応答性を除いた部分で
装置の工夫を要し、従来のセンサICは高速仕様の読取装
置には不適当であるという問題点がある。
等倍センサを構成した場合、読取速度は１ビット当たり
約１μｓ（＝1MHz）が限界である。このようなセンサIC
を使用し、2368ビット存在するA3サイズの等倍センサを
製作すると、１ライン当たりの読取時間は、最も速くと
も約2.5ms（＝１μｓ×2368ビット）要することにな
る。この時間はG IIIタイプのファクシミリ装置の場合
には充分であるが、G IVタイプのファクシミリ装置では
1ms/ラインという仕様を満足しなければならなので不充
分である。よって従来のセンサICを高速仕様の読取装置
に使用する場合には、センサICの応答性を除いた部分で
装置の工夫を要し、従来のセンサICは高速仕様の読取装
置には不適当であるという問題点がある。
本発明はこのような問題点を解決するためになされた
もので、高速仕様の読取装置に適合する等倍センサを提
供することを目的とする。
もので、高速仕様の読取装置に適合する等倍センサを提
供することを目的とする。
［課題を解決するための手段］ 本発明は、原稿に記載された情報を読み取る複数の読
取部と、当該読取部にて読み取られた情報を当該読取部
より順次送出させる駆動部とを備えたセンサ部を一次元
的に複数個配列したマルチチップ型の等倍センサにおい
て、 一次元的に複数個配列される上記センサ部を同数で複
数の上記センサ部毎に複数のブロックに区分し各上記ブ
ロック区分内では上記センサ部を直列接続し全ての上記
ブロックに属する全てのセンサ部に同一の駆動信号を供
給することで各上記ブロック毎に各上記ブロック内の一
つの上記センサ部より各上記ブロックから同時に上記情
報が送出され、それぞれの上記ブロックから同時に送出
された各上記情報はシステムクロック信号にてサンプリ
ングされ上記各ブロックの出力信号に分別されることを
特徴とする。
取部と、当該読取部にて読み取られた情報を当該読取部
より順次送出させる駆動部とを備えたセンサ部を一次元
的に複数個配列したマルチチップ型の等倍センサにおい
て、 一次元的に複数個配列される上記センサ部を同数で複
数の上記センサ部毎に複数のブロックに区分し各上記ブ
ロック区分内では上記センサ部を直列接続し全ての上記
ブロックに属する全てのセンサ部に同一の駆動信号を供
給することで各上記ブロック毎に各上記ブロック内の一
つの上記センサ部より各上記ブロックから同時に上記情
報が送出され、それぞれの上記ブロックから同時に送出
された各上記情報はシステムクロック信号にてサンプリ
ングされ上記各ブロックの出力信号に分別されることを
特徴とする。
［作用］ このように構成することで、すべてのセンサ部は一次
元的に配列されているが複数ブロックに区分され、同一
の駆動信号に同期して各ブロック毎に独立して情報の読
み取りが行なわれ、又、読み取られた情報は同時に各ブ
ロックに属するセンサ部より送出される。よってすべて
のセンサ部を複数のブロックに区分することは、例えば
１ラインの情報の読み取りが複数に区分されて行なわ
れ、各区分毎から同時に読取情報が送出されることとな
り、区分なく１ラインの情報を読み取るのに比べ高速に
読み取りができるように作用する。
元的に配列されているが複数ブロックに区分され、同一
の駆動信号に同期して各ブロック毎に独立して情報の読
み取りが行なわれ、又、読み取られた情報は同時に各ブ
ロックに属するセンサ部より送出される。よってすべて
のセンサ部を複数のブロックに区分することは、例えば
１ラインの情報の読み取りが複数に区分されて行なわ
れ、各区分毎から同時に読取情報が送出されることとな
り、区分なく１ラインの情報を読み取るのに比べ高速に
読み取りができるように作用する。
［実施例］ 本発明の等倍センサの一実施例を示す第１図におい
て、第５図と同じ構成部分については同じ符号を付して
いる。又、１個のセンサICの構成は第４図に示すもの同
じであり、等倍センサ全体では27個のセンサICが並べら
れている。
て、第５図と同じ構成部分については同じ符号を付して
いる。又、１個のセンサICの構成は第４図に示すもの同
じであり、等倍センサ全体では27個のセンサICが並べら
れている。
本実施例の等倍センサでは、27個のセンサIC1ないし2
7を９個づつ３つのブロックに分け、センサIC1ないし９
をブロックＩ、センサIC10ないし18をブロックII、セン
サIC19ないし27をブロックIIIとする。そして各ブロッ
ク内に含まれるセンサIC間ではSO端子とSI端子とが接続
される。例えばブロックＩにおいて、センサIC1のSO端
子はセンサIC2のSI端子に接続され、センサIC2のSO端子
はセンサIC3のSI端子に接続される。但し、センサIC9の
SO端子はいづれにも接続されない。他のブロックII及び
IIIにおいても同様の構成を取る。尚、各ブロックの
内、先頭に位置する、センサIC1、センサIC10、センサI
C19のSI端子は、上述したSI信号が供給されるSI端子100
に接続され、すべてのセンサIC1ないし27のCK端子はCK
信号が供給されるようにCK端子101に接続される。又、
ブロックＩに属するセンサIC1ないし９のそれぞれSIG端
子は共通してSIG I端子102に接続され、ブロックIIに属
するセンサIC10ないし18のそれぞれのSIG端子は共通し
てSIG II端子103に接続され、ブロックIIIに属するセン
サIC19ないし27のそれぞれのSIG端子は共通してSIG III
端子104に接続される。
7を９個づつ３つのブロックに分け、センサIC1ないし９
をブロックＩ、センサIC10ないし18をブロックII、セン
サIC19ないし27をブロックIIIとする。そして各ブロッ
ク内に含まれるセンサIC間ではSO端子とSI端子とが接続
される。例えばブロックＩにおいて、センサIC1のSO端
子はセンサIC2のSI端子に接続され、センサIC2のSO端子
はセンサIC3のSI端子に接続される。但し、センサIC9の
SO端子はいづれにも接続されない。他のブロックII及び
IIIにおいても同様の構成を取る。尚、各ブロックの
内、先頭に位置する、センサIC1、センサIC10、センサI
C19のSI端子は、上述したSI信号が供給されるSI端子100
に接続され、すべてのセンサIC1ないし27のCK端子はCK
信号が供給されるようにCK端子101に接続される。又、
ブロックＩに属するセンサIC1ないし９のそれぞれSIG端
子は共通してSIG I端子102に接続され、ブロックIIに属
するセンサIC10ないし18のそれぞれのSIG端子は共通し
てSIG II端子103に接続され、ブロックIIIに属するセン
サIC19ないし27のそれぞれのSIG端子は共通してSIG III
端子104に接続される。
このように構成される本実施例の等倍センサの動作を
第１図ないし第３図を参照し以下に説明する。
第１図ないし第３図を参照し以下に説明する。
各センサIC1ないし27は、上述した従来のセンサICと
同様の動作を行うので説明を省略する。したがって、読
取周期毎にSI端子100にSI信号が供給されることで、各
ブロックＩないしIIIのそれぞれが独立して同時に読み
取りを開始する。尚、CK信号は各ブロックＩないしIII
に属するすべてのセンサIC1ないし27に同時に同一の信
号が供給されるので、第２図に示すように例えば時刻t2
ないしt3において各ブロックＩないしIIIの先頭のセン
サIC1、10、19のSIG端子よりそれぞれのSIG信号が送出
される。即ち、ブロックＩのセンサIC1はSIG I端子102
へSIG I信号を送出し、ブロックIIのセンサIC10はSIG I
I端子103へSIG II信号を送出し、ブロックIIIのセンサI
C19はSIG III端子104へSIG III信号を送出する。以下順
次CK信号に同期して各ブロックＩないしIIIに属する該
当するセンサICよりSIG信号が送出される。尚、等倍セ
ンサは上述したように３ブロックに区分されているの
で、１ライン1728ビットの内、ブロックＩでは１から57
6ビットまでを読み取り、ブロックIIでは577ビットから
1152ビットまでを読み取り、ブロックIIIでは1153ビッ
トから1728ビットまでを読み取る。以上の説明より明ら
かなように本実施例の等倍センサでは同時刻にSIG Iな
いしSIG III信号の３つのSIG信号が送出されることな
る。よってこれらのSIG信号は以下に示す方法にて分離
し認識される。
同様の動作を行うので説明を省略する。したがって、読
取周期毎にSI端子100にSI信号が供給されることで、各
ブロックＩないしIIIのそれぞれが独立して同時に読み
取りを開始する。尚、CK信号は各ブロックＩないしIII
に属するすべてのセンサIC1ないし27に同時に同一の信
号が供給されるので、第２図に示すように例えば時刻t2
ないしt3において各ブロックＩないしIIIの先頭のセン
サIC1、10、19のSIG端子よりそれぞれのSIG信号が送出
される。即ち、ブロックＩのセンサIC1はSIG I端子102
へSIG I信号を送出し、ブロックIIのセンサIC10はSIG I
I端子103へSIG II信号を送出し、ブロックIIIのセンサI
C19はSIG III端子104へSIG III信号を送出する。以下順
次CK信号に同期して各ブロックＩないしIIIに属する該
当するセンサICよりSIG信号が送出される。尚、等倍セ
ンサは上述したように３ブロックに区分されているの
で、１ライン1728ビットの内、ブロックＩでは１から57
6ビットまでを読み取り、ブロックIIでは577ビットから
1152ビットまでを読み取り、ブロックIIIでは1153ビッ
トから1728ビットまでを読み取る。以上の説明より明ら
かなように本実施例の等倍センサでは同時刻にSIG Iな
いしSIG III信号の３つのSIG信号が送出されることな
る。よってこれらのSIG信号は以下に示す方法にて分離
し認識される。
１画素の読取時間は１クロック信号の周期であり上述
した従来の場合と同様に１μｓとすると、第３図に示す
ようにセンサICのSIG信号の出力レベルが90％となる飽
和状態にSIG信号出力が達してから同信号出力がリセッ
トされるまでには約270nsの安定時間が存在する。等倍
センサに使用しているCK信号とは異なる、本等倍センサ
が設けられた例えばファクシミリ装置側のクロック信号
（以下機器側クロック信号という）が12MHzであるとす
ると、センサICのSIG信号出力が安定してからリセット
されるまでの上記270μｓの時間は機器側クロック信号
の周期で３周期分の時間に相当する。よって、この機器
側クロック信号に同期して動作するサンプラーを使用
し、機器側クロック信号の上記３周期分の第１の周期の
信号の立上りアにてSIG I信号をサンプリングし、第２
の周期の信号の立上りイにてSIG II信号をサンプリング
し、第３の周期の信号の立上りウにてSIG III信号をサ
ンプリングする。そしてサンプリングしたこれらの信号
をマルチプレクサ等にて選択し、その後の信号処理を行
う。
した従来の場合と同様に１μｓとすると、第３図に示す
ようにセンサICのSIG信号の出力レベルが90％となる飽
和状態にSIG信号出力が達してから同信号出力がリセッ
トされるまでには約270nsの安定時間が存在する。等倍
センサに使用しているCK信号とは異なる、本等倍センサ
が設けられた例えばファクシミリ装置側のクロック信号
（以下機器側クロック信号という）が12MHzであるとす
ると、センサICのSIG信号出力が安定してからリセット
されるまでの上記270μｓの時間は機器側クロック信号
の周期で３周期分の時間に相当する。よって、この機器
側クロック信号に同期して動作するサンプラーを使用
し、機器側クロック信号の上記３周期分の第１の周期の
信号の立上りアにてSIG I信号をサンプリングし、第２
の周期の信号の立上りイにてSIG II信号をサンプリング
し、第３の周期の信号の立上りウにてSIG III信号をサ
ンプリングする。そしてサンプリングしたこれらの信号
をマルチプレクサ等にて選択し、その後の信号処理を行
う。
このように構成することで、本実施例では配列される
センサICを３ブロックに区分したことより１ラインを読
み取るのに要する時間は従来の1/3になり、本実施例の
等倍センサにて例えば上述した１ラインが2368ビットか
らなるA3サイズの等倍センサを構成した場合、１ライン
当たりの読取時間が、従来約2.5msを要しているのが1/3
の時間の約0.8msとなり、高速仕様のG IVタイプのファ
クシミリ装置における１ライン当たり1msの読取時間を
満足することができる。よって本実施例の等倍センサは
高速仕様の読取装置に適合することができる。
センサICを３ブロックに区分したことより１ラインを読
み取るのに要する時間は従来の1/3になり、本実施例の
等倍センサにて例えば上述した１ラインが2368ビットか
らなるA3サイズの等倍センサを構成した場合、１ライン
当たりの読取時間が、従来約2.5msを要しているのが1/3
の時間の約0.8msとなり、高速仕様のG IVタイプのファ
クシミリ装置における１ライン当たり1msの読取時間を
満足することができる。よって本実施例の等倍センサは
高速仕様の読取装置に適合することができる。
［発明の効果］ 以上詳述したように本発明によれば、一次元的に配列
されるセンサ部を複数のブロックに区分し各ブロックよ
り同時に情報が送出されることより、例えば１ラインの
情報を読み取る場合、１ラインの情報をそのまま左から
右に読み取るのに要する時間に比べ、１ラインを区分し
読み取る方が短時間で行うことができる。よって高速仕
様の読取装置に適合した等倍センサを提供することがで
きる。
されるセンサ部を複数のブロックに区分し各ブロックよ
り同時に情報が送出されることより、例えば１ラインの
情報を読み取る場合、１ラインの情報をそのまま左から
右に読み取るのに要する時間に比べ、１ラインを区分し
読み取る方が短時間で行うことができる。よって高速仕
様の読取装置に適合した等倍センサを提供することがで
きる。
第１図は本発明の等倍センサの一実施例における構成を
示す図、第２図及び第３図は第１図に示す等倍センサの
動作を示すタイムチャート、第４図は等倍センサを構成
するセンサICの構成を示す図、第５図は従来の等倍セン
サの構成を示す図、第６図は従来の等倍センサの動作を
示すタイムチャートである。 102……SIG I端子、103……SIG II端子、104……SIG II
I端子。
示す図、第２図及び第３図は第１図に示す等倍センサの
動作を示すタイムチャート、第４図は等倍センサを構成
するセンサICの構成を示す図、第５図は従来の等倍セン
サの構成を示す図、第６図は従来の等倍センサの動作を
示すタイムチャートである。 102……SIG I端子、103……SIG II端子、104……SIG II
I端子。
Claims (1)
- 【請求項１】原稿に記載された情報を読み取る複数の読
取部と、当該読取部にて読み取られた情報を当該読取部
より順次送出させる駆動部とを備えたセンサ部を一次元
的に複数個配列したマルチチップ型の等倍センサにおい
て、 一次元的に複数個配列される上記センサ部を同数で複数
の上記センサ部毎に複数のブロックに区分し各上記ブロ
ック区分内では上記センサ部を直列接続し全ての上記ブ
ロックに属する全てのセンサ部に同一の駆動信号を供給
することで各上記ブロック毎に各上記ブロック内の一つ
の上記センサ部より各上記ブロックから同時に上記情報
が送出され、それぞれの上記ブロックから同時に送出さ
れた各上記情報はシステムクロック信号にてサンプリン
グされ上記各ブロックの出力信号に分別されることを特
徴とする等倍センサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2319919A JP3011998B2 (ja) | 1990-11-21 | 1990-11-21 | 等倍センサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2319919A JP3011998B2 (ja) | 1990-11-21 | 1990-11-21 | 等倍センサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04188940A JPH04188940A (ja) | 1992-07-07 |
| JP3011998B2 true JP3011998B2 (ja) | 2000-02-21 |
Family
ID=18115697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2319919A Expired - Fee Related JP3011998B2 (ja) | 1990-11-21 | 1990-11-21 | 等倍センサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3011998B2 (ja) |
-
1990
- 1990-11-21 JP JP2319919A patent/JP3011998B2/ja not_active Expired - Fee Related
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|---|---|
| JPH04188940A (ja) | 1992-07-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071210 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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