JP2984131B2 - 処理システム - Google Patents
処理システムInfo
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- JP2984131B2 JP2984131B2 JP4026585A JP2658592A JP2984131B2 JP 2984131 B2 JP2984131 B2 JP 2984131B2 JP 4026585 A JP4026585 A JP 4026585A JP 2658592 A JP2658592 A JP 2658592A JP 2984131 B2 JP2984131 B2 JP 2984131B2
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- power
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Description
メモリを有する処理システムに関するものである。
ータを、バッテリでバックアップされているメモリに格
納するか、あるいは、電源をOFFする前に、内部メモ
リに記憶されている文字列データを外部記憶装置にコピ
ーして外部記憶装置に保存する方法がとられていた。
データをバッテリによりバックアップされているメモリ
に格納する方法を採用した場合、バッテリを必要とする
上、使用される消費電力の少ない高価なメモリ、例え
ば、スタティックRAMによりコストが上がるという問
題点があった。
されている文字列データを外部記憶装置にコピーして外
部記憶装置に保存する方法を採用した場合は、電源をO
FFする前に、コピー操作をしなければならないので非
常に煩わしかった。文字列データを外部記憶装置に保存
する前に電源スイッチをOFFした場合、文字列データ
が消去されるという問題点があった。
決し、内部メモリに格納したデータの保存を確実に行う
ことができる処理システムを提供することにある。
るため、本発明は、データを記憶するデータ記憶手段
と、前記データ記憶手段に記憶されているデータが更新
されたか否かを示す情報を記憶する更新記憶手段と、電
源のオンまたはオフを指示する指示手段と、外部記憶装
置へデータの書込みが可能か否かを判定する記憶可否判
定手段と、前記指示手段により電源オフが指示された場
合に、前記更新記憶手段が更新されたことを示し、か
つ、前記記憶可否判定手段によりデータの書込みが可能
と判定された場合は、前記データ記憶手段に記憶された
データを前記外部記憶装置へ転送し、前記更新記憶手段
が更新されたことを示す情報を示しているが、前記記憶
可否判定手段によりデータの書込みが可能でないと判定
された場合は、その旨を報知する制御手段とを備えたこ
とを特徴とする。
指示手段により電源オフが指示された場合に、更新記憶
手段が更新されたことを示し、かつ、記憶可否判定手段
によりデータの書込みが可能と判定された場合に、デー
タ記憶手段に記憶されたデータを制御手段により外部記
憶装置へ転送し、更新記憶手段が更新されたことを示す
情報を示しているが、記憶可否判定手段によりデータの
書込みが可能でないと判定された場合に、制御手段によ
りその旨を報知する。
に説明する。
バイスに電力を供給するものである。14は電源1から
各デバイスに電力を供給するための電源線である。2は
メインスイッチで、電源1をON/OFFする際に操作
するものである。
制御プログラムや、キャラクタのイメージデータ等が記
憶されている。3はマイクロプロセッサ形態のCPU
で、ROM8に記憶されている制御プログラムに従っ
て、文字処理に必要な制御をおこなっている。
データを記憶する文字メモリ91、文字メモリ91の内
容に変更があったか否かを指示するエディットフラグ9
2、その他の記憶領域93がある。
る。4はキーボートで、FDD装置6に対して保存を指
示する保存キー、読み取りを指示する読み取りキー、そ
の他の文字処理を実施するためのキーが装備されてい
る。5は表示器で、メッセージや、文字処理に必要な表
示を行うためのものである。7はブザーで、警告音を発
するものである。
U3に対してメインスイッチ2のON/OFFの状態を
表す制御信号である。PONはCPU3から電源1に対
し、電源ONを指示するための制御信号である。
す。111は整流器で、交流を整流するものである。1
12はDC/DCコンバータで、整流器111の直流出
力電圧をさらに各デバイスに対応する電源(ロジック電
力LP、アナログ電力AP)電圧に変換するものであ
る。113は発振回路で、DC/DCコンバータ112
を、メインスイッチ2がONか、あるいは制御信号PO
NのレベルがHIGHレベルの場合のみ発振させ、それ
以外の場合は、発振を停止させるものである。発振回路
113が発振している時のみ、DC/DCコンバータ1
12からロジック電力LP、アナログ電力APが供給さ
れている。
で、1次側(AC高電圧)、2次側を分離するためのも
のである。
プログラムの一例を示すフローチャートである。
号\SWINTがHIGHレベルになり、同時に、ロジ
ック電力LPが出力される。
号によりCPU3が初期化され、リセットが解除され、
ついで、CPU3により制御信号PONがHIGHレベ
ルにされる(図4参照)。ステップS2にてキー入力が
あると、キー入力に応じて、ステップS3,S6,S8
に移行する。
は、ステップS8に移行し、ステップS8にてFD読取
処理を行い、ステップS9にてエディットフラグをOF
Fにする。また、保存キーが操作された場合、ステップ
S6に移行し、ステップS6にてFD保存処理を行い、
ステップS7にてエディットフラグをOFFにする。
キー以外のキーである場合は、ステップS3に移行し、
ステップS3にてキー入力に応じて文字処理を行う。そ
して、ステップS4にて、文字データの更新の有無(テ
キストエディット)を調べ、調べた結果、更新がない場
合は、ステップS2に戻る。他方、文字データの更新が
あった場合は、ステップS5に移行し、ステップS5に
てエディットフラグをONし、ステップS2に戻る。
チャートである。
ットし(この状態では、メインスイッチ2がOFFにな
るだけで、電源1は遮断されていない)、エディットフ
ラグをOFFにし、ステップS52にて、FDの有無を
チェックしたり、FD内のデータの検索を行う。そし
て、ステップS53にて退避文章の有無をチェックし、
チェックした結果、退避文章がある場合は、退避文章の
処理を行い、他方、退避文章がない場合は、退避文章の
読み取りを行い、本処理を終了する。
場合に実行される制御プログラムの一例を示すフローチ
ャートである。
御信号\SWINTのレベルがLOWレベルになり、C
PU3に割り込みが発生する(図4参照)。
ON、OFFをチェックし、チェックした結果、ONの
場合は、ステップS62に移行し、FDD装置6にFD
が装填されている否かを調べる。調べた結果、FDがな
い場合は、ステップS64に移行し、再度、電源1がO
Nか、あるいはOFFかを判定する。判定した結果、電
源1がONである場合は、割り込み処理を終了して元の
処理に戻る。他方、ステップS64にて判定した結果、
電源1がOFFである場合は、ステップS65にて、ブ
ザー7を鳴らしてFDが挿入されていないことを警告
し、ステップS66にて、1秒間の待機状態に移る。つ
いで、1秒経過後、待ちカウントを1だけカウントアッ
プする。そして、ステップS67にて、待ちカウントが
10か否かを判定し、否定判定の場合は、ステップS6
2に戻り、以後、待ちカウントが10になるまで、ステ
ップS62〜ステップS67を繰り返す。
なわち、10秒経過後、ステップS68に移行し、制御
信号PONのレベルをLOWレベルにし(図4参照)、
ステップS69にて、CPU3が異常動作をしないよう
に停止処理する。その後、電源1を遮断する。
定した結果、FDが装填されている場合は、ステップS
63にて、文字メモリ91に記憶されている退避文章を
FDにコピーし、ステップS68に移行する。
データの保存無しに電源のオフが指示された場合、デー
タが保存可能か否かの判定を行い、データの保存が可能
なときはデータの保存を行い、データの保存が可能でな
いときはその旨の報知を行うことにより、データの確実
な保存と、更新されたデータが保存できる状態でないこ
とを知らせることができる。さらに、データの書込みが
可能でない旨を報知した後に、所定時間経過後に電源を
オフにするので、報知した状態がそのまま続くことな
く、確実に電源をオフにすることができる。
る。
の一例を示すフローチャートである。
ャートである。
ある。
される制御プログラムの一例を示すフローチャートであ
る。
Claims (4)
- 【請求項1】 データを記憶するデータ記憶手段と、 前記データ記憶手段に記憶されているデータが更新され
たか否かを示す情報を記憶する更新記憶手段と、 電源のオンまたはオフを指示する指示手段と、 外部記憶装置へデータの書込みが可能か否かを判定する
記憶可否判定手段と、 前記指示手段により電源オフが指示された場合に、前記
更新記憶手段が更新されたことを示し、かつ、前記記憶
可否判定手段によりデータの書込みが可能と判定された
場合は、前記データ記憶手段に記憶されたデータを前記
外部記憶装置へ転送し、前記更新記憶手段が更新された
ことを示す情報を示しているが、前記記憶可否判定手段
によりデータの書込みが可能でないと判定された場合
は、その旨を報知する制御手段とを備えたことを特徴と
する処理システム。 - 【請求項2】 請求項1において、前記制御手段により
データの転送が終了した後に電源をオフにする電源オフ
手段をさらに備えたことを特徴とする処理システム。 - 【請求項3】 請求項2において、 前記記憶可否判定手段によりデータの書込みが可能でな
いと判定された場合に、前記電源オフ手段による電源オ
フを所定時間だけ遅延する遅延手段をさらに有し、 前記遅延手段による電源オフの遅延中に前記記憶可否判
定手段により外部記憶装置へのデータの書込みが可能と
判定された場合に、前記データ記憶手段に記憶されたデ
ータを、前記制御手段により前記外部記憶装置へ転送し
た後に、前記電源オフ手段により電源をオフにし、前記
遅延手段による電源オフの遅延中に前記記憶可否判定手
段により外部記憶装置へのデータの書込みが可能でない
と判定された場合に、前記データ記憶手段に記憶された
データを、前記制御手段により前記外部記憶装置へ転送
することなく、前記電源オフ手段により電源をオフにす
ることを特徴とする処理システム。 - 【請求項4】 請求項3において、前記制御手段は、前
記遅延手段による電源オフの遅延中に、前記指示手段に
より電源のオンが指示された場合、前記電源オフ手段に
よる電源のオフを行わないことを特徴とする処理システ
ム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4026585A JP2984131B2 (ja) | 1992-02-13 | 1992-02-13 | 処理システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4026585A JP2984131B2 (ja) | 1992-02-13 | 1992-02-13 | 処理システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05224781A JPH05224781A (ja) | 1993-09-03 |
JP2984131B2 true JP2984131B2 (ja) | 1999-11-29 |
Family
ID=12197628
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4026585A Expired - Fee Related JP2984131B2 (ja) | 1992-02-13 | 1992-02-13 | 処理システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2984131B2 (ja) |
-
1992
- 1992-02-13 JP JP4026585A patent/JP2984131B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05224781A (ja) | 1993-09-03 |
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