JP2970976B2 - 低周波数発振器を利用した高解像度ビデオ信号処理装置 - Google Patents
低周波数発振器を利用した高解像度ビデオ信号処理装置Info
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- JP2970976B2 JP2970976B2 JP4342510A JP34251092A JP2970976B2 JP 2970976 B2 JP2970976 B2 JP 2970976B2 JP 4342510 A JP4342510 A JP 4342510A JP 34251092 A JP34251092 A JP 34251092A JP 2970976 B2 JP2970976 B2 JP 2970976B2
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- clock
- video
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
-
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- Signal Processing (AREA)
- Controls And Circuits For Display Device (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Television Signal Processing For Recording (AREA)
Description
【０００１】
【産業上の利用分野】本発明は低周波数発振器を利用し
て高解像度のビテオ信号を処理する高解像度ビデオ信号
処理装置に関する。
て高解像度のビテオ信号を処理する高解像度ビデオ信号
処理装置に関する。
【０００２】
【従来の技術】図１は従来の高解像度ビデオ信号処理装
置の構成図であって、１はＣＲＴＣ（陰極線管コントロ
ーラ）、２はビデオメモリ、３はシフトレジスター、４
は発振器（ＯＳＣ）、５はカウンター、６はモニターを
夫々示す。従来の高解像度ビデオ信号処理装置は、図１
に示す通り、ＣＲＴＣ１、多数のビデオメモリ２、シフ
トレジスター３、ＯＳＣ４及びカウンター５で構成され
る。
置の構成図であって、１はＣＲＴＣ（陰極線管コントロ
ーラ）、２はビデオメモリ、３はシフトレジスター、４
は発振器（ＯＳＣ）、５はカウンター、６はモニターを
夫々示す。従来の高解像度ビデオ信号処理装置は、図１
に示す通り、ＣＲＴＣ１、多数のビデオメモリ２、シフ
トレジスター３、ＯＳＣ４及びカウンター５で構成され
る。
【０００３】上記ＣＲＴＣ１はモニター６から入力され
る垂直同期信号(Vsync) と水平同期信号(Hsync) を入力
としてローアドレス（ＲＡ０乃至ＲＡｎ）とメモリアド
レス（ＭＡ０乃至ＭＡｎ）を上記ビデオメモリ２に出力
する。ローアドレス（ＲＡ０乃至ＲＡｎ）は上記カウン
ター５から入力されるクロック（ＣＣＬＫ）に従って一
つのロー当たりの画素を構成するスキャンラインの数が
カウントされ、上記メモリアドレス（ＭＡ０乃至ＭＡ
ｎ）も上記クロック（ＣＣＬＫ）に従ってカウントされ
る。即ち、一つの文字は４０ドット×３２スキャンライ
ンで構成されるため、１画面に表示できる最大文字数は
３２×３２、即ち１０２４字である。従って、１０２４
字を表示できるメモリアドレス（ＭＡ０乃至ＭＡｎ）は
毎水平同期信号(Hsync) 周期毎に１０２４字を表示でき
るようにカウントされなければならない。従って、上記
ＣＲＴＣ１のメモリアドレス（ＭＡ０乃至ＭＡｎ）とロ
ーアドレス（ＲＡ０乃至ＲＡｎ）に応じて上記ビデオメ
モリ２に書き込まれたデータはビデオメモリデータ出力
端子（Ｄ０乃至Ｄｎ）を通じて並列に上記シフトレジス
ター３で毎クロック毎にロードされ、毎ドットクロック
周期毎に並列ストリームビデオデータが直列ストリーム
ビデオデータに変換されてモニター６に出力される。従
って、１２８０×１０２４の高解像度を得るためには、
シフトレジスター３のクロック入力端にそれに相応する
高周波クロックを供給しなければならない。
る垂直同期信号(Vsync) と水平同期信号(Hsync) を入力
としてローアドレス（ＲＡ０乃至ＲＡｎ）とメモリアド
レス（ＭＡ０乃至ＭＡｎ）を上記ビデオメモリ２に出力
する。ローアドレス（ＲＡ０乃至ＲＡｎ）は上記カウン
ター５から入力されるクロック（ＣＣＬＫ）に従って一
つのロー当たりの画素を構成するスキャンラインの数が
カウントされ、上記メモリアドレス（ＭＡ０乃至ＭＡ
ｎ）も上記クロック（ＣＣＬＫ）に従ってカウントされ
る。即ち、一つの文字は４０ドット×３２スキャンライ
ンで構成されるため、１画面に表示できる最大文字数は
３２×３２、即ち１０２４字である。従って、１０２４
字を表示できるメモリアドレス（ＭＡ０乃至ＭＡｎ）は
毎水平同期信号(Hsync) 周期毎に１０２４字を表示でき
るようにカウントされなければならない。従って、上記
ＣＲＴＣ１のメモリアドレス（ＭＡ０乃至ＭＡｎ）とロ
ーアドレス（ＲＡ０乃至ＲＡｎ）に応じて上記ビデオメ
モリ２に書き込まれたデータはビデオメモリデータ出力
端子（Ｄ０乃至Ｄｎ）を通じて並列に上記シフトレジス
ター３で毎クロック毎にロードされ、毎ドットクロック
周期毎に並列ストリームビデオデータが直列ストリーム
ビデオデータに変換されてモニター６に出力される。従
って、１２８０×１０２４の高解像度を得るためには、
シフトレジスター３のクロック入力端にそれに相応する
高周波クロックを供給しなければならない。
【０００４】
【発明が解決しようとする課題】従って、高解像度ビデ
オ信号を得るためには、解像度に応じて高い周波数の発
振回路が必要である。即ち、１２８０ドット×１０２４
スキャンラインの場合、１００乃至１２０ＭＨｚ程度の
高周波発振回路が要求され、解像度が高くなる程要求さ
れる周波数が大きくなる。
オ信号を得るためには、解像度に応じて高い周波数の発
振回路が必要である。即ち、１２８０ドット×１０２４
スキャンラインの場合、１００乃至１２０ＭＨｚ程度の
高周波発振回路が要求され、解像度が高くなる程要求さ
れる周波数が大きくなる。
【０００５】更に、上記発振周波数が高くなるに応じて
早い速度で処理できる周辺装置が必要であるのみなら
ず、不要電磁波の発生により問題が生じる。
早い速度で処理できる周辺装置が必要であるのみなら
ず、不要電磁波の発生により問題が生じる。
【０００６】
【課題を解決するための手段】上記問題点を改善するた
めに案出した本発明は、低周波発振器を利用してアクセ
ス時間が遅い装置を用いることができ、高解像度でディ
スプレーできるようにする高解像度ビデオ信号処理装置
を提供することにその目的がある。上記目的を達成する
ために本発明はＣＲＴＣを含み構成され、低周波数を利
用して高解像度のビデオ信号を処理する高解像度ビデオ
信号処理装置において、上記ＣＲＴＣに連結されて上記
ＣＲＴＣにクロックを供給し、ロード (LOAD) クロック
を発生するディバイドカウンター手段と、上記ディバイ
ドカウンター手段に連結されて上記ディバイドカウンタ
ー手段にクロックを供給し、ドットクロックを発生する
発振手段と、上記ＣＲＴＣに連結されて二つの部分に分
れたビデオ信号中イーブン (even) ビデオ信号をメモリ
するイーブンビデオメモリ手段と、上記ＣＲＴＣに連結
されて二つの部分に分れたビデオ信号中オッド(odd) ビ
デオ信号をメモリするオッドビデオメモリ手段と、上記
イーブンビデオメモリ手段とディバイドカウンター手段
とＯＳＣに連結されて上記イーブンビデオメモリ手段か
ら入力されるイーブンビデオ信号を上記ＯＳＣから入力
されるドットクロックに応じて直列に変換する第１シフ
トレジスター手段と、上記ＯＳＣに連結されて上記ＯＳ
Ｃから出力されるドットクロックを反転させ、反転され
たドットクロックを発生する反転手段と、上記オッドビ
デオメモリ手段とディバイドカウンター手段と反転手段
に連結されて上記オッドビデオメモリ手段から入力され
るオッドビデオ信号を上記反転手段から出力される反転
されたドットクロックに応じて直列に変換する第２シフ
トレジスター手段と、上記第１及び第２シフトレジスタ
ー手段に連結されて、上記第１及び第２シフトレジスタ
ー手段から出力される直列ビデオ信号を論理和演算して
モニター２０に出力するＯＲゲートとで構成されること
を特徴とする。
めに案出した本発明は、低周波発振器を利用してアクセ
ス時間が遅い装置を用いることができ、高解像度でディ
スプレーできるようにする高解像度ビデオ信号処理装置
を提供することにその目的がある。上記目的を達成する
ために本発明はＣＲＴＣを含み構成され、低周波数を利
用して高解像度のビデオ信号を処理する高解像度ビデオ
信号処理装置において、上記ＣＲＴＣに連結されて上記
ＣＲＴＣにクロックを供給し、ロード (LOAD) クロック
を発生するディバイドカウンター手段と、上記ディバイ
ドカウンター手段に連結されて上記ディバイドカウンタ
ー手段にクロックを供給し、ドットクロックを発生する
発振手段と、上記ＣＲＴＣに連結されて二つの部分に分
れたビデオ信号中イーブン (even) ビデオ信号をメモリ
するイーブンビデオメモリ手段と、上記ＣＲＴＣに連結
されて二つの部分に分れたビデオ信号中オッド(odd) ビ
デオ信号をメモリするオッドビデオメモリ手段と、上記
イーブンビデオメモリ手段とディバイドカウンター手段
とＯＳＣに連結されて上記イーブンビデオメモリ手段か
ら入力されるイーブンビデオ信号を上記ＯＳＣから入力
されるドットクロックに応じて直列に変換する第１シフ
トレジスター手段と、上記ＯＳＣに連結されて上記ＯＳ
Ｃから出力されるドットクロックを反転させ、反転され
たドットクロックを発生する反転手段と、上記オッドビ
デオメモリ手段とディバイドカウンター手段と反転手段
に連結されて上記オッドビデオメモリ手段から入力され
るオッドビデオ信号を上記反転手段から出力される反転
されたドットクロックに応じて直列に変換する第２シフ
トレジスター手段と、上記第１及び第２シフトレジスタ
ー手段に連結されて、上記第１及び第２シフトレジスタ
ー手段から出力される直列ビデオ信号を論理和演算して
モニター２０に出力するＯＲゲートとで構成されること
を特徴とする。
【０００７】
【実施例】以下、添付した図面を参照して本発明の一実
施例を詳細に説明する。図２は本発明による高解像度ビ
デオ信号処理装置の構成図であって、１１はＣＲＴＣ、
１２はイーブンビデオＲＡＭ、１３，１５はシフトレジ
スター、１４はオッドビデオＲＡＭ、１６はディバイド
カウンター、１７はＯＳＣ、１８はインバーター、１９
はＯＲゲート、２０はモニターを夫々示す。
施例を詳細に説明する。図２は本発明による高解像度ビ
デオ信号処理装置の構成図であって、１１はＣＲＴＣ、
１２はイーブンビデオＲＡＭ、１３，１５はシフトレジ
スター、１４はオッドビデオＲＡＭ、１６はディバイド
カウンター、１７はＯＳＣ、１８はインバーター、１９
はＯＲゲート、２０はモニターを夫々示す。
【０００８】本発明による高解像度ビデオ信号処理装置
は、図２に示す通り、ＣＲＴＣ１１、イーブンビデオＲ
ＡＭ１２、シフトレジスター１３，１５、オッドビデオ
ＲＡＭ１４、ディバイドカウンター１６、ＯＳＣ１７、
インバーター１８、及びＯＲゲート１９で構成される。
上記ＯＳＣ１７はドットクロックＴｄ及びロードクロッ
クＬＤを発生させるためのクロックを発生し、上記ディ
バイドカウンター１６は上記ＯＳＣ１７から発生された
クロックを利用して文字クロックＣＣＬＫ* とロードク
ロックＬＤ* を発生する。
は、図２に示す通り、ＣＲＴＣ１１、イーブンビデオＲ
ＡＭ１２、シフトレジスター１３，１５、オッドビデオ
ＲＡＭ１４、ディバイドカウンター１６、ＯＳＣ１７、
インバーター１８、及びＯＲゲート１９で構成される。
上記ＯＳＣ１７はドットクロックＴｄ及びロードクロッ
クＬＤを発生させるためのクロックを発生し、上記ディ
バイドカウンター１６は上記ＯＳＣ１７から発生された
クロックを利用して文字クロックＣＣＬＫ* とロードク
ロックＬＤ* を発生する。
【０００９】上記ＣＲＴＣ１１は上記ディバイドカウン
ター１６から文字クロックＣＣＬＫ * を受けてモニター
２０から水平同期信号(Hsync) と垂直同期信号(Vsync)
を受けてメモリアドレス信号（ＭＡ０乃至ＭＡｎ）とロ
ーアドレス信号（ＲＡ０乃至ＲＡｎ）を発生して、上記
イーブンビデオＲＡＭ１２とオッドビデオＲＡＭ１４に
出力する。
ター１６から文字クロックＣＣＬＫ * を受けてモニター
２０から水平同期信号(Hsync) と垂直同期信号(Vsync)
を受けてメモリアドレス信号（ＭＡ０乃至ＭＡｎ）とロ
ーアドレス信号（ＲＡ０乃至ＲＡｎ）を発生して、上記
イーブンビデオＲＡＭ１２とオッドビデオＲＡＭ１４に
出力する。
【００１０】上記イーブンビデオＲＡＭ１２はイーブン
及びオッドに分けてメモリしたビデオ信号中イーブンビ
デオ信号をメモリしており、上記ＣＲＴＣ１１から出力
されるメモリアドレス信号（ＭＡ０乃至ＭＡｎ）とロー
アドレス信号（ＲＡ０乃至ＲＡｎ）に応じて該当イーブ
ンビデオ信号を上記シフトレジスター１３に出力する。
及びオッドに分けてメモリしたビデオ信号中イーブンビ
デオ信号をメモリしており、上記ＣＲＴＣ１１から出力
されるメモリアドレス信号（ＭＡ０乃至ＭＡｎ）とロー
アドレス信号（ＲＡ０乃至ＲＡｎ）に応じて該当イーブ
ンビデオ信号を上記シフトレジスター１３に出力する。
【００１１】上記オッドビデオＲＡＭ１４は上記ビデオ
信号中オッドビデオ信号をメモリしており、上記ＣＲＴ
Ｃ１１から出力されるメモリアドレス信号（ＭＡ０乃至
ＭＡｎ）とローアドレス信号（ＲＡ０乃至ＲＡｎ）に応
じて該当オッドビデオ信号を上記シフトレジスター１５
に出力する。上記シフトレジスター１３は上記ディバイ
ドカウンター１６からロードクロックＬＤ* を受けて上
記ＯＳＣ１７からドットクロックＴｄを受けて上記クロ
ック信号ＬＤ* ，Ｔｄに応じて直列に変換して上記ＯＲ
ゲート１９に出力する。
信号中オッドビデオ信号をメモリしており、上記ＣＲＴ
Ｃ１１から出力されるメモリアドレス信号（ＭＡ０乃至
ＭＡｎ）とローアドレス信号（ＲＡ０乃至ＲＡｎ）に応
じて該当オッドビデオ信号を上記シフトレジスター１５
に出力する。上記シフトレジスター１３は上記ディバイ
ドカウンター１６からロードクロックＬＤ* を受けて上
記ＯＳＣ１７からドットクロックＴｄを受けて上記クロ
ック信号ＬＤ* ，Ｔｄに応じて直列に変換して上記ＯＲ
ゲート１９に出力する。
【００１２】上記シフトレジスター１５は上記ディバイ
ドカウンター１６からロードクロックＬＤ* を受けて上
記ＯＳＣ１７から出力されるドットクロックＴｄを上記
インバーター１８を通じて反転させ、反転されたドット
クロックＴｄ* を受けて上記クロック信号ＬＤ* ，Ｔｄ
* に応じて直列に変換して上記ＯＲゲート１９に出力す
る。
ドカウンター１６からロードクロックＬＤ* を受けて上
記ＯＳＣ１７から出力されるドットクロックＴｄを上記
インバーター１８を通じて反転させ、反転されたドット
クロックＴｄ* を受けて上記クロック信号ＬＤ* ，Ｔｄ
* に応じて直列に変換して上記ＯＲゲート１９に出力す
る。
【００１３】上記ＯＲゲート１９は上記シフトレジスタ
ー１３，１４から出力される直列ビデオ信号を論理和演
算して上記モニター２０に出力する。図３は図２の動作
を示す信号波形図である。上記の通り構成された高解像
度ビデオ信号処理装置の動作を図３を参照して細部的に
考察してみると次の通りである。
ー１３，１４から出力される直列ビデオ信号を論理和演
算して上記モニター２０に出力する。図３は図２の動作
を示す信号波形図である。上記の通り構成された高解像
度ビデオ信号処理装置の動作を図３を参照して細部的に
考察してみると次の通りである。
【００１４】上記ビデオメモリ１２，１４がイーブン及
びオッドでビデオ信号データをメモリし、上記イーブン
ビデオメモリ１２にメモリされたビデオ信号データはイ
ーブンドットクロック（Ｔｄ）の１／２周期に上記シフ
トレジスター１３で直列データに変換され、上記オッド
ビデオメモリ１４にメモリされたビデオ信号データは反
転されたオッドドットクロックＴｄの１／２周期に上記
シフトレジスター１５で直列データに変換される。
びオッドでビデオ信号データをメモリし、上記イーブン
ビデオメモリ１２にメモリされたビデオ信号データはイ
ーブンドットクロック（Ｔｄ）の１／２周期に上記シフ
トレジスター１３で直列データに変換され、上記オッド
ビデオメモリ１４にメモリされたビデオ信号データは反
転されたオッドドットクロックＴｄの１／２周期に上記
シフトレジスター１５で直列データに変換される。
【００１５】即ち、イーブンビデオメモリ１２にメモリ
されたビデオ信号の場合、上記シフトレジスター１３で
上記イーブンドットクロックＴｄの上昇エッジＡ，Ｂ，
Ｃ時直列ビデオ信号に変換されて上記ＯＲゲート１９に
出力され、オッドビデオメモリ１４にメモリされたビデ
オ信号の場合、上記シフトレジスター１５で上記反転さ
れたオッドドットクロックＴｄ* の上昇エッジＤ，Ｅ，
Ｆで直列ビデオ信号に変換されて上記ＯＲゲート１９に
出力される。従って、上記イーブンビデオメモリ１２に
メモリされたビデオ信号はＡ，Ｂ，Ｃ時点で出力され、
上記オッドビデオメモリ１４にメモリされたビデオ信号
はＤ，Ｅ，Ｆ時点で出力されて、最終的に上記ＯＲゲー
ト１９で合わせられて所望のビデオ信号の出力を得るよ
うになる。従って、上記ビデオ信号を直列に変換して、
上記モニター２０に伝送するためのドットクロックＴｄ
は同一の解像度を有するようにするための従来のクロッ
クの周波数の１／２になる。
されたビデオ信号の場合、上記シフトレジスター１３で
上記イーブンドットクロックＴｄの上昇エッジＡ，Ｂ，
Ｃ時直列ビデオ信号に変換されて上記ＯＲゲート１９に
出力され、オッドビデオメモリ１４にメモリされたビデ
オ信号の場合、上記シフトレジスター１５で上記反転さ
れたオッドドットクロックＴｄ* の上昇エッジＤ，Ｅ，
Ｆで直列ビデオ信号に変換されて上記ＯＲゲート１９に
出力される。従って、上記イーブンビデオメモリ１２に
メモリされたビデオ信号はＡ，Ｂ，Ｃ時点で出力され、
上記オッドビデオメモリ１４にメモリされたビデオ信号
はＤ，Ｅ，Ｆ時点で出力されて、最終的に上記ＯＲゲー
ト１９で合わせられて所望のビデオ信号の出力を得るよ
うになる。従って、上記ビデオ信号を直列に変換して、
上記モニター２０に伝送するためのドットクロックＴｄ
は同一の解像度を有するようにするための従来のクロッ
クの周波数の１／２になる。
【００１６】
【発明の効果】上記の通り構成されて動作する本発明
は、低い周波数で高解像度のグラフィック回路具現で可
能であり、低い周波数のクロックが必要であるため、高
周波発生回路を用いることにより発生されるビデオ干渉
や不要電磁波の発生を減少させることができる適用効果
のみならず、ビデオメモリ、周辺シフトレジスター、そ
の他ゲートの回路で比較的に低速応答特性を有する素子
を使用することができるので、システムを経済的に設計
することができる効果がある。
は、低い周波数で高解像度のグラフィック回路具現で可
能であり、低い周波数のクロックが必要であるため、高
周波発生回路を用いることにより発生されるビデオ干渉
や不要電磁波の発生を減少させることができる適用効果
のみならず、ビデオメモリ、周辺シフトレジスター、そ
の他ゲートの回路で比較的に低速応答特性を有する素子
を使用することができるので、システムを経済的に設計
することができる効果がある。
【図１】従来の高解像度ビデオ信号処理装置の構成図で
ある。
ある。
【図２】本発明による高解像度ビデオ信号処理装置の構
成図である。
成図である。
【図３】図２の動作を示す信号波形図である。
１，１１ ＣＲＴＣ ２ ビデオメモリ ３，１３，１５ シフトレジスター ４，１７ ＯＳＣ ５，１６ カウンター ６，２０ モニター １２ イーブンビデオ １４ オッドビデオＲＡＭ １８ インバーター １９ ＯＲゲート
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G09G 5/18 G09G 5/00
Claims (1)
- 【請求項１】 ＣＲＴＣ（１１）を含み構成され、低周
波数を利用して高解像度のビデオ信号を処理する高解像
度ビデオ信号処理装置において； 上記ＣＲＴＣ（１１）に連結されて、上記ＣＲＴＣ（１
１）にクロック（ＣＣＬＫ）を供給し、ロードクロック
（ＬＤ* ）を発生するディバイドカウンター手段（１
６）と、 上記ディバイドカウンター手段（１６）に連結されて、
上記ディバイドカウンター手段（１６）にクロックを供
給し、ドットクロック（Ｔｄ）を発生する発振手段（１
７）と、 上記ＣＲＴＣ（１１）に連結されて二つの部分に分けら
れたビデオ信号中イーブンビデオ信号をメモリするイー
ブンビデオメモリ手段（１２）と、 上記ＣＲＴＣ（１１）に連結され、二つの部分に分けら
れたビデオ信号中オッドビデオ信号をメモリするオッド
ビデオメモリ手段（１４）と、 上記イーブンビデオメモリ手段（１２）とディバイドカ
ウンター手段（１６）と発振手段（１７）に連結され
て、上記イーブンビデオメモリ手段（１２）から入力さ
れるイーブンビデオ信号を上記発振手段（１７）から入
力されるドットクロック（Ｔｄ）に応じて直列に変換す
る第１シフトレジスター手段（１３）と、 上記発振手段（１７）に連結されて、上記発振手段（１
７）から出力されるドットクロック（Ｔｄ）を反転さ
せ、反転されたドットクロック（Ｔｄ* ）を発生する反
転手段（１８）と、 上記オッドビデオメモリ手段（１４）とディバイドカウ
ンター手段（１６）と、反転手段（１８）に連結され
て、上記オッドビデオメモリ手段（１４）から入力され
るオッドビデオ信号を上記反転手段（１８）から出力さ
れる反転されたドットクロック（Ｔｄ* ）に応じて直列
に変換する第２シフトレジスター手段（１５）と、 上記第１及び第２シフトレジスター手段（１３，１５）
に連結されて、上記第１及び第２シフトレジスター手段
（１３，１５）から出力される直列ビデオ信号を論理和
演算してモニター（２０）に出力するＯＲゲート（１
９）とで構成されることを特徴とする高解像度ビデオ信
号処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR24826/1991 | 1991-12-28 | ||
| KR1019910024826A KR940003390B1 (ko) | 1991-12-28 | 1991-12-28 | 저주파수 발진기를 이용한 고해상도 비디오신호 처리장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0683305A JPH0683305A (ja) | 1994-03-25 |
| JP2970976B2 true JP2970976B2 (ja) | 1999-11-02 |
Family
ID=19326385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4342510A Expired - Fee Related JP2970976B2 (ja) | 1991-12-28 | 1992-12-22 | 低周波数発振器を利用した高解像度ビデオ信号処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5276514A (ja) |
| JP (1) | JP2970976B2 (ja) |
| KR (1) | KR940003390B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204889B1 (en) * | 1995-12-15 | 2001-03-20 | Canon Kabushiki Kaisha | Image information processing apparatus |
| KR200487826Y1 (ko) | 2016-06-02 | 2018-11-09 | 유송희 | 롤 비닐봉지를 구비한 쓰레기통 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6247786A (ja) * | 1985-08-27 | 1987-03-02 | Hamamatsu Photonics Kk | 近傍画像処理専用メモリ |
| EP0215984B1 (en) * | 1985-09-10 | 1990-06-27 | International Business Machines Corporation | Graphic display apparatus with combined bit buffer and character graphics store |
| JP2601825B2 (ja) * | 1987-06-26 | 1997-04-16 | 株式会社東芝 | 配電盤のユニット引出装置 |
-
1991
- 1991-12-28 KR KR1019910024826A patent/KR940003390B1/ko not_active IP Right Cessation
-
1992
- 1992-12-22 JP JP4342510A patent/JP2970976B2/ja not_active Expired - Fee Related
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