JP2956939B2 - 電子楽器のａｄｓｒデータ出力制御システム - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は電子楽器ADSR（Attack Decay Sustain Relea
se）データ出力制御システムに関するもので、特にアタ
ックデータの出力時間に鍵盤キーがOFFされた時ADSRデ
ータの出力を制御するシステムに関するものである。

従来の技術 通常に、電子楽器には音のエンベローブが調節される
ようにするADSRデータをメモリに貯蔵しており、これは
電子楽器の鍵盤キーのON・OFFの状態によって制御され
て出力される。

上記のようなADSRデータを鍵盤キーの押しによって出
力するための従来の回路は第１図に図示されているよう
に入力される所定のクロックパルスをカウンティングし
てアドレスデータを出力するカウンター100と、上記の
カウンター100から出力されるアドレスデータを受けてA
DSRデータを出力するメモリ200と、所定のクロックパル
スCKと上記のカウンタへ100のアドレスデータと鍵盤押
し信号Ｑを受ける入力端子を持つもので、上記の鍵盤押
し信号Ｑの入力によって上記のカウンター100にリセッ
ト信号を出力した後所定のクロックパルスCKを上記のカ
ウンター100に入力させ、上記のカウンター100が所定の
クロックパルスをカウンティングした時上記のカウンタ
ー100に対する所定のクロックパルスの供給を中止する
一方、所定の第１制御信号を出力して上記の鍵盤押し信
号Ｑが遮断されると上記のカウンター100に所定のクロ
ックパルスCKを入力させるクロック制御器300と、上記
のクロック制御器300の所定の第１制御信号によってイ
ネイブルされて上記のメモリ200の出力データをラッチ
して出力するラッチ400で構成される。

第２図は第１図のADSRデータの出力波形図で、 第2A図はメモリ200内に貯蔵されているエンベロープ
データの状態図で、アドレス0HH〜7FHまでのデータはア
タックデータであり、7FH〜FFHまでのデータはレリーズ
データであり、 第2B図は鍵盤を長時間の間押している時メモリ200内
のデータがアクセスされて出力されるADSRのデータで鍵
盤押し信号Ｑが継続的にハイ状態である時7FHのアドレ
スデータ波形を維持する波形図であり、 第2C図はアタック時間内に鍵盤をOFFした時のADSRの
出力波形図である。

上記の第2A図，第2B図，第2C図の中での縦軸はデータ
のレベルであり、横軸は時間に関係されたアドレスであ
る。

上記の第２図の中での11はアタックアドレス領域であ
り、13はレリーズアドレス領域である。12はサステイン
領域であり、20と22とはレリーズデータ曲線であって、
上記の20はアタックデータが出力する間に鍵盤押し信号
Ｑが“ロウ”とされた時、出力されなければならない出
力曲線である。

第２図の動作波形図を参照して第１図の回路動作を説
明する。

今、所定状態のクロックパルスCKがクロック制御器30
0に入力されている状態から鍵盤押し信号Ｑが“ハイ”
レベルで入力されると、上記のクロック制御器300はカ
ウンター100にリセット信号Ｒを出力してカウンター100
をリセットさせたのち所定のクロックパルスCKを及び所
定の第１制御信号を出力する。

したがって、上記のカウンター100は入力される所定
のクロックパルスCKをカウンティングしてメモリ200及
びクロック制御器300に入力させる。これによって上記
のメモリ200は上記のカウンター100の出力であるアドレ
スデータが指定する領域のデータをアクセスしてエンベ
ロープデータをラッチ400に出力する。

この時、上記のカウンター100が00Hからカウンティン
グして出力する場合には、上記のメモリ200は第2A図の
ようなエンベロープデータの00Hから入力されるアドレ
スによりデータをアクセスして出力する。

上記のカウンター100の出力データが7FH以内のアドレ
スデータを出力したとすれば、上記のメモリ200は第2A
図の11に該当するアドレス領域のエンベロープデータを
ラッチ400に出力する。上記のラッチ400は上記のクロッ
ク制御器300の所定の第１制御信号によって動作されて
上記したエンベロープデータをバッファリングして出力
ライン500に出力される。

一方、上記のカウンター100のカウンティングデータ
即ち、メモリ200のアドレスデータを入力するクロック
制御器300は上記のカウンティングデータがフルアドレ
スFFHの中間7FHであれば所定のクロックパルスCKの出力
を遮断してメモリ200のデータアクセスを中止させる。

したがって、出力ライン500にはラッチ400の最終の入
力データが出力されることにより第2B図の12のようなサ
ステインのデータを出力する。

上記のようにサステインのデータが出力される状態で
鍵盤押し信号Ｑが“ロウ”となるとクロック制御器300
は所定のクロックパルスCKだけを上記のカウンター100
に出力させて上記のカウンター100がカウンティングさ
れるようにする。

それ故に、上記のカウンター100は7FHのカウンティン
グ出力データから80H,81H…のようにシーケンシャルに
カウンティング動作してメモリ200のアドレスデータ信
号を入力させ、クロック制御器300にも信号を入力させ
る。

上記のカウンター100から出力されるデータを入力す
るメモリ200は第2A図の13のようなアドレス領域である8
0FH〜FFHのレリーズ波形のデータを第2B図のサステイン
領域12の直後に出力を開始する。

上記のクロック制御器300が所定のクロックパルスCK
を出力することによって上記のメモリ200内にあるレリ
ーズ波形データ（第2A図の13）が出力されると前述した
ラッチ400から出力されるADSR波形のデータは第2B図の
ようになる。

一方、上記のカウンター100の出力データであるメモ
リ200のアドレスを入力するクロック制御器300は入力ア
ドレスがメモリ200のフルアドレスFFHの信号となるとカ
ウンター100をリセットし、所定のクロックパルスCKの
出力を遮断してADSRのデータ出力を中止させる。しか
し、上記のように動作される従来の回路は第2C図のよう
に鍵盤押し信号Ｑがアクティブ“ハイ”となって前述し
た動作によって上記のカウンター100がフルアドレスFFH
の中間アドレス7FHまでカウントする間に上記の鍵盤押
し信号Ｑが“ロウ”で遷移されると上記のカウンター10
0はスタートアドレス00HからフルアドレスFFHまで継続
的に入力クロックパルスCKをカウンティングして出力す
ることにより第2C図の20のように出力されなければなら
ないADSRの波形が第2C図の22のように出力されていた。

発明が解決しようとする問題点 したがって、電子楽器の音色のADSRの波形が鍵盤の押
し状態により正確に出力されないことにより電子楽器の
特性低下を招来する問題点があった。

したがって、本発明の目的はメモリに貯蔵されたエン
ベロープデータレベルにより音色のADSRが決定される電
子楽器において、鍵盤押し状態により上記のメモリに貯
蔵されているエンベロープデータの出力を制御して正確
なADSRを出力する電子楽器のADSRのデータ出力制御シス
テムを提供することにある。

実施例 以下、本発明を添付図面を参照して詳細に説明する。

第３図は本発明による回路図で、鍵盤押し信号Ｑの入
力端QIと本発明の電子楽器のADSRデータ制御システムの
起動時に外部回路からシステムを初期化するために供給
されるスタート信号の入力端Stとアドレスデータの入力
端AD,比較データの入力端及び制御信号の出力端02〜05
を持っており、上記の各入力端子の入力によってシステ
ムの動作を制御する制御部１と、上記の制御部１のクロ
ック選択制御データCSCDの入力により特許請求の範囲の
第１のクロックに相当するノーマルクロックパルスCKn
又は特許請求の範囲の第２のクロックに相当するハイク
ロックパルスCKhを選択して出力するクロック制御器２
と、上記のクロック制御器２の出力クロックパルスをカ
ウンティングして所定ビットのデータを上記の制御部１
のアドレスデータに入力させると同時にメモリアクセス
アドレスデータに出力するカウンター３と、所定領域に
エンベロープデータを貯蔵しており、これを上記のカウ
ンター３のカウンティングアドレスデータの指定によっ
てアクセス出力するメモリ４と、上記の制御部１の制御
によってイネイブルされて上記のメモリ４の出力データ
をバッファリングするバッファ５と、上記の制御部１の
制御によって上記のバッファ５の出力データをラッチし
てバッファリング出力するラッチ６と、上記の制御部１
の制御によって上記のメモリ４の出力データと上記のラ
ッチ６の出力データを比較してその比較結果を上記の制
御部１に入力させる比較器７で構成される。

第４図は本発明による動作のフローチャート図で、鍵
盤押し信号Ｑが“ON"の時ノーマルクロックパルスCK_nを
入力して上記のノーマルクロックパルスCK_nをカウンテ
ィングし、鍵盤押し信号Ｑが“OFF"であるかを検索する
第１段階と、上記の第１段階において鍵盤押し信号Ｑが
継続的に“ON"の状態である時エンベロープデータのア
タック波形の終わりまでカウンティングしてノーマルク
ロックパルスCK_nの入力を遮断し、鍵盤押し信号Ｑが“O
FF"であるかを検索する第２段階と、上記の第２段階に
おいて鍵盤押し信号Ｑが“OFF"である時ノーマルクロッ
クパルスCK_nの入力をカウントしてエンベロープデータ
のレリーズ波形のデータを出力するためのアドレスを提
供して鍵盤押し信号Ｑが“ON"の状態であるかを検索す
る第３段階と、第３段階の検索結果が鍵盤押し信号Ｑが
“ON"の状態である時アドレス提供のためのカウンター
をリセットして上記の第１段階を遂行する第４段階と、
上記の第３段階の鍵盤押し信号Ｑの検索の結果がOFFで
ある時アドレス提供のためのカウンターのデータがフル
アドレスまでカウントされたかを検索してカウント完了
時にクロックパルスの入力を遮断し、カウンターをリセ
ットさせ、カウント未完了時に上記の第３段階のアドレ
ス提供のためのカウント動作を継続的に遂行する第５段
階と、上記した第２段階の鍵盤押し信号Ｑの検索の結果
がOFFである時ノーマルクロックパルスの入力を遮断
し、メモリの出力バッファをディスエーブルしてハイク
ロックパルスを入力し、アドレス提供のためのカウンテ
ィングをする第６段階と、上記の第６段階のカウンティ
ング動作をエンベロープデータのハーフアドレスまでカ
ウンティングし、上記のエンベロープデータのハーフア
ドレス領域のデータと最終の出力データを維持するラッ
チの出力を入力する比較器をイネイブルさせる第７段階
と、上記の第７段階の比較器の出力がラッチデータが現
在出力されるエンベロープのデータより大きい時にハイ
クロックパルスを遮断し、バッファをイネイブルしてノ
ーマルクロックパルスを入力して前述した第３段階のア
ドレス提供のためのカウンティングを実行する第８段階
とからなる。

第５図は第３図の動作によるADSRの出力波形図で、第
５図の5A図は第2A図のようなエンベロープ波形図であ
る。第１図の1B図は第５図5A図の部分拡大図である。

この時、第５図の5A図と第５図の5B図の縦軸はデータ
レベル、横軸は時間とアドレス領域である。

又、第５図の5A図，第５図の5B図の中で23はアタック
データ出力曲線であり、25はレリーズデータ出力曲線で
ある。14aと14bを包含した14はアタックアドレス領域で
あり、16a,16bを包含する16はレリーズアドレス領域で
ある。

以下、本発明による第３図の動作例を第４図と第５図
を参照して説明するのにおいて上記のメモリ４内のアド
レス00H〜7FHまではアタック波形のデータが、アドレス
80H〜FFHまではレリーズ波形のデータが貯蔵されてある
と仮定する。今、電子楽器のADSRデータ制御システムが
起動され、外部回路から制御部１のスタート端子Stにス
タート信号が入力されると制御部１は出力端子02,03に
“ハイ”信号を出力してクロック制御器2,カウンター3,
ラッチ6,比較器７をリセットし（第４図の60）鍵盤押し
信号の入力端子QIのポートを参照する（第４図の61）。

上記の入力端子QIに（図示されていないキーボード）
の鍵盤キーの押し信号Ｑが“ハイ”状態で入力される
と、制御部１は出力端子01にクロックパルス選択制御デ
ータCSCDをクロック制御器２に入力してノーマルクロッ
クCK_nを選択すると共に出力端子04を通じて所定の制御
信号を出力してバッファ５とラッチ６をイネイブルさせ
る。

したがって、上記のクロック制御器２はノーマルクロ
ックパルスCK_nを入力し（第４図の62）出力端子COを通
じてカウンター３のクロック端CKに入力させることによ
り上記のカウンター３は入力されるノーマルクロックパ
ルスCK_nをカウンティング（第４図の63）を開始する。

この時、上記のカウンター３はｎビットバイナリカウ
ンティングをして00Hから増加されるカウンティングデ
ータをメモリ４に入力する一方バス９を通じて制御部１
のアドレスデータの入力端ADに入力させる。

したがって、第５図の5A図の14のように00Hから7FHの
ハーフアドレスまではアタック波形のデータを内蔵して
いるメモリ４は第５図の5A図の00Hアドレスからエンベ
ロープデータであるアタック波形のデータ23を入力され
るアドレスによりアクセスしてイネイブルされたバッフ
ァ５に出力する。

一方、上記のカウンター３の出力であるアドレスデー
タを入力する制御部１は入力端QIに入力される鍵盤押し
信号Ｑがロウであるかを判断（第４図の64）して“ロ
ウ”でないと、端子ADに入力されるカウンターデータが
7FHであるかを判断（第４図の65）して7FHになっていな
ければ、バス８に前述したクロックパルス選択制御デー
タCSCDを出力してカウンティング動作が継続されるよう
にする。

それ故、メモリ４内の00H〜7FHのアドレス領域に貯蔵
されたエンベロープのアタック波形データがアクセスさ
れてバッファ５を通じてラッチ６に入力され、ラッチ６
はラッチイネイブルLE端子とアウトイネイブル信号OEに
よってこれをラッチして出力する。

上記のようにカウンティングされてカウンター３の出
力が7FHまでカウンティングされると、カウンター３の
出力によって制御部１は出力端子01にノーマルクロック
パルスCK_nの遮断のためのクロックパルス選択制御デー
タCSCDをクロック制御器２に出力する。

したがって、上記のクロック制御器２はノーマルクロ
ックパルスCK_nの入力を遮断して（第４図の66）カウン
ター３のカウンティング動作を中止させることによりメ
モリ４には増加されるアドレスが入力されず、制御部１
は鍵盤押し信号Ｑが“ロウ”で入力されるかを判断する
（第４図の67）。

鍵盤押し信号Ｑの状態が継続的に“ハイ”状態で入力
されると、カウンター３の動作はその状態で停止され、
ラッチ６の出力は最終のアドレス7FHのデータをラッチ
する。

したがって、その出力信号は前述した第2B図のサステ
インになるものである。上記のような状態で入力端子QI
に入力される鍵盤押し信号Ｑが“ロウ”で入力されると
制御部１は出力端子01に前述したようなクロックパルス
選択制御データCSCDを出力してノーマルクロックパルス
CK_nが選択されるようにする。

上記の制御部１の制御によってクロック制御器２はノ
ーマルクロックパルスCK_nを入力（第４図の68）してこ
れに因ってカウンター３は7FHのカウンティング状態で
インクリメンティング（Incrementing）カウンティング
を開始する（第４図の69）。

上記のカウンター３のカウンティングデータの出力に
よってメモリ４は第５図の1A図の16のように入力される
アドレスデータに対するレリーズデータをアクセスして
イネイブルされたバッファ５及びラッチ６を通じて出力
する。

上記のような状態で制御部１は鍵盤押し信号の入力端
子QIの入力を検索（第４図の70）し、鍵盤押し信号Ｑが
“ハイ”であれば出力端子03にリセット信号を出力して
カウンター３をリセットした後クロック制御器２の出力
を00Hからカウントして前述した動作を反復遂行する。

もし、鍵盤押し信号Ｑが“ロウ”の状態に維持されて
いる状態であれば、制御部１はアドレスデータの入力端
ADに入力されるカウンター３の出力がFFであるフルアド
レスまでカウントされたデータであるかを判断する（第
４図の72）。

上記のカウンター３の出力を検索する制御部１がカウ
ンティングデータがFFHでなければカウンティングデー
タがFFHであるエンベロープデータのフルアドレスされ
るまでクロック制御器２を制御して上記のカウンター３
を継続的に動作されるようにする。

カウンター３の動作がフルアドレスまでカウンティン
グされると上記の制御部１は端子01にノーマルクロック
パルスCK_nの入力遮断のためのクロックパルス選択制御
データCSCDを出力し、出力端子03にリセット信号を出力
するとクロック制御器２がノーマルクロックパルスCK_n
の入力を遮断（第４図の73）し、カウンター３はリセッ
トされる（第４図の74）。

したがって、ADSRの出力は前述した第２図のように出
力される。

一方、前述したように鍵盤押し信号Ｑが“ハイ”の状
態で入力されて制御部１がクロック制御器２を制御して
ノーマルクロックパルスCK_nがカウンター３に入力カウ
ンティングされてメモリ４のアドレス領域14aのアドレ
ス30Hのアタックデータが第５図の5A図の24領域のデー
タ7EHまで出力される状態で、鍵盤押し信号Ｑが“ロ
ウ”に遷移されると上記の制御部１は出力端子01にノー
マルクロックパルスCK_nを遮断のためのクロックパルス
選択制御データCSCDを出力し、出力端子04に“ロウ”の
信号をする。

したがって、クロック制御器２はノーマルクロックパ
ルスCK_nの入力を遮断（第４図の75）し、バッファ５及
びラッチ６は制御部１の制御によってディスエーブルさ
れる（第４図の76）。

上記のようにノーマルクロックパルスCK_nを遮断し、
バッファ５及びラッチ６をディスエーブルさせた制御部
１は出力端子01にハイクロックパルスCK_hを選択するた
めのクロックパルス選択制御データCSCDを出力してクロ
ック制御器２にハイクロックパルスCK_hが入力されるよ
うにする（第４図の77）。

この時、上記のカウンター３はクロック制御器２の出
力端子COから出力されるハイクロックパルスCK_hをカウ
ンティングして第５図の5A図の14bのアドレスデータを
高速に出力し（第４図の78）、クロックパルス選択制御
データCSCDを出力した制御部１は上記のカウンター３の
出力カウンターデータがエンベロープデータのハーフア
ドレス7FHまでカウンティングされたかを入力端子ADに
入力される信号で判断する（第４図の79）。この段階79
は、メモリ４に貯蔵されたADSRデータのハーフアドレス
まで指定されたかを検出する過程である。すなわち、第
４図の段階64及び段階75〜79は、鍵盤のONに応答してノ
ーマルクロックCK_nでメモリ４に貯蔵された第５図（5
A）の波形中、アタックの信号を出力する状態で鍵盤がO
FFされると、直ちにハイクロックCK_hでメモリ４のアド
レスを高速に走行してレリーズの波形を出力する。この
とき、ノーマルクロックCK_nからハイクロックCK_hに遷移
する場合、制御部１はメモリ４の出力を伝送するバッフ
ァ５をディスエイブルしてメモリ４の出力を遮断する。
したがって、メモリ４のアドレスを指定するカウンター
３の出力を鍵盤のOFFに応答して高速に増加する（ハイ
クロックCK_hによる）し、このようの状態は、カウンタ
ー３から出力されるメモリ４のアドレスが“7F"の値に
なるまで持続される（ここで、“7F"はメモリのハーフ
アドレスを意味し、ハーフアドレス以後のデータがレリ
ーズデータである）。要するに、この段階79は、アタッ
クデータが出力される状態で鍵盤がOFFとされると直ち
にアドレスの増加周期をノーマルクロックCK_nからハイ
クロックCK_hに変換して高速にアドレスを増加させ、カ
ウンター３の出力がハーフアドレスを超過したときレリ
ーズ波形を出力するためである。

上記の入力端子ADに入力される信号がメモリ４のフル
アドレスFFHの半分であるハーフアドレス7FHまでカウン
ティングされた信号でない場合には制御部１は前述した
カウンティング動作が継続されることができるようにク
ロック制御器２を継続して制御し、ハーフアドレス7FH
までカウントされたら出力端子05に所定の制御信号を出
力して比較器７をイネイブルさせる（第４図の80）。こ
の段階80は、メモリ４のアドレスをレリーズデータが位
置したアドレス“7F"まで増加させた後、メモリ４から
出力されるデータとラッチ６とで維持されて出力される
データの値を比較するための動作である。すなわち、メ
モリ４のアドレスが“7F"まで増加すると、制御部１は
比較器７をイネーブルさせて比較可能な状態になるよう
にする。

そして比較動作可能な状態になった比較器７は、“7
F"以上のアドレスに貯蔵されたメモリ４のデータ及びラ
ッチ６でラッチされたデータの値（LATCH）を比較し
（段階81）、この比較結果を制御部１に入力させる。こ
の比較結果が、ラッチ６の出力データが現在のエンベロ
ープ（メモリ４から出力されるデータ）の値より大きい
と、制御部１はレリーズデータと判断し、段階82以降の
処理を遂行する。もちろん、カウンター３はハイクロッ
クCK_hをカウンティングする状態である。

上記の制御部１の制御によってイネイブルされた比較
器７は入力端子DI₁に入力されるラッチ６の最終の出力
データ（30Hのアドレス領域のデータ）と現在のメモリ
４から出力されるデータ（カウンター３のハイクロック
パルスCK_hのカウンティングによってメモリ４から出力
される7FHアドレス領域のデータ）を比較開始してその
結果を出力端子OUTを通じて制御部１の比較信号の入力
端CDに出力する。又、比較器７をイネイブルさせて制御
部１は比較信号の入力端CDに入力される比較信号が“ラ
ッチ６のデータ≧メモリ４の現在の出力データ”の信号
であるかを判断する（第４図の81）。

上記の比較状態が現在のメモリ４から出力されるエン
ベロープデータがラッチ６のラッチ出力のエンベロープ
データより大きいと、メモリ４から出力されるデータは
第５図の1A図のエンベロープデータ25の一部である27を
アクセス出力する状態である。

上記のメモリ４の出力データが第５図の1A図のエンベ
ロープデータ26を出力すると、即ち、カウンター３がク
ロック制御器２のハイクロックパルスCK_hをカウンティ
ングして91Hのアドレスの信号を出力して上記のメモリ
４が第５図の1A図のエンベロープデータ26を出力する
と、比較器７は第５図の5A図のエンベロープデータ24の
状態を維持して出力するラッチ６の出力と上記のメモリ
４の出力データの比較結果を“ハイ”の信号で制御部１
に入力させる。

上記の比較器７の比較結果の信号“ハイ”を入力した
制御部１はラッチ６の出力データが現在のメモリ４の出
力データより大きいであると判断し、出力端01にハイク
ロックパルスCK_hの遮断のためのクロックパルス選択制
御データCSCDを出力して出力端子04に所定の制御信号
“ハイ”を出力する。

したがって、クロック制御器２は上記の制御部１の制
御によってハイクロックパルスCK_hの入力を遮断して出
力を停止し（第４図の82）、バッファ５とラッチ６はイ
ネイブルされる（第４図の83）。

上記のバッファ５のイネイブル信号を出力した制御部
１はクロック制御器２にノーマルクロックパルスCK_nの
クロックパルス選択制御データCSCDを出力する（第４図
の84）。

それ故に、上記のクロック制御器２はノーマルクロッ
クパルスCK_nをカウンター３に入力させ、上記のカウン
ター３は以前のカウンティング状態91Hからカウンティ
ングを再開してメモリ４のアドレスを提供する。

この時、上記のメモリ４は入力アドレス91Hから入力
されるアドレス信号によってエンベロープデータをアク
セスしてイネイブルされたバッファ５とラッチ６を通じ
て出力バスに出力する。

したがって、鍵盤押し信号Ｑが“ON"入力されて第５
図の5A図に図示されたアドレス領域14aの23のようなア
タックのエンベロープデータが出力される状態24で鍵盤
押し信号Ｑが“OFF"されると、第５図の5A図に図示され
たアドレス領域16bのレリーズのエンベロープデータ25
の同一レベルのデータ26から出力されてより正確なADSR
データが出力される。

上記の状態をより正確に表わすと第５図の5B図のよう
になるが、アタックエンベロープデータ出力のアドレス
領域30Hとレリーズエンベロープデータ出力のアドレス
領域91Hの間には15のようなギャップが存在するが、こ
れはハイクロックパルスCK_nの周波数により可変される
ことができ、極めて短い時間であるから無視することが
できる。また、本実施例によれば、ADSRデータ発生中、
すなわち、鍵盤が押圧され、エンベロープデータが立ち
上がってからメモリ４のハーフアドレスであるアタック
（ATTACK）という地点に到達する前に使用者が鍵盤をオ
フした場合でも、制御部１によりクロック制御器２が制
御され、高速クロックである第２クロックが選択され、
メモリ４が高速にアクセスされるとともに、制御部１に
よりバッファ５、ラッチ６の動作が制御され、エンベロ
ープデータの流れる速度が制御され、第５図5Bに示すよ
うなエンベロープ波形とされ、自然なADSRデータを得る
ことができる。

発明の効果 上述したように本発明はアタックエンベロープデータ
が出力される状態で鍵盤押し信号がOFFされた場合現在
出力されているアタックエンベロープデータを所定の状
態にホールディングし、現在のアタックエンベロープデ
ータのレベルとメモリのエンベロープデータの出力レベ
ルが同じくなるまでアタック及びレリースのデータを無
効状態のデータで急速に出力させ、データのレベルが同
一である時の正常のレリーズ動作を遂行するので鍵盤押
し信号がOFFされると即時にレリーズデータを出力する
ことができてより正確なADSRのデータを出力することが
できるので電子楽器の再生効率を向上させることができ
る利点がある。

【図面の簡単な説明】

第１図は従来の制御回路図、 第２図は第１図のADSRの出力波形図、 第３図は本発明による回路図、 第４図は第３図の動作フローチャート図、 第５図は第３図のADSRの出力波形図である。 １……制御部、２……クロック制御器、３……カウンタ
ー、４……メモリ、５……バッファ、６……ラッチ、７
……比較器。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】楽器音色のADSRエンベロープデータを所定
   アドレス領域に持つメモリを具備した電子楽器のADSRデ
   ータ出力制御システムにおいて、 所定周波数の第１クロックと上記第１クロックより高い
   周波数を持つ第２クロックとが供給され、上記第１、第
   ２クロックを選択的に出力、又は、遮断するクロック制
   御器と、 上記クロック制御器の出力クロックをカウンティングし
   て上記メモリのエンベロープデータのアクセスアドレス
   データを提供するカウンターと、 上記メモリの出力エンベロープデータをバッファリング
   するバッファと、 上記バッファによりバッファリングされた上記出力エン
   ベロープデータをホールディングするラッチと、 上記ラッチよりホールディングされたエンベロープデー
   タと上記メモリから読み出されるエンベロープデータと
   の大小関係を比較し、その比較結果を出力する比較器
   と、 鍵盤押し信号がオンの時、上記第１のクロックが上記カ
   ウンターに供給されるように上記クロック制御器を制御
   するとともに、上記鍵盤押し信号がオフになる時点を検
   索する第１段階と、 上記第１段階において上記カウンターのカウント値が上
   記メモリに格納された上記エンベロープデータのアタッ
   ク波形の終わりのアドレスに達するまで上記鍵盤押し信
   号がオンの時に、上記エンベロープデータのアタック波
   形の終わりのアドレスで上記第１のクロックの入力を遮
   断するとともに、上記鍵盤押し信号がオフになる時点を
   検索する第２段階と、 上記第２段階において上記鍵盤押し信号がオフとなった
   とき、上記第１クロックが上記カウンターに供給される
   ように上記クロック制御器を制御し、上記メモリに上記
   エンベロープデータのレリーズ波形のデータを出力する
   アドレスを供給するとともに、上記鍵盤押し信号がオン
   になる時点を検索する第３段階と、 上記第３段階において上記鍵盤押し信号がオンになった
   とき、上記カウンターをリセットして上記第１段階に戻
   る第４段階と、 上記第３段階において上記鍵盤押し信号がオフの状態が
   上記カウンターのカウント値がフルアドレスまで継続し
   た時には、フルアドレスとなったときに、上記第１のク
   ロックの上記カウンターへの供給を遮断されるように上
   記クロック制御器を制御し、上記カウンターをリセット
   させる第５段階と、 上記第１段階において上記鍵盤押し信号の検索結果がオ
   フである時には上記第１のクロックを遮断し、上記バッ
   ファをディスイネーブルするとともに、上記第２のクロ
   ックが上記カウンターに供給されるように上記クロック
   制御器を制御する第６段階と、 上記第６段階において、上記カウンターのカウント値が
   上記メモリに格納された上記エンベロープデータのハー
   フアドレスになったときに、上記比較器をイネーブルす
   る第７段階と、 上記第７段階において、上記比較器の比較結果が上記ラ
   ッチに保持されたデータが現在出力されるエンベロープ
   のデータより大きい時には、上記第２のクロックの上記
   カウンターへの供給が遮断されるように上記クロック制
   御器を制御するとともに、上記バッファをイネーブルし
   て、上記第３段階に戻る第８段階とを実行する制御手段
   とを有することを特徴とする電子楽器のADSRデータ出力
   制御システム。