JP2920216B1 - 半導体装置及び該装置内部の配線方法 - Google Patents
半導体装置及び該装置内部の配線方法Info
- Publication number
- JP2920216B1 JP2920216B1 JP18739098A JP18739098A JP2920216B1 JP 2920216 B1 JP2920216 B1 JP 2920216B1 JP 18739098 A JP18739098 A JP 18739098A JP 18739098 A JP18739098 A JP 18739098A JP 2920216 B1 JP2920216 B1 JP 2920216B1
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- semiconductor
- semiconductor device
- metal element
- bismuth
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【要約】
【課題】本発明は、金属配線の幅が半導体リソグラフィ
ーの分解能によって制限されることなく、新たなる原理
に従い、配線幅の小さい金属細線構造を提供することを
目的としている。 【解決手段】本発明の半導体装置は、回路素子Ａ、Ｂ相
互の間で接続を行う際に、半導体基板Ｓ又は該基板Ｓ上
に形成された半導体材料層の表面に局所的な歪みを形成
し、その後該表面上にビスマス等の金属元素を蒸着す
る。これによって、この歪みにより位置決めされた金属
元素細線Ｌが、回路素子Ａ、Ｂ間の配線として形成され
る。そして、この歪みは、例えば、回路素子Ａ、Ｂの界
面や端部におけるその構造に基づき、或いは半導体基板
又は半導体材料層の表面に形成した欠陥に基づき形成す
ることができる。
ーの分解能によって制限されることなく、新たなる原理
に従い、配線幅の小さい金属細線構造を提供することを
目的としている。 【解決手段】本発明の半導体装置は、回路素子Ａ、Ｂ相
互の間で接続を行う際に、半導体基板Ｓ又は該基板Ｓ上
に形成された半導体材料層の表面に局所的な歪みを形成
し、その後該表面上にビスマス等の金属元素を蒸着す
る。これによって、この歪みにより位置決めされた金属
元素細線Ｌが、回路素子Ａ、Ｂ間の配線として形成され
る。そして、この歪みは、例えば、回路素子Ａ、Ｂの界
面や端部におけるその構造に基づき、或いは半導体基板
又は半導体材料層の表面に形成した欠陥に基づき形成す
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、超微細半導体装置内の
配線構造に関するものである。
配線構造に関するものである。
【０００２】
【従来の技術】半導体装置の配線技術は、半導体装置製
作として欠かせないものである。従来技術の一例を図７
に示す。半導体装置の微細加工プロセスを経た後の基板
Sの表面に、半導体リソグラフィー技術を用いて図７
（ｂ）のように配線部分をくり貫いたレジストＲのパタ
ーニングを行い、図７（ｃ）に示すように、この表面に
金属ＭＬを積層し、最終的に余分な金属部分をレジスト
Ｒと共に取り除く化学的機械研磨処理を行って、図７
（ｄ）に示すような金属配線ＭＳを得る。この処理後、
基板Ｓと金属配線ＭＳの間の電気的伝導性を改善するた
めに合金アニール等を施す。
作として欠かせないものである。従来技術の一例を図７
に示す。半導体装置の微細加工プロセスを経た後の基板
Sの表面に、半導体リソグラフィー技術を用いて図７
（ｂ）のように配線部分をくり貫いたレジストＲのパタ
ーニングを行い、図７（ｃ）に示すように、この表面に
金属ＭＬを積層し、最終的に余分な金属部分をレジスト
Ｒと共に取り除く化学的機械研磨処理を行って、図７
（ｄ）に示すような金属配線ＭＳを得る。この処理後、
基板Ｓと金属配線ＭＳの間の電気的伝導性を改善するた
めに合金アニール等を施す。
【０００３】
【発明が解決しようとする課題】上述の金属配線の幅は
半導体リソグラフィーの分解能によって制限されてい
る。この制限を無くすために配線幅が小さい金属細線技
術を開発する必要がある。本発明は、上述の実状に鑑
み、新たなる原理に従い、上記従来技術では実現できな
かった配線構造を提供せんとするものである。
半導体リソグラフィーの分解能によって制限されてい
る。この制限を無くすために配線幅が小さい金属細線技
術を開発する必要がある。本発明は、上述の実状に鑑
み、新たなる原理に従い、上記従来技術では実現できな
かった配線構造を提供せんとするものである。
【０００４】
【課題を解決するための手段】本発明の半導体装置は、
回路素子相互の間で接続を行う半導体基板又は半導体材
料層の表面に局所的な歪みを形成すると共に該表面上に
金属元素を蒸着することにより、前記回路素子間の配線
として前記歪みにより位置決めされた金属元素細線を形
成したことを特徴としている。
回路素子相互の間で接続を行う半導体基板又は半導体材
料層の表面に局所的な歪みを形成すると共に該表面上に
金属元素を蒸着することにより、前記回路素子間の配線
として前記歪みにより位置決めされた金属元素細線を形
成したことを特徴としている。
【０００５】また、本発明の半導体装置内部の配線方法
は、半導体装置内部に形成された回路素子相互の間で接
続を行う半導体基板又は半導体材料層の表面に局所的な
歪みを形成し、次に、該表面上に金属元素を蒸着して、
前記歪みにより位置決めされた金属元素細線を形成し、
前記回路素子間の配線をすることを特徴としている。
は、半導体装置内部に形成された回路素子相互の間で接
続を行う半導体基板又は半導体材料層の表面に局所的な
歪みを形成し、次に、該表面上に金属元素を蒸着して、
前記歪みにより位置決めされた金属元素細線を形成し、
前記回路素子間の配線をすることを特徴としている。
【０００６】本発明は、このような自己組織的に半導体
表面に形成される金属元素の細線構造を用いた配線構造
によって、その金属細線幅を自動的に決まる超微細のも
のにすることができると共に、歪みによって配線位置を
制御する事が可能である。
表面に形成される金属元素の細線構造を用いた配線構造
によって、その金属細線幅を自動的に決まる超微細のも
のにすることができると共に、歪みによって配線位置を
制御する事が可能である。
【０００７】
【発明の実施の形態】図１は本発明の第１の実施の形態
を示す原理構成図である。シリコン（００１）基板上に
形成された回路素子Ａと回路素子Ｂの間にビスマスを蒸
着すると、適切な条件下ではビスマス金属元素の細線構
造が形成される。
を示す原理構成図である。シリコン（００１）基板上に
形成された回路素子Ａと回路素子Ｂの間にビスマスを蒸
着すると、適切な条件下ではビスマス金属元素の細線構
造が形成される。
【０００８】図１（ａ）の基板Ｓ上に、図１（ｂ）に示
すように例えばＭＯＳ又はバイポーラトランジスター、
抵抗、コンデンサ等の配線を必要とする回路素子Ａ，Ｂ
を作製し、これら回路素子間に配線を行う事を考える。
例えば、ＭＯＳトランジスター上部の構造は酸化膜及び
金属膜で作製されるが、何れもシリコンとは異なった格
子定数を持っているため、これら複合構造物である回路
素子の界面や端部ではその構造に基づく歪みを持ってい
る。また、バイポーラトランジスターも上部に電極構造
を持っており事情は同じである。
すように例えばＭＯＳ又はバイポーラトランジスター、
抵抗、コンデンサ等の配線を必要とする回路素子Ａ，Ｂ
を作製し、これら回路素子間に配線を行う事を考える。
例えば、ＭＯＳトランジスター上部の構造は酸化膜及び
金属膜で作製されるが、何れもシリコンとは異なった格
子定数を持っているため、これら複合構造物である回路
素子の界面や端部ではその構造に基づく歪みを持ってい
る。また、バイポーラトランジスターも上部に電極構造
を持っており事情は同じである。
【０００９】この歪みのため図１（ｃ）に示すように、
回路素子Ａ又は回路素子Ｂの端部のどこかから金属元素
の細線構造が出来始める。この発生位置は歪みの集中し
た位置になり、図１（ａ）の回路素子Ａであれば角の位
置に相当する。もっとも図のように回路素子は単純では
無く複合した構造体であるため、歪みの最も集中する位
置は前もって設計制御できる。最終的には図１（ｄ）に
示すように、回路素子Ａと回路素子Ｂとの間が完全に配
線によって結ばれる。この配線はビスマスをビスマスの
蒸発温度まで上昇させることによって作成する事ができ
る。
回路素子Ａ又は回路素子Ｂの端部のどこかから金属元素
の細線構造が出来始める。この発生位置は歪みの集中し
た位置になり、図１（ａ）の回路素子Ａであれば角の位
置に相当する。もっとも図のように回路素子は単純では
無く複合した構造体であるため、歪みの最も集中する位
置は前もって設計制御できる。最終的には図１（ｄ）に
示すように、回路素子Ａと回路素子Ｂとの間が完全に配
線によって結ばれる。この配線はビスマスをビスマスの
蒸発温度まで上昇させることによって作成する事ができ
る。
【００１０】図示しないが、回路素子部分はリソグラフ
ィー等によりレジストによって覆い、配線を必要としな
い箇所に配線が生じないようにマスクを行う。開口され
た場所内の、前述した歪みの集中した箇所から配線が自
動的に生じる事になる。この部分に約５００℃であるビ
スマス蒸発温度以下でビスマスを蒸着してからビスマス
蒸発温度に昇温する。或いは、ビスマスの吸着速度がビ
スマスの脱離速度より低い条件でビスマス蒸発温度近傍
でビスマス蒸着を行う。この例では５００℃に設定し
た。
ィー等によりレジストによって覆い、配線を必要としな
い箇所に配線が生じないようにマスクを行う。開口され
た場所内の、前述した歪みの集中した箇所から配線が自
動的に生じる事になる。この部分に約５００℃であるビ
スマス蒸発温度以下でビスマスを蒸着してからビスマス
蒸発温度に昇温する。或いは、ビスマスの吸着速度がビ
スマスの脱離速度より低い条件でビスマス蒸発温度近傍
でビスマス蒸着を行う。この例では５００℃に設定し
た。
【００１１】蒸着方法には制限が無いが、図２のように
シリコン基板等基結晶表面１２を加熱するための手段と
してヒータ１１等が設けられ、この基板等が排気装置１
３によって排気された真空室１０に設置され、この基板
結晶１２に対して金属配線材料等が蒸着できる原料供給
装置１４や１５が設けられている装置であれば良い。基
板温度約５００℃で前述した条件でビスマスを蒸着する
と図３の走査型トンネル顕微鏡像で観察されるようなビ
スマスの細線構造Ｌがシリコン基板上に形成される。こ
の線構造はシリコン（００１）面では本来エネルギー的
に安定な構造であるが、生成のために必要な活性化エネ
ルギーが高いために、ビスマス蒸発温度近傍でないと生
成できない。但し一端でできてしまうと、通常の（２ｘ
ｎ）の構造に比べて蒸発温度が高いために蒸発せずに残
る。ビスマス細線の幅は１ｎｍで、長さは２００ｎｍ以
上に達し、表面ダイマー列に対して垂直方向に線構造が
形成される。従って回路素子Ａと回路素子Ｂの端部と開
口部のシリコン表面のダイマー列は大体平行である必要
がある。更に細線上にシリコンを成長させるとビスマス
細線の電気的特性を向上させる事ができる。走査型トン
ネル顕微鏡での観察結果から半導体から金属に変わる事
が分かっているためである。このシリコン成長は配線構
造を保護するためにも有効である。上部を覆うのは、ビ
スマス細線上部面を覆うものであれば任意の半導体結晶
や絶縁体結晶を用いる事ができる。
シリコン基板等基結晶表面１２を加熱するための手段と
してヒータ１１等が設けられ、この基板等が排気装置１
３によって排気された真空室１０に設置され、この基板
結晶１２に対して金属配線材料等が蒸着できる原料供給
装置１４や１５が設けられている装置であれば良い。基
板温度約５００℃で前述した条件でビスマスを蒸着する
と図３の走査型トンネル顕微鏡像で観察されるようなビ
スマスの細線構造Ｌがシリコン基板上に形成される。こ
の線構造はシリコン（００１）面では本来エネルギー的
に安定な構造であるが、生成のために必要な活性化エネ
ルギーが高いために、ビスマス蒸発温度近傍でないと生
成できない。但し一端でできてしまうと、通常の（２ｘ
ｎ）の構造に比べて蒸発温度が高いために蒸発せずに残
る。ビスマス細線の幅は１ｎｍで、長さは２００ｎｍ以
上に達し、表面ダイマー列に対して垂直方向に線構造が
形成される。従って回路素子Ａと回路素子Ｂの端部と開
口部のシリコン表面のダイマー列は大体平行である必要
がある。更に細線上にシリコンを成長させるとビスマス
細線の電気的特性を向上させる事ができる。走査型トン
ネル顕微鏡での観察結果から半導体から金属に変わる事
が分かっているためである。このシリコン成長は配線構
造を保護するためにも有効である。上部を覆うのは、ビ
スマス細線上部面を覆うものであれば任意の半導体結晶
や絶縁体結晶を用いる事ができる。
【００１２】図４は本発明の第２の実施の形態を示す原
理構成図である。ビスマス細線は、局所的な欠陥を設け
ることで位置制御が可能である。図４は欠陥Ｄを位置決
めした状態で位置決め作成されたビスマス配線を示して
いる。
理構成図である。ビスマス細線は、局所的な欠陥を設け
ることで位置制御が可能である。図４は欠陥Ｄを位置決
めした状態で位置決め作成されたビスマス配線を示して
いる。
【００１３】欠陥は電子ビームや走査型プローブ顕微鏡
の探針先端によって形成が可能である。この欠陥を図４
（ａ）に示すように回路素子Ａと回路素子Ｂの間に設け
る。この欠陥を設けた位置がビスマス基板上でビスマス
細線が発生する位置になる。欠陥を設けると、その近傍
は局所的に歪んでおり図１に示した歪み位置同様に優先
的にビスマス細線開始位置になる。図５は、これを実証
する走査型トンネル顕微鏡像で観察された写真である。
この例では欠陥Ｄよりビスマス細線が発生している。図
４（ｂ）に示すように欠陥Ｄから発生したビスマス細線
は、最終的には、図４（ｃ）に示すように、回路素子Ａ
と回路素子Ｂの間を配線するように伸びる。
の探針先端によって形成が可能である。この欠陥を図４
（ａ）に示すように回路素子Ａと回路素子Ｂの間に設け
る。この欠陥を設けた位置がビスマス基板上でビスマス
細線が発生する位置になる。欠陥を設けると、その近傍
は局所的に歪んでおり図１に示した歪み位置同様に優先
的にビスマス細線開始位置になる。図５は、これを実証
する走査型トンネル顕微鏡像で観察された写真である。
この例では欠陥Ｄよりビスマス細線が発生している。図
４（ｂ）に示すように欠陥Ｄから発生したビスマス細線
は、最終的には、図４（ｃ）に示すように、回路素子Ａ
と回路素子Ｂの間を配線するように伸びる。
【００１４】図６は本発明の第３の実施の形態を示す原
理構成図である。ビスマス細線を用いて立体的な細線交
差を行う事ができる。図６（ａ）に示すようにシリコン
基板上に一個所に位置決めのための欠陥Ｄ１を設ける。
この基板の水平方向が、基板表面のダイマー列に垂直方
向であり、ビスマス細線が形成される方向であるとす
る。この場合第２の実施の形態で述べた手法で、図６
（ｂ）に示すようにビスマス細線Ｌ１が形成される。細
線構造を作成した後、シリコンを１層成長させて図６
（ｃ）のようにする。シリコン（００１）面は原子層一
層分でシリコン結合方向が９０度回転するため、この結
合方向の回転に合わせてビスマス細線の形成方向も９０
度回転する。この原理によりＬ１に対して直交したビス
マス細線が形成できる。図６（ｄ）に示すように欠陥Ｄ
２を作成し、図６（ｅ）に示すように、ビスマス細線Ｌ
２を形成する。更に細線を金属的電気特性にするため該
上部面をシリコンで覆う。この例ではＬ１とＬ２は交点
Ｘで電気的に接続されている。この原理を使うと任意の
立体的配線構造が作成できる。
理構成図である。ビスマス細線を用いて立体的な細線交
差を行う事ができる。図６（ａ）に示すようにシリコン
基板上に一個所に位置決めのための欠陥Ｄ１を設ける。
この基板の水平方向が、基板表面のダイマー列に垂直方
向であり、ビスマス細線が形成される方向であるとす
る。この場合第２の実施の形態で述べた手法で、図６
（ｂ）に示すようにビスマス細線Ｌ１が形成される。細
線構造を作成した後、シリコンを１層成長させて図６
（ｃ）のようにする。シリコン（００１）面は原子層一
層分でシリコン結合方向が９０度回転するため、この結
合方向の回転に合わせてビスマス細線の形成方向も９０
度回転する。この原理によりＬ１に対して直交したビス
マス細線が形成できる。図６（ｄ）に示すように欠陥Ｄ
２を作成し、図６（ｅ）に示すように、ビスマス細線Ｌ
２を形成する。更に細線を金属的電気特性にするため該
上部面をシリコンで覆う。この例ではＬ１とＬ２は交点
Ｘで電気的に接続されている。この原理を使うと任意の
立体的配線構造が作成できる。
【００１５】
【発明の効果】本発明は、回路素子相互の間で接続を行
う半導体基板又は半導体材料層の表面に局所的な歪みを
形成すると共に該表面上に金属元素を蒸着して、回路素
子間の配線として歪みにより位置決めされた金属元素細
線を形成したものであるから、その金属細線幅を自動的
に決まる超微細のものにすることができると共に、歪み
によって配線位置を制御する事が可能となる。これによ
って、金属配線の幅が半導体リソグラフィーの分解能に
よって制限されることはない。
う半導体基板又は半導体材料層の表面に局所的な歪みを
形成すると共に該表面上に金属元素を蒸着して、回路素
子間の配線として歪みにより位置決めされた金属元素細
線を形成したものであるから、その金属細線幅を自動的
に決まる超微細のものにすることができると共に、歪み
によって配線位置を制御する事が可能となる。これによ
って、金属配線の幅が半導体リソグラフィーの分解能に
よって制限されることはない。
【図１】本発明の第１の実施の形態を示す原理構成図で
ある。
ある。
【図２】本発明の半導体装置を製造する装置の一例を示
す図である。
す図である。
【図３】本発明の第１の実施の形態で生じるビスマスの
表面構造の走査型トンネル顕微鏡像である。
表面構造の走査型トンネル顕微鏡像である。
【図４】本発明の第２の実施の形態を示す原理構成図で
ある。
ある。
【図５】本発明の位置決めが欠陥位置で可能である事を
示す走査型トンネル顕微鏡像である。
示す走査型トンネル顕微鏡像である。
【図６】本発明の第３の実施の形態を示す原理構成図で
ある。
ある。
【図７】金属配線の従来技術を示す図である。
１: 結晶成長装置 １０: 真空室 １１: ヒータ １２: 基板結晶 １３: 排気装置 １４ａ: 原料供給装置 １４ｂ: 原料供給装置
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/285 H01L 21/3205 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (12)
- 【請求項１】内部に形成された回路素子相互の間で接続
をするための配線を有する半導体装置において、 接続を行う半導体基板又は半導体材料層の表面に局所的
な歪みを形成すると共に該表面上に金属元素を蒸着する
ことにより、前記回路素子間の配線として前記歪みによ
り位置決めされた金属元素細線を形成した、 ことを特徴とする半導体装置。 - 【請求項２】前記局所的な歪みは、半導体基板上に形成
された回路素子の界面や端部における回路素子の構造に
基づく歪み、又は半導体基板又は半導体材料層の表面に
形成した欠陥に基づく歪みであることを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】前記金属元素細線上部にシリコン原子層を
一層成長させ、そして、該シリコン原子層の上に、前記
局所的な歪みと同様に歪みを形成すると共にその上に金
属元素を蒸着することにより立体的な構造の配線を形成
したことを特徴とする請求項１又は２に記載の半導体装
置。 - 【請求項４】前記金属元素細線上部面を、半導体結晶又
は絶縁体結晶で覆ったことを特徴とする請求項１〜請求
項３のいずれかに記載の半導体装置。 - 【請求項５】前記半導体基板及び前記半導体材料層が、
シリコンから構成されることを特徴とする請求項１〜請
求項４のいずれかに記載の半導体装置。 - 【請求項６】前記金属元素がビスマスであることを特徴
とする請求項１〜請求項５のいずれかに記載の半導体装
置。 - 【請求項７】半導体装置内部に形成された回路素子相互
の間で接続をするための半導体装置内部の配線方法にお
いて、 接続を行う半導体基板又は半導体材料層の表面に局所的
な歪みを形成し、 次に、該表面上に金属元素を蒸着して、前記歪みにより
位置決めされた金属元素細線を形成し、前記回路素子間
の配線をする、 ことを特徴とする半導体装置内部の配線方法。 - 【請求項８】前記局所的な歪みは、半導体基板上に形成
された回路素子の界面や端部における回路素子の構造に
基づく歪み、又は半導体基板又は半導体材料層の表面に
形成した欠陥に基づく歪みであることを特徴とする請求
項７に記載の半導体装置内部の配線方法。 - 【請求項９】前記金属元素細線上部にシリコン原子層を
一層成長させ、そして、該シリコン原子層の上に、前記
局所的な歪みと同様に歪みを形成すると共にその上に金
属元素を蒸着することにより立体的な構造の配線を形成
したことを特徴とする請求項７又は８に記載の半導体装
置内部の配線方法。 - 【請求項１０】前記金属元素細線上部面を、半導体結晶
又は絶縁体結晶で覆ったことを特徴とする請求項７〜請
求項９のいずれかに記載の半導体装置内部の配線方法。 - 【請求項１１】前記半導体基板及び前記半導体材料層
が、シリコンから構成されることを特徴とする請求項７
〜請求項１０のいずれかに記載の半導体装置内部の配線
方法。 - 【請求項１２】前記金属元素がビスマスであることを特
徴とする請求項７〜請求項１１のいずれかに記載の半導
体装置内部の配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18739098A JP2920216B1 (ja) | 1998-07-02 | 1998-07-02 | 半導体装置及び該装置内部の配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18739098A JP2920216B1 (ja) | 1998-07-02 | 1998-07-02 | 半導体装置及び該装置内部の配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2920216B1 true JP2920216B1 (ja) | 1999-07-19 |
| JP2000021883A JP2000021883A (ja) | 2000-01-21 |
Family
ID=16205195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18739098A Expired - Lifetime JP2920216B1 (ja) | 1998-07-02 | 1998-07-02 | 半導体装置及び該装置内部の配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2920216B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4614631B2 (ja) * | 2002-04-02 | 2011-01-19 | 学校法人早稲田大学 | パターン形成体の製造方法 |
-
1998
- 1998-07-02 JP JP18739098A patent/JP2920216B1/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000021883A (ja) | 2000-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7094692B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR950000866B1 (ko) | 반도체장치 및 그의 제조방법 | |
| JPS59217328A (ja) | 集積回路装置の製造方法 | |
| JP2685297B2 (ja) | 半導体デバイスの製造方法 | |
| JPS6163017A (ja) | 半導体薄膜結晶層の製造方法 | |
| JPS61114585A (ja) | 電気的結線構造及びその形成方法 | |
| JPS61166075A (ja) | 半導体装置およびその製造方法 | |
| JP2920216B1 (ja) | 半導体装置及び該装置内部の配線方法 | |
| JPH05502545A (ja) | 電界放出装置を備えた電子装置 | |
| JPH053164A (ja) | 半導体装置の製造方法 | |
| JP2629427B2 (ja) | アルミニウム膜の形成方法 | |
| JPH03268324A (ja) | 半導体装置の製造方法 | |
| JPH0766154A (ja) | ドープされたシリコンからなる導電性尖端電極の製造方法 | |
| JP2917933B2 (ja) | 微小トンネル接合部の製造方法及び微小トンネル接合素子の製造方法 | |
| JP3026215B1 (ja) | 半導体装置電極構造 | |
| GB1490715A (en) | Methods of forming a conductive pattern on a supporting body | |
| JP4729760B2 (ja) | 極微細構造およびその製造方法 | |
| JPS6125217B2 (ja) | ||
| JP3326016B2 (ja) | 酸化物超電導ベーストランジスタ、その作製方法およびその集積化方法 | |
| JPH03214735A (ja) | 半導体装置の製造方法 | |
| JP2001015758A (ja) | 半導体装置及びその製造方法 | |
| JPS636837A (ja) | オ−ミツク電極の製造方法 | |
| JPS63296277A (ja) | 半導体集積回路装置 | |
| JPH04207035A (ja) | 半導体装置の製造方法 | |
| JPS6313227A (ja) | 電子放出素子およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |