JP2001015758A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 大型、高精細の液晶パネル等に用いる半導体
素子のゲート配線を、活性化のための熱処理に耐える耐
熱性と低抵抗性を兼ね備えた構造とし、配線遅延を防止
し、併せて半導体の熱処理温度を基板から定まる上限と
する。 【解決手段】 ゲート絶縁膜６を挟んでシリコン膜３と
対向する位置に耐熱金属を用いた第１のゲート電極９を
設け、これをマスクとして不純物をシリコン膜３に注入
し、注入した不純物の熱処理を行い、その後低抵抗金属
を用いた第２のゲート電極１０を第１のゲート電極に電
気的に接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等用
の半導体装置及びその製造方法に関し、特に基板上に形
成された多結晶薄膜半導体素子のゲート電極に関する。

【０００２】

【従来の技術】現在、アクティブマトリックス方式の液
晶表示装置で用いられる半導体装置は、例えば図３に示
すような構造となっている。

【０００３】本図において、１はガラス基板である。２
は、ガラス基板の絶縁兼ガラス内の汚染劣化物の半導体
内への拡散防止用の薄い下地膜である。３は、半導体
（材料）としての（多結晶）シリコン（珪素）膜であ
る。６は、ゲート絶縁膜である。７は、ゲート電極であ
る。１１は、第１の層間絶縁膜である。１２は、第２の
層間絶縁膜である。１４は、ソースあるいはドレイン電
極を形成する配線金属膜である。１５は、ドレインある
いはソース電極を形成する透明電極膜である。２０は、
注入された不純物である。なお、本図の最上段の上部よ
り見た平面図は、本発明に関係する部分や要部が判り易
いように透明電極膜１５のみならず層間絶縁膜１１、１
２も透視してある。そしてこれは、後の実施の形態を示
す図１、図２でも同様である。

【０００４】なおまた、実際には液晶表示装置の表示部
（パネル）を形成することとなる半導体装置において
は、その基板上の画素部やその周辺の駆動回路部には、
本図に示すトランジスタ（素子、いわゆるＴＦＴ）が
縦、横に何段、何列にも並んでおり、また必要な配線等
もなされているが、これは自明のことであり、また一々
図示したり、一々その旨注意喚起したり説明したりする
のは煩雑となる。このため、わざわざの図示は省略し、
一々のその旨の記載も必要最小限とする。

【０００５】ところで、図３に示す構造のトランジスタ
（素子）のゲート電極７の材料としては、従来よりＴ
ａ、Ｍｏ、Ｃｒ等の高融点金属が用いられている。ここ
に、かかる高融点金属が用いられるのは以下の理由によ
る。

【０００６】第１に、トランジスタとしての機能を発揮
させるための添加物としてのＢやＰ等の不純物をゲート
電極を遮蔽物（マスク）としてシリコン膜に注入する
が、その後不純物元素の電気的な活性化（シリコンとの
適切な結合）を行い、また注入によって生じたシリコン
膜中のダメージを緩和するため熱処理を行なう。その
際、４５０℃〜６００℃の温度に１時間程晒されるが、
この際単に溶融、変形したりしないだけでなく、ヒロッ
クが発生したり、ゲート絶縁膜等と反応したりしない、
すなわちこれらの温度に充分耐える必要があること。

【０００７】第２に、５０μｍ以下、６〜３０μｍ程度
の画素を形成するためには、ウエットエッチングやドラ
イエッチングを行なう必要があるがそれに適しているこ
と。

【０００８】なおここで、熱処理温度が４５０℃〜６０
０℃なのは、現在基板に用いられている（無アルカリ）
ガラスの耐熱点（溶融、軟化以前に熱変形、熱収縮等し
ないことという要求から定まり、最大６００℃程度）を
考慮したものである。

【０００９】従って、将来より耐熱性の高いしかも経済
的な材料が開発されれば、もっと高い温度、好ましくは
シリコンの再結晶温度やこれに近い温度、例えば８００
℃で熱処理されることもありうる。

【００１０】

【発明が解決しようとする課題】しかしながら、これら
高融点金属は、アルミ（Ａｌ）、銅等に比較して電気抵
抗がずっと大きい。具体的には、例えばアルミやアルミ
合金の電気比抵抗が２．７〜５μΩ・ｃｍ多くとも１０
μΩ・ｃｍ程度であるのに対して、Ｔｉは約４８μΩ・
ｃｍである。

【００１１】といって、アルミやその合金では熱処理温
度がたとえその融点（６６０℃程度）以下であっても、
４５０℃〜６００℃、特に６００℃の温度で熱処理する
際に、ヒロック（一種の突起物）が発生する等耐熱性に
問題がある。

【００１２】また、銅では融点は高いものの本発明の出
願時点では加工性（エッチング等）等に問題がある。

【００１３】また、金や銀では、本発明の出願時点では
マイグレーションや密着性やエッチング性以前にコスト
アップともなりかねない。

【００１４】このため、耐熱性やコストの面から優れ、
しかも電気抵抗の低い、そして勿論形成も容易なゲート
電極の開発が望まれていた。

【００１５】次に、近年の液晶パネルの大型化、具体的
には１６インチ、２０インチ等及び高精細化（画素が小
さく、その密度が高い）の進展によりゲート電極の抵抗
が大きくなり、そのままでは配線内の信号伝達の遅延
（配線遅延）を生じかねない。このため、この面からも
特にゲート電極の低抵抗化が望まれていた。

【００１６】次に、ゲート電極を金属とした場合には、
ゲート絶縁層たる酸化珪素と金属との界面の安定性が、
将来の超微細かつ応答性等も優れた液晶表示装置用の半
導体装置として必ずしも満足のいくものではない。この
ため、より安定な界面、ひいては特性安定性の得られる
半導体装置の開発や製造方法の開発が望まれていた。

【００１７】

【課題を解決するための手段】本発明は、以上の課題に
鑑みなされたものであり、ゲート電極において多結晶半
導体素子の能動領域に注入された不純物の充分な活性化
のため等の充分な熱処理（好ましくは、６００℃）に物
理的、化学的そして機械的に充分耐えるだけの耐熱性と
低抵抗性の両立を可能とし、配線遅延を防止し、それら
の結果として、大型、高精細の液晶パネルに適した半導
体装置を提供することを目的とする。

【００１８】また、ゲート絶縁膜とゲート電極膜の界面
が安定し、ひいては特性の安定した半導体素子やその製
造方法、またその結果としてこれまた優れた液晶表示パ
ネルを提供することを目的としている。このため、具体
的には、以下の構成としている。

【００１９】請求項１記載の発明においては、無アルカ
リガラス等からなり、必要に応じてその表面に下地層を
形成された基板と、基板（の下地層）上に形成され、そ
してソース領域、ドレイン領域に不純物を注入された
（そして当然熱処理された多結晶）半導体膜と、個々の
半導体素子用の半導体膜のチャネル領域を含む少なくと
も一部分（必要な部分は当然、場合によっては個々の半
導体素子はもとより基板の全面）を覆うゲート絶縁膜
と、ゲート絶縁膜を挟んで少なくとも一部分が半導体膜
と対向する、そして半導体や基板等と化学的に反応した
り、熱により溶融、変形したり、ヒロックを発生したり
することがないという温度たる耐熱点が基板の耐熱点よ
り１００℃以上高い耐熱物質からなる第１のゲート電極
と、第１のゲート電極と電気的に接続され、そして上記
第１のゲート電極を構成する耐熱物質よりも電気抵抗が
低くかつ耐熱点が低い金属を用いた第２のゲート電極を
有する半導体素子とを有していることを特徴としてい
る。

【００２０】なお、各半導体素子は、その機能発揮に必
要なソース電極、ドレイン電極をも有し、更には半導体
装置は、その機能発揮のために必要な各半導体素子駆動
用の配線等をも有しているのは勿論である。

【００２１】上記構成により、以下の作用がなされる。

【００２２】例えば液晶表示装置用等の大型の基板上面
には、その材質にもよるが必要に応じて全面に下地層が
形成される。

【００２３】半導体膜は、（下地層が形成された）基板
上に例えば５００Å程度と薄く形成され、特に駆動回路
部、そして画素部は必要に応じて、というよりも駆動回
路部等は原則としてエキシマレーザ等によりアモルファ
ス状から多結晶（大きな結晶粒や単一の結晶からなるこ
と）化され、更に不必要な部分は除去されて基板上の半
導体素子の配列に適合するように孤立化（パターン化）
され、そしてソース電極、ドレイン電極に接続される部
分たるソース領域、ドレイン領域にＢやＰ等の不純物を
注入される。更にこれも当然のことであるが、注入され
た不純物の活性化のため、基板材質との兼ね合いもある
が極力高い温度で熱処理がなされる。

【００２４】ゲート絶縁膜は、個々の多結晶半導体薄膜
のチャネル領域直上等少なくとも一部分を覆う。

【００２５】第１のゲート電極は、ゲート絶縁膜を挟ん
で少なくとも一部分が多結晶半導体膜のチャネル領域と
対向する位置に形成され、そして耐熱点が後述の熱処理
の際に変形、歪等が発生しないという面から定まる基板
の耐える温度、ガラス基板ならば約６００℃より余裕を
見て１００℃以上高い（そして勿論、加工性良好な）耐
熱性の物質、例えば高融点金属、更に好ましくは密度が
大きくこのため不純物イオン注入時にチャネル領域のマ
スクとして作用する金属からなる。そしてこれにより、
第１のゲート電極等をマスクとして不純物を多結晶半導
体に注入後、基板の耐える上限の温度での熱処理が可能
となる。

【００２６】第２のゲート電極あるいはこれに加えての
長い配線は、熱処理後に第１のゲート電極と電気的に接
続されて形成され、そして第１のゲート電極を構成する
耐熱物質よりも電気抵抗が低く、かつ耐熱点が熱処理よ
り低い、少くも余裕がない（そして勿論、加工性良好
な）金属が用いられている。

【００２７】以上の他、原則として不純物の活性化と併
せて行なわれるが必要に応じてのダングリングボンドの
結合（不純物の注入で生じたシリコン結晶の修復）、不
必要な水素の追い出し等のための別途の熱処理、半導体
素子としての機能発揮のため当然のことであるがソース
電極、ドレイン電極、層間絶縁膜の形成等がなされるの
は勿論である。

【００２８】その他、半導体装置としての適切な機能発
揮のため、各半導体素子への必要な結線、更には液晶表
示装置としての機能の発揮のため対向基板の貼り付け、
基板間隔保持のためのガラス球の散布、液晶の注入等が
なされるのは勿論である。請求項２記載の発明において
は、（多結晶）半導体膜は、シリコン、シリコン−ゲル
マニウム、シリコン−ゲルマニウム−炭素等のシリコン
系半導体膜であることを特徴としている。

【００２９】上記構成により、以下の作用がなされる。

【００３０】液晶表示装置用等の半導体装置の基板上に
形成された各半導体素子用の半導体膜は、アモルファス
状、大きな結晶場合によっては単一の結晶からなる多結
晶状を問わず、シリコン、その他電界移動度や再結晶温
度が低い等の面でシリコンに優れるため目下開発されつ
つあるシリコン−ゲルマニウム、シリコン−ゲルマニウ
ム−炭素等のシリコンを主成分とするシリコン系半導体
膜とされている。

【００３１】請求項３記載の発明においては、シリコン
系半導体膜は、大きな結晶粒、場合によっては単一の結
晶からなる多結晶シリコン（ポリシリコン）であること
を特徴としている。

【００３２】上記構成により、以下の作用がなされる。

【００３３】シリコン系半導体膜は、基板上に形成され
たＴＦＴとして広く採用されている多結晶シリコンであ
る。このため、応答性等が優れたものとなる。

【００３４】請求項４記載の発明においては、第１のゲ
ート電極の材料が、通常の意味での耐熱材料として実績
のある、そして融点が１０００℃以上であり、工作も容
易なＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、
Ｗ若しくはそれらを主要材料（５０重量％以上、好まし
くは７５重量％以上、より好ましくは９０重量％以上）
とする合金であり、第２のゲート電極の材料が、上記第
１のゲート電極材料よりは耐熱性が劣るものの電気抵抗
の低いＡｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、Ａｌ−Ｚ
ｒ、Ａｌ−Ｓｃ、Ａｌ−Ｓｃ−Ｃｕ、Ａｌ−Ｐｄ、Ａｌ
−Ｓｉ、Ａｌ−Ｆｅ、Ａｌ−Ｃｏ、Ａｌ−Ｎｉ、Ａｌ−
Ｉｒ、Ａｌ−Ｙ、Ａｌ−Ｎｄ、Ａｌ−Ｇｄ等のＡｌ系金
属であることを特徴としている。

【００３５】上記構成により、以下の作用がなされる。

【００３６】基板上の半導体素子に対応して形成するこ
とが容易、しかも熱処理の温度で変形、半導体材料等他
の物質と化学反応しない、更には不純物注入時の遮蔽
（マスク）としても好適なＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎ
ｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ若しくはそれらを主要材とす
る合金が、第１のゲート電極の材料として選定される。
このため、基板から定まる上限での温度での熱処理をな
しうる。

【００３７】Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、Ａ
ｌ−Ｚｒ、Ａｌ−Ｓｃ、Ａｌ−Ｓｃ−Ｃｕ、Ａｌ−Ｐ
ｄ、Ａｌ−Ｓｉ、Ａｌ−Ｆｅ、Ａｌ−Ｃｏ、Ａｌ−Ｎ
ｉ、Ａｌ−Ｉｒ、Ａｌ−Ｙ、Ａｌ−Ｎｄ、Ａｌ−Ｇｄ等
の耐熱性こそ低いものの電気抵抗が低く、しかも（これ
は当然のことであるが）加工性が良好なＡｌ系金属（Ａ
ｌの含有量が９４ａｔ（原子）％以上、好ましくは９６
ａｔ％以上、より好ましくは９８ａｔ％以上）が、熱処
理後形成される第２のゲート電極の材料として選定され
る。

【００３８】請求項５記載の発明においては、第１のゲ
ート電極は、全面に導電用不純物を注入されたシリコ
ン、シリコン−ゲルマニウム、シリコン−ゲルマニウム
−炭素等のシリコン系半導体膜であることを特徴として
いる。

【００３９】上記構成により、請求項１から請求項３記
載の発明において、ゲート電極がシリコンやシリコン系
半導体であるので、酸化珪素からなるゲート絶縁膜との
界面が安定し、トランジスタ素子としての特性の安定
性、特にスレッショルド電圧の安定性を確保し易くな
り、ひいてはこの面から優れた半導体装置となる。

【００４０】また、同じシリコン系の材料であるため、
ＣＶＤにて同一チャンバ内で基板を外部の汚染物の存在
する雰囲気に晒すことなく連続成膜し得、この面からも
界面の安定性が良好となる。

【００４１】請求項６記載の発明においては、第１のゲ
ート電極を構成する半導体膜がアモルファス状等でなく
粒径の大きい結晶や場合によっては単一の結晶からなる
多結晶シリコンであることを特徴としている。

【００４２】上記構成により、以下の作用がなされる。

【００４３】第１のゲート電極を構成する半導体膜は多
結晶シリコンであり、このため電界移動効果等が良好で
あり、応答性等半導体素子としての性能が大変優れたも
のとなっている。

【００４４】請求項７記載の発明においては、第１のゲ
ート電極を形成する多結晶シリコン膜は固相成長法にて
形成（多結晶化）された固相成長多結晶シリコン膜であ
り、一方ソース領域、ドレイン領域に不純物を注入され
た多結晶半導体膜は、レーザアニールにて多結晶化され
たレーザアニール多結晶シリコン膜であることを特徴と
している。

【００４５】上記構成により、以下の作用がなされる。

【００４６】第１のゲート電極を形成する多結晶シリコ
ン膜を固相成長法で多結晶化する場合においては、レー
ザアニールほどの高温を必要とせず、このためシリコン
膜中に注入された不純物の活性化等のための熱処理時に
同時に多結晶化がなされる。

【００４７】また、能動領域を有する半導体層はレーザ
アニールにより多結晶化されたため、電界移動効果等に
優れたシリコン膜であり、このため半導体素子、ひいて
はこれを採用した液晶表示装置の性能も優れたものとな
る。

【００４８】請求項８記載の発明は、請求項７記載の発
明の半導体素子の製造方法であり、請求項７記載の発明
の装置と同様の作用、効果がなされることとなる。

【００４９】請求項９記載の発明においては、請求項８
記載の発明において、ゲート絶縁膜と第１のゲート電極
が同一チャンバ内で同一の装置を使用して連続して形成
されることとなるため、非常に優れた半導体が得られる
こととなる。

【００５０】

【発明の実施の形態】以下、本発明をその実施の形態に
基づいて説明する。 （第１の実施の形態）本実施の形態は、第１のゲート電
極を耐熱金属にて形成したものである。

【００５１】図１に、本発明の第１の実施の形態におけ
る半導体装置の半導体素子の構造を示す。

【００５２】以下、本図を参照しつつ、この半導体素子
の製造工程に従って、その製造方法と構造を説明する。 １）ガラス基板１上に、ＳｉＯ₂ 、ＳｉＮｘ等からなる
下地（アンダーコート）膜２を設ける。 ２）下地膜上に、３００〜８００オングストローム程度
のアモルファス状のシリコン膜３を設ける。 ３）レーザーアニール法（溶融、再結晶）等により、こ
のアモルファス状のシリコン膜を多結晶化する。（大き
な粒径の結晶からなる膜とする。） ４）フォトリソグラフィ及びエッチングにより、この多
結晶化したシリコン膜の不必要な部分を除去し、基板上
に形成されるべきトランジスタ（素子）の配列に従っ
て、個々のトランジスタ用の半導体（構成部分）として
孤立化された多結晶シリコンとする。即ち、いわゆるパ
ターンを形成する。（なお、本図１の上段の平面図とＢ
Ｂ断面図に示すシリコン膜３は、この孤立化され、多結
晶化された状態のものである。） ５）パターン化されたシリコンの膜３を覆うように、Ｓ
ｉＯ₂ 等からなるゲート絶縁膜６を設ける。 ６）ゲート絶縁膜上にスパッタリング等にてＴｉ、Ｚ
ｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ等その融点
が１０００℃以上の金属からなる第１のゲート電極膜９
を設ける。 ７）第１のゲート電極膜９を、ゲート電極兼注入マスク
となる部分を残して除去する。即ち、フォトリソグラフ
ィ及びエッチングによりパターン化する。なお、シリコ
ン膜と同じく、第１のゲート電極膜もこの状態のが図示
されている。本図１のＡＡ断面図に示すように、パター
ン化された第１のゲート電極膜９は、半導体膜のソース
領域、ドレイン領域方向に直交する方向に細長く、ＢＢ
断面図の右側に示すように、半導体膜３の形成がなされ
ていない部分にまで第２のゲート電極膜１０との接続用
部が張り出している。なお、第２のゲート電極膜につい
ては後に説明する。 ８）このパターン化された第１のゲート電極膜９を注入
マスク（遮蔽）として、上部より不純物｛ｎ型トランジ
スタならばＰ（燐）｝の注入、いわゆるドーピングを行
う。従って、本図１のＡＡ断面図に示すように、この第
１のゲート電極膜下部の半導体は不純物の存在しないチ
ャネル領域３０となり、この部分を除く半導体は、この
不純物のため電気伝導性が向上したソース領域３１及び
ドレイン領域３２となる。（本図のＡＡ断面図に示すシ
リコン膜３は、この状態のものである。また、点々に比
較して大きな黒丸２０は、打ち込まれた不純物を示
す。） ９）注入した不純物の活性化及び注入時に不純物と同時
に注入された水素による結晶の破損部の回復、余計な水
素の追い出しのため熱処理を行う。なお、この際の温度
であるが、熱収縮、変形等から定まるガラス基板の耐熱
点を考慮して４５０〜６００℃とする。ただし、温度が
高いほど好ましいのは勿論である。 １０）Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、Ａｌ−Ｚ
ｒ、Ａｌ−Ｓｃ、Ａｌ−Ｓｃ−Ｃｕ、Ａｌ−Ｐｄ、Ａｌ
−Ｓｉ、Ａｌ−Ｆｅ、Ａｌ−Ｃｏ、Ａｌ−Ｎｉ、Ａｌ−
Ｉｒ、Ａｌ−Ｙ、Ａｌ−Ｎｄ、Ａｌ−Ｇｄに代表される
電気抵抗の低いＡｌ合金を用いて、上記第１のゲート電
極膜を覆って第２のゲート電極膜１０を設ける。

【００５３】なおここで、電気抵抗の低い純Ａｌでな
く、Ｃｕ、Ｓｉ、Ｚｒ等を添付しているのは、後工程に
おいても基板が４００〜５４０℃程度の温度に晒されう
るためヒロックやボイド発生防止を図る等のためであ
る。 １１）パターン化された第１のゲート電極９との電気的
な接続やトランジスタの機能発揮のために他部との電気
的な接続が必要となるが、そのため基板全面を覆って形
成されているこの第２のゲート電極膜のうち不必要な部
分をフォトリソグラフィ及びエッチングにより除去す
る。すなわち、本来の第２のゲート電極膜１０を形成す
る。

【００５４】本図の平面図及びＢＢ断面図はこの状態の
第２のゲート電極膜を示している。

【００５５】このゲート電極膜１０は、そして自明のこ
とであるためわざわざは図示していないが、基板の左右
端等に存在する制御回路等に接続されることとなる。 １２）ＳｉＯ₂ 等を用いて第１の層間絶縁膜１１を設け
る。 １３）トランジスタの能導領域としての役割を担うシリ
コン膜３（及び必要に応じて第２のゲート電極膜１０）
に対して電気的な接続部を形成するため、第１の層間絶
縁膜１１の所定位置に貫通孔、いわゆるコンタクトホー
ルを設ける。 １４）配線金属膜１４を設ける。なおこの際、上記１
３）の工程で形成された貫通孔内にもこの配線金属材が
充たされることとなる。 １５）フォトリソグラフィ及びエッチングにより、電気
的な接続に必要な配線部分及び上記貫通孔内を残して配
線金属膜を除去する、すなわちいわゆるパターン化す
る。これにより、ソース電極（あるいはドレイン電極）
１４が形成される。 １６）第２の層間絶縁膜１２を設ける。 １７）シリコン膜３（あるいは必要に応じて第２のゲー
ト電極膜１０に対して電気的な接続をとる目的で、この
第２の層間絶縁膜１２の所定位置にも貫通孔を設ける。 １８）透明導電膜１５を設ける。そしてこの場合にも、
貫通孔内に透明電極性物質が充たされることとなる。 １９）上記配線金属膜１４の場合と同じく、フォトリソ
グラフィ及びエッチングにより、必要な部分を残して透
明導電膜１５をパターン化する。これにより、ドレイン
電極（あるいはソース電極）１５が形成される。（な
お、ＡＡ断面図は、コンタクトホール内にソース電極及
びドレイン電極が形成された状態を示す。）以上の工程
により、薄膜の半導体素子、そして基板上にこの半導体
素子が多数配列された半導体装置が完成する。 （第２の実施の形態）本実施の形態は、第１のゲート電
極と固相成長にて形成した多結晶シリコン膜としたもの
である。

【００５６】図２に、本発明の第２の実施の形態の半導
体装置の形成された半導体素子の構造を示す。

【００５７】以下、本図を参照しつつこの半導体素子の
製造工程に従ってその製造方法と構造を説明する。 １）ガラス基板１上にＳｉＯ₂ 、ＳｉＮｘ等からなる下
地膜２を設ける。 ２）スパッタリング等により、下地膜上にアモルファス
状の第１のシリコン膜３を設ける。 ３）エキシマレーザーを使用するレーザーアニール法等
により、この第１のシリコン膜３を多結晶化する。 ４）多結晶化したシリコン膜の不必要な部分を、フォト
リソグラフィ及びエッチングにより除去し、パターンを
形成する。なお、本図の平面図とＢＢ断面図に示すのは
この状態のシリコン膜である。 ５）ＳｉＯ₂ 等を用いて、このパターン化された第１の
シリコン膜３全体を覆うようにゲート絶縁膜６を設け
る。 ６）ゲート絶縁膜６上に、第１のゲート電極を形成する
こととなるアモルファス状の第２のシリコン膜５を設け
る。なおこの際、ゲート絶縁膜６と第２のシリコン膜５
は真空室（箱）内でＣＶＤ（化学気相成長法）で連続成
膜する。そしてこれにより、ゲート絶縁膜６と第２のシ
リコン膜５の界面がＨＥＰＡフィルターから飛び散った
ガラスやその内部に存在する混入物としての硼素（Ｂ）
等による汚染から防止され、ひいてはトランジスタ特性
の変動が防止される。

【００５８】なおまた、この連続成膜のため、基板上に
ゲート絶縁膜や第２のシリコン膜を形成する室（あるい
は箱状の容器）は、相連続若しくは近接して、あるいは
兼用で設けられ、更に別室の場合には両室間を連絡する
通路や搬送手段の存在する部屋も真空にしたり、清浄な
窒素ガスを充填したりするようにされていたりするのは
勿論である。 またこのため、各室には基板の搬出入、
据付け等のため、いわゆるロボットアーム（位置決め機
能を有する搬送装置）が装備されたり、ＣＶＤ装置が一
体的に構成されたりしているのも勿論である。

【００５９】ただし、部屋を真空にしたり、真空室内で
ロボットアームやローラ更には押出機等を使用して基板
を搬送したりすることやロボットアームを装備したりす
るのは技術的に容易である（例えば、原子力関係や自動
車産業等でも使用されている）ため、その説明は省略す
る。 ７）フォトリソグラフィ及びエッチングにより、後述の
不純物の注入時に遮蔽として使用する部分を残して第２
のシリコン膜５をパターン化する。なお、パターン化に
より残された第２のシリコン膜が第１のゲート電極に用
いられる。 ８）不純物（ｎ型トランジスタならばＰ）の注入を行
う。なおこの注入は、第１のシリコン膜と第２のシリコ
ン膜のそれぞれに注入濃度のピークが位置するように加
速電圧を２段階以上に変化させて行なう。

【００６０】すなわち、第１のシリコン膜は半導体素子
の半導体部分、能動領域としての作用、効果を発揮する
ための注入であり、これにより先の第１の実施の形態と
同様にソース領域、ドレイン領域（更に、必要に応じて
のＬＤＤ領域）を形成するものである。一方、第２のシ
リコン膜はゲート電極として良好な導電性を発揮するた
め、すなわち、いわば配線としての作用、効果を発揮す
るため注入するものである。このため、各シリコン膜へ
の不純物の注入量（密度）は相違することとなる。従っ
て、不純物の注入に際しては、必要に応じて適当なレジ
ストをマスクとして追加して形成したりする。

【００６１】またここで、第１のシリコン膜３中と第２
のシリコン膜５と対向している部分３０は、第２のシリ
コン膜が完全な遮蔽となるため、この部分の第１のシリ
コン膜への不純物の注入は当然ない。すなわち、この部
分がチャネル領域となる。図２のＡＡ断面図の第１のシ
リコン膜、ＢＢ断面図の第２のシリコン膜内の点々に比
較して大きな黒丸２０は、注入された不純物である。 ９）両方のシリコン膜における注入した不純物の活性化
と第２のシリコン膜５の結晶化（固相成長法）とを目的
として、５５０〜６００℃で熱処理を行う。なお、第２
のシリコン膜５の成膜時に、Ｔｉ，Ｎｉ，Ｐｄの何れか
を添加すると結晶化が促進されるため、あらかじめこれ
らを添加しておく。（なおまた、第２のシリコン膜の結
晶化は固相成長法でなく、レーザーアニール法であって
もよいのは勿論であるが、この場合には再度のレーザー
照射が必要なだけでなく、アニール時の熱が他部分へ悪
影響を及ぼさないようにする必要がある。このため、ケ
ースにもよるが一般的には、本発明の出願時点では所要
工数が増加する。） １０）ＳｉＯ₂ 等を用いて下部層間絶縁膜１３を設け
る。 １１）第２のシリコン膜５に電気的接続をとる目的でこ
の下部層間絶縁膜１３に貫通孔を設ける。 １２）望ましくは、電気比抵抗の低いＡｌ、Ａｌ−Ｃ
ｕ、Ａｌ−Ｃｕ−Ｓｉ、Ａｌ−Ｚｒ、Ａｌ−Ｓｃ、Ａｌ
−Ｓｃ−Ｃｕ、Ａｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｆｅ、
Ａｌ−Ｃｏ、Ａｌ−Ｎｉ、Ａｌ−Ｉｒ、Ａｌ−Ｙ、Ａｌ
−Ｎｄ、Ａｌ−Ｇｄ等のＡｌ系金属、やむを得なけれ
ば、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、
Ｗ等の高融点金属を用いてゲート電極膜８を設ける。 １３）フォトリソグラフィ及びエッチングにより、上記
貫通孔内や電気的な接続に必要な部分を残してゲート電
極膜を除去する。すなわち、いわゆるパターン化をす
る。図２のＡＡ断面図、ＢＢ断面図に示すのは、この状
態の第２のゲート電極８及びこれにつながる配線８であ
る。 １４）ＳｉＯ2 等を用いて第１の層間絶縁膜１１を設け
る。 １５）第１のシリコン膜３（及び必要に応じて第２のゲ
ート電極膜）に対して電気的な接続をとる目的でゲート
絶縁膜６、第１の層間絶縁膜１１に貫通孔を設ける。但
し、図では第２のゲート電極膜用の孔は示していない。 １６）配線金属膜１４を設ける。 １７）フォトリソグラフィ及びエッチングにより、配線
の電気的な接続に必要な部分を残して配線金属膜を除去
し、いわゆるパターン化をする。図２の平面図及びＡＡ
断面図には、この状態の配線金属膜を示す。そしてこれ
により、ソース電極（あるいはドレイン電極）１４及び
それに接続される配線１４が形成される。 １８）第２の層間絶縁膜１２を設ける。 １９）第１のシリコン膜３（あるいは必要に応じてゲー
ト電極膜８）に対して電気的な接続をとる目的で第１の
層間絶縁膜１１と第２の層間絶縁膜１２に貫通孔を設け
る。 ２０）上記貫通孔を含む位置に透明導電膜１５を設け
る。 ２１）フォトリソグラフィ及びエッチングにより、不必
要な部分を除去して透明導電膜をパターン化する。図２
には、この状態の透明導電膜を示す。そしてこれによ
り、ドレイン電極（あるいはソース電極）及びそれに接
続される配線が形成される。

【００６２】以上の工程により半導体素子が、ひいては
多数の半導体素子がその表面に形成された半導体装置が
完成する。

【００６３】以上、本発明を幾つかの実施の形態に基づ
いて説明してきたが、本発明は何もこれらに限定されな
いのは勿論である。すなわち、例えば以下のようにして
いる。 １）基板の材料は、石英等ガラス以外のもの、更には反
射型液晶表示装置用のＴＦＴ形成基板として不透明な物
質、例えば絶縁処理を施した金属薄板としている。なお
これらの場合には、基板の耐熱点がガラスと異なり、こ
のためシリコンの熱処理温度も異なってくるため、第１
のゲート電極用の耐熱金属も別途の材質とされることも
ある。

【００６４】具体的には、将来の技術発達のもとで、よ
り低温でのシリコンの熱処理が可能になった場合に、基
板としては高融点プラスチックを使用し、第１のゲート
電極用の耐熱金属として耐ヒロック性の優れたアルミ合
金を使用し、第２のゲート電極には純アルミニウムやこ
れに近い低抵抗金属を使用する。あるいは、ガラスより
も耐熱性の優れたかつ安価な基板が出現し、また銅や銀
の加工技術が開発された場合に、第２のゲート電極とし
て銀や銅系統の合金を使用する等である。 ２）半導体の材料としてＳｉ−Ｇｅ、Ｓｉ−Ｇｅ−Ｃ等
としている。なお、この場合にも、熱処理温度が相違
し、ひいては配線用の金属等も相違してくることがあり
うる。

【００６５】

【発明の効果】以上の説明でわかるように、第１の発明
によれば、ゲート電極近傍の短い第１のゲート電極形成
用膜として最初に高融点金属など耐熱性の高い材料を不
純物注入のマスクを兼ねて形成し、これと併せて熱処理
後比抵抗の低いＡｌ及びＡｌ合金を用いて基板上の長い
ゲート配線を兼ねた第２のゲート電極形成用膜を形成す
るため、ゲート配線における基板の耐熱温度から定まる
熱処理温度に対する充分な耐熱性と高精細な画素表示の
ための低抵抗性の両立を可能とする。

【００６６】ひいては、配線遅延がなく、この一方基板
の耐熱点から定まる上限の温度での熱処理が可能とな
る。このため、半導体膜の性質も優れ、大型、高精細の
液晶パネルに最適の半導体装置を提供しうることを可能
とする。

【００６７】また、第２の発明によれば、珪素化合物か
らなるゲート絶縁膜を挟んで導電性の多結晶シリコンか
らなる第１のゲート電極を設けることにより、従来の金
属性ゲート電極の場合に比較して、界面が安定となり、
トランジスタの特性の安定性が増大する。

【００６８】またこの際、第１のゲート電極としての多
結晶シリコンは、必ずしもトランジスタ本体あるいは能
動層ほどの高い結晶性は必要とされないので、不純物イ
オン注入後の活性化のための熱処理時に固相成長法によ
り形成することにより、工数、コストの削減が図れる。

【００６９】以上の他、ゲート絶縁膜と第２のシリコン
膜を真空チャンバー内で連続成膜するため、それらの膜
界面を清浄に保つこととなり、界面の汚染によるトラン
ジスタ特性の変動が防止され、信頼性の高い半導体装置
を提供しうる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態の半導体素子の構
造図である。

【図２】 本発明の第２の実施の形態の半導体素子の構
造図である。

【図３】 従来技術の半導体素子の構造図である。

【符号の説明】

１ ガラス基板 ２ アンダーコート膜 ３ （パターン化された）シリコン膜 ３０ チャネル領域 ３１ ソース領域 ３２ ドレイン領域 ４ （パターン化された）第１のシリコン膜 ５ （パターン化された）第２のシリコン膜 ６ ゲート絶縁膜 ７ （パターン化された）ゲート電極 ８ （パターン化された）ゲート電極（膜） ９ （パターン化された）第１のゲート電極（膜） １０ （パターン化された）第２のゲート電極膜 １１ 第１の層間絶縁膜 １２ 第２の層間絶縁膜 １３ 下部の層間絶縁膜 １４ （パターン化された）配線金属膜 １５ （パターン化された）透明電極膜 ２０ 不純物

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２７Ｇ ６２７Ｂ Ｆターム(参考） 2H092 HA28 JA24 JA33 JA40 KA04 KA05 KA10 KA12 KA19 KB25 MA05 MA07 MA13 MA17 MA27 MA30 NA27 NA28 5F052 AA02 BB07 DA02 DA10 DB01 DB07 FA00 JA01 JA10 5F110 AA03 AA26 BB01 CC02 DD02 DD13 DD14 EE03 EE04 EE06 EE09 EE14 EE36 EE37 EE38 EE44 FF02 FF29 GG01 GG02 GG13 GG25 GG33 GG35 GG43 GG44 HJ01 HJ12 HJ23 HL02 HM15 NN03 NN23 PP03 PP10 PP27 PP34 QQ09 QQ11

Claims (9)

【特許請求の範囲】
1. 【請求項１】 基板と、 前記基板上に形成され、そしてソース領域、ドレイン領
   域に不純物を注入された半導体膜と、 前記半導体膜のチャネル領域を含む少なくとも一部分を
   覆うゲート絶縁膜と、 前記ゲート絶縁膜を挟んで少なくとも一部分が前記半導
   体膜と対向する、そして耐熱点が前記基板の耐える温度
   より１００℃以上高い耐熱物質からなる第１のゲート電
   極と、 前記第１のゲート電極と電気的に接続され、そして上記
   第１のゲート電極を構成する耐熱物質よりも電気抵抗が
   低くかつ耐熱点が低い金属を用いた第２のゲート電極を
   有する半導体素子とを有していることを特徴とする半導
   体装置。
2. 【請求項２】 前記半導体膜は、 シリコン、シリコン−ゲルマニウム、シリコン−ゲルマ
   ニウム−炭素等のシリコン系半導体膜であることを特徴
   とする請求項１記載の半導体装置。
3. 【請求項３】 前記シリコン系半導体膜は、 多結晶シリコン膜であることを特徴とする請求項２記載
   の半導体装置。
4. 【請求項４】 前記第１のゲート電極は、 Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ若
   しくはそれらを主要材料とする合金からなる耐熱電極で
   あり、 前記第２のゲート電極は、 Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、Ａｌ−Ｚｒ、Ａ
   ｌ−Ｓｃ、Ａｌ−Ｓｃ−Ｃｕ、Ａｌ−Ｐｄ、Ａｌ−Ｓ
   ｉ、Ａｌ−Ｆｅ、Ａｌ−Ｃｏ、Ａｌ−Ｎｉ、Ａｌ−Ｉ
   ｒ、Ａｌ−Ｙ、Ａｌ−Ｎｄ、Ａｌ−Ｇｄ等のＡｌ系金属
   からなる低抵抗電極であることを特徴とする請求項１、
   請求項２若しくは請求項３記載の半導体装置。
5. 【請求項５】 前記第１のゲート電極は、 全面に導電用不純物を注入されたシリコン、シリコン−
   ゲルマニウム、シリコン−ゲルマニウム−炭素等のシリ
   コン系多結晶半導体膜であることを特徴とする請求項
   １，請求項２若しくは請求項３記載の半導体装置。
6. 【請求項６】 前記第１のゲート電極を構成するシリコ
   ン系多結晶半導体膜は、 多結晶シリコン膜であることを特徴とする請求項５記載
   の半導体装置。
7. 【請求項７】 前記第１のゲート電極を構成する多結晶
   シリコン膜は、 固相成長法にて多結晶化された固相成長多結晶シリコン
   膜であり、 前記ソース領域、ドレイン領域に不純物を注入された半
   導体膜は、 レーザアニールにて多結晶化されたレーザアニール多結
   晶シリコン膜であることを特徴とする請求項６記載の半
   導体装置。
8. 【請求項８】 基板と、基板上に形成され、そしてソー
   ス領域、ドレイン領域に不純物を注入された能動領域を
   有する多結晶半導体膜と、該多結晶半導体膜のチャネル
   領域を含む少なくとも一部分を覆うゲート絶縁膜と、ゲ
   ート絶縁膜を挟んで少なくとも一部分が多結晶半導体膜
   と対向する。そして、導電用不純物を注入され、固相成
   長法にて形成された固相成長多結晶シリコン膜からなる
   第１のゲート電極と第１のゲート電極と電気的に接続さ
   れ、そして電気抵抗が低い金属を用いた第２のゲート電
   極を有する半導体素子を有している半導体装置の製造方
   法であって、 基板上所定位置に、能動領域を有することとなる多結晶
   半導体膜を形成する多結晶半導体膜形成ステップと、 上記形成された多結晶半導体膜上の少なくもチャネル領
   域上にゲート絶縁膜を形成するゲート絶縁膜形成ステッ
   プと、 上記形成されたゲート絶縁膜上に、第１のゲート電極の
   形成されるべき位置に固相成長して多結晶シリコン膜を
   形成することとなる非晶質シリコン膜を形成する非晶質
   シリコン膜形成ステップと、 上記形成された多結晶半導体膜のソース領域、ドレイン
   領域となる部分に不純物イオンを注入する多結晶半導体
   膜不純物注入ステップと、 上記形成された非晶質シリコン膜に導電用不純物イオン
   を注入する非晶質シリコン膜不純物注入ステップと、 上記多結晶半導体膜及び非晶質シリコン膜の固相成長を
   兼ねた熱処理ステップとを有していることを特徴とする
   半導体装置の製造方法。
9. 【請求項９】 前記ゲート絶縁膜形成ステップと非晶質
   シリコン膜形成ステップは、 ＣＶＤにてゲート絶縁膜を形成後、同一装置内で基板を
   外部に晒すことなく、同じくＣＶＤにて非晶質シリコン
   膜を形成するＣＶＤ採用連続成膜ステップであることを
   特徴とする請求項８記載の半導体装置の製造方法。