JP3026215B1 - 半導体装置電極構造 - Google Patents

半導体装置電極構造

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JP3026215B1
JP3026215B1 JP10354636A JP35463698A JP3026215B1 JP 3026215 B1 JP3026215 B1 JP 3026215B1 JP 10354636 A JP10354636 A JP 10354636A JP 35463698 A JP35463698 A JP 35463698A JP 3026215 B1 JP3026215 B1 JP 3026215B1
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一司 三木
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Abstract

【要約】 【目的】 微細構造の半導体装置に整合した半導体装置
電極構造を提供すること。 【解決手段】 半導体表面のテラス内に埋め込まれた半
導体表面上にドーパント材料を埋め込み、表面再配列構
造を形成し、半導体結晶と原子オーダで電気的接触をと
る。ドーバント埋め込み構造の上に金属材料を積層して
半導体装置の電極を作製する。半導体基板表面がシリコ
ン(001)面で、ドーバント材料がビスマスである場
合、ドーバント埋め込み構造はシリコン最上層に埋め込
まれた細線構造となる。ドーバント材料が酸化しやすい
場合、金属材料層とドーバント埋め込み構造の間に半導
体材料層を設ける。この半導体材料層は導電性を示す範
囲内、ドーパントの不純物ボーア半径と金属材料層の波
動関数の広がりとの和程度とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の電極
構造、特に微細構造半導体装置の半導体と原子レベルで
接触する電極構造に関する。
【0002】
【従来の技術】半導体装置の配線技術は、半導体装置の
作製に欠かせないものである。従来、半導体装置の電極
は、微細加工を施した後の半導体表面に半導体リソグラ
フィー技術を用いて配線を形成する部分をくり貫いたパ
ターニングを作製し、この表面に金属材料を蒸着積層
し、最終的にリフトオフあるいは化学的機械研磨により
不要な金属材料部分を取り除いて形成していた。この電
極形成後、合金アニール等を施していた。
【0003】
【発明が解決しようとする課題】上記の電極形成工程で
は電極と半導体基板との電気的接合を行うために半導体
基板にドーバント元素を混入したり、更に電極金属材料
中の金属元素又はドーパント材料を半導体基板表面層に
意図的に拡散する合金処理を行う。あるいは電極材料を
蒸着する前にドーパントの拡散処理を事前に行ったりし
ている。
【0004】これはドーパント材料がシリコン中に拡散
して、高濃度ドーパントにより電極接合部に低抵抗領域
が形成されるためと考えられている。電極と接触する箇
所のショットキーバリアーを低減するためドーバントの
利用はある程度必要であるが、従来技術の延長上では、
金属元素またはドーバント材料は所定距離拡散する。こ
の拡散により半導体微細構造が破損されるのを回避する
ために微細構造の寸法縮小化に制限が生じ、さらに合金
処理である高熱処理により微細加工部分が破損されるこ
とが予測される。
【0005】本発明は、新たなる原理に従い、上記の従
来技術では実現できず、又将来的に実用化されるべき半
導体装置の微細加工に整合した電極形成技術を提供せん
とするものである。
【0006】
【課題を解決するための手段】本発明は、半導体表面上
のテラス内にドーパント材料を埋め込み半導体表面上表
面再配列構造を形成し、ドーパント埋め込みの表面再配
列構造上に金属材料層を積層した構造の半導体装置電極
構造により、電極、基板間の電気的接触を原子オーダで
とる。
【0007】
【発明の実施の態様】図1は本発明の半導体装置電極構
造の実施例である。同図(a)は本発明の基本的実施例
で、11は半導体基板(例えばシリコン基板)、12は
半導体表面のテラスの最上層にドーバント金属材料(例
えばビスマス)を埋め込んだドーバント表面再配列構造
で、埋め込み細線状の構造を形成している。13は電極
金属薄膜(例えばアルミニウム薄膜)である。埋め込ま
れた金属細線の元素は不純物ドーバントとして作用し、
半導体結晶と原子レベルで電気的に接触しているので電
極と基板との接触抵抗は良好な低抵抗となる。
【0008】同図(b)は他の実施例で、15はドーバ
ント表面再配列構造12の真上に薄く被覆した半導体層
である。(なお、本明細書の同一参照符号は同一のもの
を示している。)この半導体層15は、ドーバント材料
が酸化により電気伝導が悪化するのを防止するために、
酸化防止用として配置される。ドーバント材料が酸化さ
れやすい材料である場合に設けると良い。その厚さは電
気伝導に影響しない程度の厚さで薄く被覆される。ドー
バント材料としてビスマスを使用した場合、半導体層1
5の材料にシリコンを使用すると良い。
【0009】半導体層15の厚さは良好な電気的接触が
得られる厚さであるが、電気伝導は自由電子が移動でき
る範囲であるので、その厚さは電極材料である金属元素
の電極薄膜13からの波動関数の広がりとドーパントの
有効領域を示すボーア半径との和の領域間の厚さであれ
ば十分であると考えられる。ビスマスがシリコン結晶中
にシリコン原子と置換している場合にはボーア半径は約
0.9 nm程度と考えられている。シリコン層層の厚みを約
2nm程度まで大きくしても図1(a)の実施例と同じ接
合抵抗であった。このことから、更に電極材料のアルミ
ニウムの波動関数の広がりも考慮する必要もあると考え
られる。
【0010】図1(a)の基本的実施例の電極構造の作
製工程を図2〜4により説明する。図2は本発明の電極
構造を作製する装置例である。20は結晶成長装置、2
1は真空室、22は真空室を真空にする排気装置、23
a、23bはそれぞれドーバント材料、電極金属材料の
原料供給装置、24a、24bは原料供給装置23a、
23bの基板への原料供給を制御するシャッタ、25は
半導体基板結晶で、26は半導体基板結晶25の表面を
加熱するヒータ、27aは半導体基板結晶上の薄膜の成
長状態を検出するための電子回折装置の電子銃、27b
はその蛍光スクリーンである。なお、図示してないが、
走査型トンネル顕微鏡(STM)、2次電子質量分析器
が設けられている。
【0011】図4は図3の電極構造作製工程における基
板の温度制御を示す。ドーバント蒸着時(t1期間)の基
板温度T1はドーバント材料の蒸発温度以下の適当な温
度に設定され、その後(t2期間)の電極材料蒸着時の基
板温度T2は常温に設定され、それぞれヒータ26によ
り温度制御される。基板への原料供給は原料供給装置の
シャッタ24a、24bにより制御される。蒸着膜の単
原子層の濃度は電子線回折装置の蛍光スクリーン27b
上の図形(図6)の輝度カーブによって蒸着工程中に確
認できる。
【0012】図3は図1(a)の実施例の電極構造の作
製プロセス工程例で、基板結晶、ドーバント材料、電極
材料をそれぞれシリコン、ビスマス、アルミニウムを使
用した場合の例である。シリコン(001)基板表面3
4に電極形成部分を設ける部分を位置決めするために、
リソグラフィー技術等を利用してシリコン酸化膜による
マスク35を形成する(図3(a)工程)。
【0013】次にマスク窓開口部に半導体表面上にドー
パント表面再配列構造32を形成する((b)工程)。
基板温度T1をビスマス蒸発温度以下の温度例えば500
℃近傍に設定し、シリコン基板31上に向けてn型ドー
パントのビスマスを約5時間蒸発させ、基板への吸着速
度(原料供給装置の加熱温度、原料供給量により決ま
る)を基板からの蒸発速度(基板温度により決まる)よ
り早くすると、シリコン(001)基板表面34の表面
最上層に埋め込まれた細線構造32が形成される。埋め
込みビスマス細線構造形成後、窓開口部にアルミニウム
を約4分蒸着し、アルミニウム電極層33を形成する
((c)工程)。このとき基板温度(アルミニウム蒸着
温度)T2は常温に設定する(図4参照)。最後に、マ
スク材料を除去して電極部分が完成する((d)工
程)。
【0014】図5、図6は図3、4の作製工程によって
作製されたビスマス表面再配置構造の走査型トンネル顕
微鏡(STM)像、電子線回折の回折図形である。図5
のSTM像によりビスマス表面再配列構造はシリコン結
晶内に埋め込まれた細線構造で形成されていることが確
認された。(図5の像の白地は黒地より低い部分であ
る。)電子線回折装置による回折パターンでも細線構造
は確認された(図6参照)。ビスマス表面再配列構造が
シリコン(001)結晶層の最上層(0.136nm)にのみ
形成されていることは図6の電子回折図形及び図示して
いない2次イオン質量分析器の深さ方向の分析スペクト
ルより確認できた。
【0015】図7、図8は図1(a)の基本的実施例に
おける電極構造の他の作製工程例である。図3の作製工
程例では埋め込みビスマス細線構造を基板温度T1で、
ビスマスを蒸発させて形成したが図7、8の作製工程例
では、まず常温T2で1原子層(ML)のビスマス薄膜
32aをマスク窓内のシリコン表面上に積層し、これを
電子線回折装置により確認し(工程(b1))(この時
間t11)、その後t12時間(=t1−t11)蒸発温度以
下の温度T1に昇温し、埋め込みビスマス細線構造を形
成する(工程(b2))工程で図3の埋め込み細線構造
形成工程(b)と相違する。
【0016】図9、図10は図1(b)の他の実施例に
おける電極構造の作製工程例である。図1(a)の電極
構造ではシリコン層に埋め込まれたビスマス細線構造の
直上にアルミニウム電極材料を蒸着したが、図9の
(c)工程に示すように酸化防止用の半導体層(例えば
シリコン層91)を、厚さが電極材料であるアルミニウ
ム元素の電極薄膜33からの波動関数の広がりとビスマ
スの有効領域を示すボーア半径との和の程度に薄く被覆
する。その後アルミニウム薄膜を形成する(工程
(d))。半導体層91の厚さは電子線回折装置の蛍光
スクリーン27b上の図形の輝度カーブによって蒸着中
に確認できる。なお、この作製工程の場合は図3の結晶
成長装置20にはシリコンを基板結晶に供給する原料供
給装置およびシャッタを追加する必要がある。
【0017】実施例では、半導体材料としてシリコンを
実施例にあげたが、同様の手法は化合物半導体等にも適
用が可能と考えられる。また、ドーパント材料としてシ
リコンのn型不純物であるビスマスの例をあげたが、こ
れも埋め込み構造の表面構造を持つ物であれば同様に埋
め込み表面再配列構造が形成できる。
【0018】
【発明の効果】本発明の電極構造では従来の電極形成後
の熱処理工程が不要なところから、従来のように金属又
はドーパントの拡散により半導体装置の微細構造部が破
損されることはなく、又、本発明の低抵抗領域にあるド
ーバント表面再配列構造は半導体表面の最上層のみに形
成されるので、半導体装置の微細加工部に何ら影響を与
えないという効果を奏する。
【0019】しかも、ドーバント表面再配列構造ではド
ーバントは半導体結晶と原子レベルで接触しているの
で、本発明の半導体電極は良好な電気的接触が得られ
る。本発明のシリコン表面上ビスマス表面配列構造上に
電極材料アルミニウムを蒸着した電極構造例では、抵抗
は5-6×10-8Ω/cm2と従来技術によるものと同じ、良好
な電気的接触が得られた。
【図面の簡単な説明】
【図1】本発明の半導体装置電極構造例を示す図であ
る。
【図2】本発明の半導体装置電極構造を作製する装置例
を示す図である。
【図3】本発明の基本的実施例(図1(a))の作製工
程を説明する図である。
【図4】本発明の基本的実施例の作製工程における基板
温度を示す図である。
【図5】本発明の実施例で作製されたビスマス表面再配
列構造表面の走査型トンネル顕微鏡像である。
【図6】本発明の実施例で作製されたビスマスの表面再
配列構造表面の電子線回折図形パターンである。
【図7】本発明の基本的実施例の他の作製工程を説明す
る図である。
【図8】本発明の基本的実施例の他の作製工程における
基板温度例を示す図である。
【図9】本発明の他の実施例(図1(b))の作製工程
を説明する図である。
【図10】本発明の他の実施例の作製工程における基板
温度例を示す図である。
【符号の説明】
11 半導体基板 12 ドーバント表面再配列構造 13 電極金属薄膜 14 半導体表面 15 半導体層 20 結晶成長装置 21 真空室 22 排気装置 23a、23b 原料供給装置 24a、24b シャッタ 25 基板結晶 26 ヒータ 27a 電子回折装置の電子銃 27b 電子回折装置の蛍光スクリーン 31 シリコン(001)基板 32 ビスマス細線 32a ビスマス薄膜 33 アルミニウム薄膜 34 シリコン(001)基板表面 35 マスク 61 電子線回折線 91 シリコン層 T1 ドーパントの表面再配列構造を形成す
るための基板温度 T2 金属材料を蒸着する際の基板温度 t1 ドーパントの表面再配列構造を形成す
るための時間 t11 ドーバント材料を蒸着する時間 t2 金属材料を蒸着する時間 t3 半導体材料を蒸着する時間

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体表面のテラス内に埋め込まれた半
    導体表面上ドーパント表面再配列構造上に金属材料層を
    積層した構造であることを特徴とする半導体装置電極構
    造。
  2. 【請求項2】 請求項1の半導体がシリコンであること
    を特徴とする半導体装置電極構造。
  3. 【請求項3】 請求項1又は請求項2のドーパントの材
    料がビスマスであることを特徴とする半導体装置電極構
    造。
  4. 【請求項4】 請求項1、請求項2又は請求項3のドー
    パント表面再配列構造と金属材料層との間にドーパント
    の不純物ボーア半径と金属材料層の波動関数の広がりと
    の和程度の厚みの酸化防止用半導体材料層を挟み込んだ
    ことを特徴とする半導体装置電極構造。
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