JP2841603B2

JP2841603B2 - 多重系制御回路

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Publication number: JP2841603B2
Application number: JP34184389A
Authority: JP
Inventors: 武志高見; 文雄牧野
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 1989-12-28
Filing date: 1989-12-28
Publication date: 1998-12-24
Anticipated expiration: 2013-12-24
Also published as: JPH03201102A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、自動車の電子制御装置、特に自動車のア
ンチロックブレーキ制御装置に用いられる多重系制御回
路に関する。

〔従来の技術〕

自動車のブレーキ制動を効率よく作動させるアンチロ
ックブレーキ制御装置を電子制御回路により制御する方
式として既に種々のものが知られているが、その一例と
して特開昭63−233401号公報による多重系制御回路があ
る。

上記公報による多重系制御回路を第８図により説明す
る。この多重系制御回路は、入力信号の処理をする２つ
の互いに独立の多重系の入力処理回路４、４′と、この
処理回路からの出力信号により所定のプログラムに従い
論理演算して制御信号を出力する、互いに並列的に設け
られ独立に同期駆動される２つの制御論理回路５、５′
と、これら制御論理回路の出力をAND論理７、７′、OR
論理８、又はこれらの組合せのいずれかにより論理演算
して出力を決定する出力決定論理回路６と、前記出力決
定論理回路の出力を前記制御論理回路の出力と比較する
２つの比較回路９、９′と、前記比較回路のいずれかよ
り異常時の不一致信号を受信するとフエイルセーフ出力
信号を出力して制御対象の系を部分的に又は完全に不能
にするフエイルセーフ出力回路10とを備えている。

入力信号は、図示の４つの車輪速センサS₁〜S₄により
検知された４輪の信号を入力部１へ送り、２値化回路２
により２値化されて入力バッファからそれぞれ２つの入
力処理回路４、４′へ並列的に送られる。入力処理回路
４、４′は、１つのカウンタからの信号に基づいて完全
に同期化して並列に車輪速パルス信号を処理する回路で
ある。この処理回路についてはさらに後述する。

制御論理回路５、５′は、入力処理回路４、４′の出
力である車輪速パルス信号を取り込んで、その中央処理
装置（CPU）で車輪速度、基準車輪速度（推定車体速
度）、車体加速度等を所定のプログラムに従い演算し、
それぞれ前輪、後輪用油圧制御系の電磁弁14、15、16を
開閉するための信号を出力する。11、12、13は上記電磁
弁14、15、16を駆動するための駆動回路である。

出力決定論理回路６は、図示の例ではAND論理素子
７、７′、OR論理素子８の組合せの場合を示している。
制御論理回路５、５′（以下CPU0、CPU1と略記する）は
それぞれ上記出力決定論理回路６に対して、その出力に
よって制御される電磁弁が３位置制御弁の場合、加圧、
保持、減圧の３種類の制御信号を出力する。（２位置制
御弁では加圧、減圧のみ）CPU0、CPU1のそれぞれの出力
信号は基本的には両者で一致する信号が出力されるべき
ものであるが、例えばCPUの故障、ノイズ、CPU間のタイ
ミングのずれ等によって互いに異なる信号が出力される
ことがある。

そこで、このような互いに異なる信号が出力されると
きは、その持続時間が所定時間、例えば8ms以内である
ときは、この出力決定論理回路では次のようにその出力
が決定される。

即ち、AND論理素子７、７′では、CPU0、CPU1の出力
が両者共に加圧、保持、減圧であるときはそのまゝ出力
し、例えばCPU0が加圧、CPU1が保持、減圧のときはいず
れも加圧として、又CPU0が保持で、CPU1が加圧、減圧の
ときは、加圧、保持として、さらにPCU0が減圧で、CPU1
が加圧、保持のときは加圧、保持にというように、全体
として加圧側の信号となるように出力する。

反対に、OR論理素子８では減圧側となるように出力す
る。

なお、AND論理素子７、７′は一般に前輪に、OR論理
素子８は後輪に適用される。これは、AND論理素子の加
圧側の出力によってブレーキ力を確保し、OR論理素子の
減圧側の出力によってブレーキ圧を低下させ、車体安定
性を確保するためである。

上記不一致信号が所定時間以上持続するときはその不
一致信号の比較を比較回路９、９′で行ない、その出力
信号によりフエイルセーフ出力回路10を介してフエイル
セーフ出力信号を出力する。

ところで、前記入力処理回路４、４′については、そ
の車輪速パルス信号を完全に同期化して２つのマイクロ
コンピュータに読込む方法として特開平１−102367号公
報による処理回路が知られている。

この公報の入力処理回路は、第９図に示すように、２
つのマイクロコンピュータの片方の外部クロックを基準
クロックとするカウンタ21と、車輪速センサにより検出
される速度信号を二値化回路で変換した車輪速パルス信
号の立上りで前記カウンタを２つのマイクロコンピュー
タのそれぞれの系に対してラッチするラッチ回路22、23
と、前記ラッチ回路でラッチされたカウンタ値を外部割
込信号発生回路24の信号でさらにラッチする第二ラッチ
回路25、26とを備え、２つのマイクロコンピュータが第
二ラッチ回路でラッチされた値を読込むように構成され
ている。

従って、上記入力処理回路では外部クロックからの基
準信号に同期して外部割込信号を外部割込信号発生回路
24で発生させ、これによりカウンタ値を１段目のラッチ
回路から２段目のラッチ回路にラッチするとともに２つ
のマイクロコンピュータの読取りタイミングを２段目の
ラッチされたカウンタ値より所定時間ｔ遅れて読取るよ
うに設定し、（第10図参照）、２つのマイクロコンピュ
ータで読取られる車輪速パルス信号が全く同じ値となる
ように同期化している。

〔発明が解決しようとする課題〕

ところで、上述した特開昭63−233401号公報による多
重系制御回路では、第８図に示すように、入力処理回路
４、４′は互いに並列的に設けられているが、図中一点
鎖線で囲んでいるように、これらの入力処理回路は特開
平１−102367公報で示している２つのマイクロコンピュ
ータの片方の外部クロックを基準クロックとするカウン
タにより車輪速パルス信号をラッチ回路にラッチして入
力処理をするようにしている。このため、これらの入力
処理回路４、４′は同一のクロックで動作させる必要が
あり、CPU0、CPU1のそれぞれのマイクロコンピュータと
は別に独立の１つのチップ内に設けなければならず、コ
スト的にも集積度の点からも不利な面が多い。

上記不利な点を合理化するためには、上記２つの入力
処理回路４、４′をそれぞれ別々にCPU0、CPU1のマイク
ロコンピュータ内に集積すればよいが、そうすると各々
のマイクロコンピュータは互いに並列にかつ独立に同期
駆動されるため、入力処理回路も同様の並列にかつ独立
に同期駆動されることとなり、それぞれのマイクロコン
ピュータが読込む入力処理回路の出力信号は異なった値
となり、同期化ができなくなる。

この発明は、上述した従来の多重系制御回路の現状に
鑑みてなされたものであり、その目的は２つの並列状の
入力処理回路を別々にそれぞれ２つの制御論理回路のチ
ップと同一チップ内に構成して集積度を高めコスト低減
を図ると共に、各入力処理回路と制御論理回路の間に比
較回路を設けて２輪ずつあるいは４輪の車輪速パルスの
出力信号の同期化を実現し、より高密度な多重系制御回
路を提供するにある。

〔課題を解決するための手段〕

そこでこの発明では上記課題を解決するため互いに並
列的に設けられ独立に同期駆動される少なくとも２以上
の多重系の制御論理ユニットと、これら制御論理ユニッ
トの出力をAND論理、OR論理、もしくはAND論理とOR論理
の組合せのいずれかにより論理演算して出力を決定する
出力決定論理回路と、前記出力決定論理回路の出力を前
記制御論理ユニットの出力と比較する少なくとも２以上
の比較回路と、前記比較回路のいずれかより異常時の不
一致信号を受信するとフエイルセーフ出力信号を出力し
て制御対象の系を部分的に又は完全に不能にするフエイ
ルセーフ出力回路とを備え、前記制御論理ユニットが入
力信号を処理する独立の入力処理回路、その出力信号と
並列に設けられた相手方の入力処理回路の出力信号とを
比較してそのいずれかの信号を出力し、異常時にはフエ
イルセーフ出力回路への指令信号を出力する比較回路、
及び前記入力処理回路の正常時の出力を比較回路を介し
て又は直接に読込んで所定のプログラムに従い論理演算
をする制御論理回路を同一チップ内に構成して成る多重
系制御回路を採用したのである。

上記多重系制御回路に対して、前記制御論理ユニット
が、前記独立の入力処理回路、前記入力処理回路で処理
された４輪の車輪速パルス信号のうち自己の系の２輪分
の信号と、並列に設けられた他の系の入力処理回路から
の２輪の信号とを比較しそのいずれかの信号を出力し異
常時にはフエイルセーフ出力回路への指令信号を出力す
る比較回路、及び上記４輪分の信号の他の２輪分の信号
を直接に読込むと共に比較回路からの正常時の２輪分の
信号を読込んで論理演算する制御論理回路を同一チップ
内に構成して成るように構成することもできる。

あるいは、同じく上記多重系制御回路に対して、前記
制御論理ユニットが、前記独立の入力処理回路、前記入
力処理回路で処理された４輪の車輪速パルス信号と、並
列に設けられた他の系の入力処理回路からの４輪の信号
とを比較してそのいずれかの信号を出力し異常時にはフ
エイルセーフ出力回路への指令信号を出力する比較回
路、及び前記比較回路からの正常時の出力信号を読込ん
で論理演算する制御論理回路を同一チップ内に構成して
成るように構成してもよい。

〔作用〕

上記のように構成したこの発明による多重系制御回路
では、並列状の制御論理ユニットの出力信号は、制御対
象の電磁弁が、例えばアンチロックブレーキ制御装置の
場合に２位置制御弁であれば加圧、減圧の信号、３位置
制御弁であれば加圧、保持、減圧の信号のいずれかとし
て出力される。本来は、２つの制御論理ユニットの上記
出力信号は正常動作時には共に全く同じ信号を出力すべ
きものであるが、制御論理ユニットのいずれかに生じる
誤動作、故障、ノイズ、タイミング等のため瞬時に出力
される制御信号は正確に同一の信号でないことがあり、
これらをそのまゝ出力すると被駆動部が誤動作をする可
能性がある。

そこで、いずれかの制御論理ユニットの出力を正常信
号としてこの信号とそれ以外の制御論理ユニットの出力
信号を出力決定論理回路において、AND論理素子、OR論
理素子、又はAND論理素子とOR論理素子の組合せのいず
れかの論理素子により論理演算して、前記正常信号とそ
れ以外の信号が一致するときはそのまゝ出力する。

異なる信号のときは制御対象の被駆動回路を全体とし
て安全側になるように制御する。不一致信号の持続が所
定時間以上になるとフエイルセーフ信号を出力し、被駆
動回路を部分的に又は全体的に不能にする。

前記各制御論理ユニットは、入力処理回路、比較回
路、制御論理回路から成り、互いに並列状に独立に同期
駆動される。このため上記並列状の２つの入力処理回路
は２つのクロックを同期化させた場合でも微妙なクロッ
クのずれが生じた場合は、２つの入力処理回路が出力す
る信号は異なったものとなる。

そこで、上記出力信号として作り出された車輪速パル
ス信号を比較回路で互いに比較し、その差異が微妙なク
ロックのずれに相当する範囲内である場合には正常であ
るものとして２つの制御論理回路へ同一の信号を出力す
る。

その差異が前記範囲外で異常と判断される場合には２
つの入力処理回路からの信号は制御論理回路へは出力せ
ず、比較回路のいずれかから指令信号をフエイルセーフ
回路へ送り、制御対象の系を部分的に又は全体に不能に
する。

こうして、入力処理回路が正常に動作している限り、
２つの制御論理回路には同一の車輪速パルス信号が入力
され、制御論理回路内ではこれら同一の車輪速信号に基
づいてバルブ制御信号が作り出され出力される。

〔実施例〕

以下この発明の実施例について添付図を参照して説明
する。

第一実施例（第１図〜第４図）第１図は、この発明による多重系制御回路を自動車の
アンチロックブレーキ制御装置に適用した場合の実施例
を示す。S₁〜S₄は自動車の各車輪の車輪速度を検出する
センサ、１は入力部、２は２値化回路であり、各センサ
S₁〜S₄で検出した車輪速度信号を２値化回路でパルス信
号に変換し、これらを並列的に送るようにして多重系制
御回路の入力信号として用意している。

多重系制御回路は、互いに並列的に設けられ独立に同
期駆動される制御論理ユニット３、３′を備えている。
制御論理ユニット３は、前記パルス信号のパルス数、間
隔等を計算、処理する入力処理回路４、この処理回路か
らの出力信号により所定のプログラムに従い論理演算し
て制御信号を出力する制御論理回路５、及び上記入力処
理回路４と制御論理回路５の間に設けた比較回路45とを
１つのワンチップマイクロコンピュータ内に設けたもの
から成る。制御論理ユニット３′についても全く同じで
あり、対応する各構成部の符号にはダッシュを付してあ
る。

上記入力処理回路４、４′は、それぞれの系のクロッ
クからの信号を基準信号として互いに独立に同期駆動さ
れ、その入力信号である車輪速パルス信号のパルス数、
間隔等を計算、処理し、その情報をそれぞれ信号P₁、
P₂、P₃、P₄およびP₁′、P₂′、P₃′、P₄′として出力す
る。

制御論理回路５、５′は従来例と全く同様にその入力
信号である車輪速パルス信号に基づいて、車輪速度、基
準車輪速度（推定車体速度）、車体加速度等を求め、車
輪速度が基準車輪速度を下回るとその速度差に応じて電
磁弁を加圧から減圧の方向に操作するための制御信号を
出力する。

比較回路45（45′）は、第２図に示すように、それぞ
れ自己の系の入力処理回路４（４′）からの４輪の出力
信号P₁、P₂、P₃、P₄、（P₁′、P₂′、P₃′、P₄′）のう
ち、自己の系の２輪分の信号P₃、P₄（P₁′、P₂′）と、
並列に設けられた他の系の入力処理回路４′（４）から
の２輪の信号P₃′、P₄′（P₁、P₂）とのいずれかを比較
して出力する回路である。なお、自己の系の他の２輪分
の信号P₁、P₂（P₃′、P₄′）は自己の系の入力処理回路
４（４′）から制御論理回路５（５′）へ直接送られ
る。

上記比較回路45（45′）では、信号の比較は正常時に
は自己の系と相手方の系のうち必らず相手方の系の信号
P₃′、P₄′（P₁、P₂）を選択しそうすることにより正常
時には制御論理回路５（５′）へは２輪分ずつが同期さ
れた信号として入力され、異常時には自己の系の制御論
理回路５（５′）へは出力せず、フエイルセーフ指令信
号をフエイルセーフ出力回路10へ出力し、制御対象の系
を部分的に又は全体に不能とする。

以上の比較回路における信号の流れを第３図のフロー
チャートに示す。

なお、上記比較回路での正常、異常は次の基準により
判断される。まず、上記異常の状態は入力処理回路４、
４′が故障、あるいは入力処理回路自体は故障していな
いが２つの制御論理回路５、５′（以下CPU0、CPU1と略
記する）の基準クロックの周波数にずれがある場合に生
ずる。

第４図（ｃ）はパルス間隔の計測方法を説明するもの
であり、第１パルス入力および第２パルス入力でそれぞ
れカウンタ値をラッチ回路にラッチし、そのラッチされ
た２つのカウンタ値の差（これをカウント値と呼ぶこと
にする）をとれば、これがパルス間隔を表すことにな
る。

第４図（ａ）は両CPUのクロック周波数にずれはない
が、クロックの相対的ずれがある場合である。この場
合、カウント値のずれは１である。

第４図（ｂ）はクロック周波数にずれがある場合であ
る。この場合、クロック周波数差をΔｆ、パルス幅ΔＴ
とすると、パルス幅ΔＴに対するクロックのずれはΔＴ
Δｆとなる。ΔＴΔｆ＜１のとき図示のようにカウント
値のずれは１である。ΔＴΔｆ＞１のとき、ずれは２以
上となる。

また、入力処理回路４、４′が故障した場合には、カ
ウント値のずれはほとんどの場合２以上となる。

そこで、第４図（ａ）、（ｂ）に示すカウント値のず
れが１以下の場合は、正常範囲内とし、カウント値のず
れが２以上となる場合を異常と判断する。

上記以外の第１図の多重系制御回路の構成部材であ
る、出力決定論理回路６、AND論理素子７、７′、OR論
理素子８、８′、駆動回路11、12、13、13′、電磁弁1
4、15、16、16′、リレー駆動回路17については、原則
として従来例と同じであるから、詳しい説明は省略す
る。なお、従来例では左、右前輪、両後輪に対してそれ
ぞれ１つずつの電磁弁14、15、16を設けた３チャンネル
方式のものを示し、この実施例では４輪を独立に制御す
る４チャンネル方式としているが、単にチャンネル数の
差だけであり、制御方法は原則として何ら変りがないこ
とは明らかであろう。また、従来例と同一機能の部材に
は同一符号又はそれにダッシュを付した符号を表示して
ある。

さらに、第１図では比較回路９、９′、制御論理ユニ
ット３、３′に対して外付の構成部材として示している
が、これを制御論理ユニット３、３′のそれぞれのワン
チップマイクロコンピュータ内に構成するようにしても
よい。

以上のように構成したこの実施例の作用を説明する。
従来例と同様にセンサS₁〜S₄で検出された車輪速信号は
２値化回路２で車輪速パルス信号に変換され、２つの制
御論理ユニット３、３′それぞれの入力処理回路４、
４′に並列状に入力される。

前述したように、入力処理回路４の出力信号P₁、P₂、
P₃、P₄のうちP₁、P₂はCPU0へ直接送られ、P₃、P₄は比較
回路45へもう一方の系の入力処理回路４′の出力信号の
P₃′、P₄′と共に送られ、こゝで両方の入力処理信号が
正常であれば相手方の出力信号P₃′、P₄′が選択されて
CPU0に送られる。反対にCPU1へは正常時には相手方の出
力信号P₁、P₂が選択されて送られる。従って、正常時に
はCPU0、CPU1の両方へ出力信号P₃′、P₄′及びP₁、P₂が
それぞれ完全に同期した信号として送られる。

異常時には各CPU0、CPU1へは比較回路45、45′から出
力信号は送られず、指令信号をフエイルセーフ出力回路
10へ送り、これにより制御対象の系をリレー駆動回路17
に対してフエイルセーフ信号を出力することによって部
分的に又は全体として不能にする。

上記いずれかの正常な入力信号をCPU0、CPU1が受ける
と、これら両CPUはそれぞれ上記入力信号に基づいて車
輪速度、基準車輪速度（推定車体速度）等を演算し、そ
の演算結果に基づいて加圧、減圧（２位置制御弁の場
合）のいずれかの制御信号を出力する。例えば、ブレー
キ制動中に車輪速度が基準車輪速度をある設定値以上に
下回ると、CPUの出力信号は加圧から減圧信号になる。
これは、車輪速度が基準車輪速度をある設定値以上に下
回ると、ブレーキ制動力によるタイヤ摩擦力が有効に利
用されてないことを意味し、このためブレーキ制動中で
あるに拘らず短時間の間ブレーキ制動力を減少させ、ス
リップ率が回復してくれば再びブレーキ制動を加圧の方
向に操作する。

上記CPU0、CPU1の出力信号はそれぞれ次の出力決定論
理回路へ送られる。この出力決定論理回路は前輪左右に
対してはAND論理素子７、７′、後輪左右に対してはOR
論理素子８、８′から成っている。このため、従来例で
説明したように、両CPUから送られてくる出力信号が各
論理素子に対してそれぞれ一致しているときはそのまゝ
出力し、異なる信号であるときは、その信号の不一致が
所定時間、例えば8ms以内の持続であれば前輪は加圧側
に、後輪は減圧側の信号として出力し、ブレーキ制動を
安全側に制御する。

不一致の時間が所定時間以上持続する場合は、電磁弁
14、15、16、16′の駆動回路11、12、13、13′の出力信
号を比較回路９、９′でCPU0、CPU1のそれぞれの出力信
号と比較し、そのいずれかの出力信号を介してフエイル
セーフ出力回路10によりフエイルセーフ出力信号をリレ
ー駆動回路17へ与え、アンチロックブレーキ制御装置の
油圧駆動源を部分的に又は全体的に遮断する。

さて、上記出力決定論理回路６では、入力処理回路
４、４′の正常、異常時のいずれの信号もCPU0、CPU1に
与えられ、さらにCPU0、CPU1自身が正常又は異常である
場合もその出力信号が出力決定論理回路６へ与えられ
る。従って、出力決定論理回路６では上記入力処理回路
４、４′両CPUの正常、異常時のいずれの場合でも、そ
の出力信号の正常、異常を判断して、出力決定が行なわ
れることになる。

第二実施例（第５図〜第７図）この実施例は第一実施例と比較回路45、45′の構成の
みが異なる。

第６図に示すように、この実施例の比較回路45（4
5′）は入力処理回路４（４′）からの４輪の出力信号P
₁、P₂、P₃、P₄（P₁′、P₂′、P₃′、P₄′）と、並列に
設けられた他の系の入力処理回路４′（４）からの４輪
の出力信号P₁′、P₂′、P₃′、P₄′（P₁、P₂、P₃、P₄）
のいずれかを選択して出力するように構成されている。

上記比較回路45（45′）では、信号の選択をする場合
正常時には自己の系と相手方の系の信号のうち大きい方
（パルス周期の長い方）を選択し、異常時にはCPU0、CP
U1に対しては信号を出力せず、フエイルセーフ指令信号
をフエイルセーフ出力回路10へ送るように決められてい
る。例えば、比較回路45では正常時には信号P₁とP₁′の
うち大きい方、異常時には信号P₁は出力されず、指令信
号（フエイルセーフ信号）が出力される。この選択方法
を第７図のフローチャートに示す。YESは正常時、NOは
異常時である。

従って、正常時にはCPU0、CPU1が独立し、同期駆動さ
れるに拘らず、両CPUに対して同じ信号が完全に同期化
された信号として読込まれることになる。

両CPUに読込まれた各車輪のパルス信号に基づいて第
一実施例の場合と同様にCPU0、CPU1のそれぞれから加
圧、減圧等の制御信号が出力され、次の出力決定論理回
路６でさらに両CPUの正常、異常を判断して出力が決定
される。

比較回路45（45′）への入力信号が異常の場合は、前
述のように指令信号がフエイルセーフ出力回路10へ送ら
れ、これによってリレー駆動回路17をダウンさせて制御
対象の系を部分的に又は全体として不能とする。

〔効果〕

以上詳細に説明したように、この発明では並列に設け
られ独立に同期駆動される制御論理ユニット内に、入力
処理回路を制御論理回路とその間に比較回路を少なくと
も設けてワンチップマイクロコンピュータを構成し、比
較回路では正常時には２輪ずつの車輪速パルス信号とし
て互いに相手方のものを使用し、あるいは４輪のパルス
信号のうち大きい方を選択することによって２つの制御
論理回路へ送られるパルス信号の同期化を得るように
し、異常時にはフエイルセーフ信号を出力して制御対象
の系を部分的に又は全体として不能にするようにしたか
ら、従来別個に設けていた入力処理回路を制御論理回路
と同一チップ内に設けて集積度を高め、コスト低減を図
ると共に簡単な比較回路によって入力処理回路の出力信
号の同期化を図ることができるという利点が得られる。

【図面の簡単な説明】第１図はこの発明による多重系制御回路の第一実施例の
全体概略ブロック図、第２図は比較回路の詳細な説明
図、第３図は比較回路のフローチャート、第４図は比較
回路での正常、異常の状態を説明する図、第５図は第二
実施例の多重系制御回路の全体概略ブロック図、第６図
は比較回路の詳細な説明図、第７図は比較回路のフロー
チャート、第８図は従来例の多重系制御回路の全体概略
ブロック図、第９図は従来例の入力処理回路の概略ブロ
ック図、第10図は第９図の入力処理回路の作動説明図で
ある。３、３′……制御論理ユニット、４、４′……入力処理
回路、５、５′……制御論理回路、45、45′……比較回
路、６……出力決定論理回路、７、７′……AND論理素
子、８、８′……OR論理素子、９、９′……比較回路、
10……フエイルセーフ出力回路、11、12、13、13′……
駆動回路、14、15、16、16′……電磁弁、17……リレー
駆動回路。

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G05B 9/03 B60T 8/96

Claims

(57)【特許請求の範囲】

【請求項１】互いに並列的に設けられ独立に同期駆動さ
れる少なくとも２以上の多重系の制御論理ユニットと、
これら制御論理ユニットの出力をAND論理、OR論理、も
しくはAND論理とOR論理の組合せのいずれかにより論理
演算して出力を決定する出力決定論理回路と、前記出力
決定論理回路の出力を前記制御論理ユニットの出力と比
較する少なくとも２以上の比較回路と、前記比較回路の
いずれかより異常時の不一致信号を受信するとフエイル
セーフ出力信号を出力して制御対象の系を部分的に又は
完全に不能にするフエイルセーフ出力回路とを備え、前
記制御論理ユニットが入力信号を処理する独立の入力処
理回路、その出力信号と並列に設けられた相手方の入力
処理回路の出力信号とを比較してそのいずれかの信号を
出力し、異常時にはフエイルセーフ出力回路への指令信
号を出力する比較回路、及び前記入力処理回路の正常時
の出力を比較回路を介して又は直接に読込んで所定のプ
ログラムに従い論理演算をする制御論理回路を同一チッ
プ内に構成して成ることを特徴とする多重系制御回路。
【請求項２】前記制御論理ユニットが、前記独立の入力
処理回路、前記入力処理回路で処理された自動車４輪の
車輪速パルス信号のうち自己の系の２輪分の信号と、並
列に設けられた他の系の入力処理回路からの２輪の信号
とを比較しそのいずれかの信号を出力し異常時にはフエ
イルセーフ出力回路への指令信号を出力する比較回路、
及び上記４輪分の信号の他の２輪分の信号を直接に読込
むと共に比較回路からの正常時の２輪分の信号を読込ん
で論理演算する制御論理回路を同一チップ内に構成して
成ることを特徴とする請求項１に記載の多重系制御回
路。
【請求項３】前記制御論理ユニットが、前記独立の入力
処理回路、前記入力処理回路で処理された自動車４輪の
車輪速パルス信号と、並列に設けられた他の系の入力処
理回路からの４輪の信号とを比較してそのいずれかの信
号を出力し異常時にはフエイルセーフ出力回路への指令
信号を出力する比較回路、及び前記比較回路からの正常
時の出力信号を読込んで論理演算する制御論理回路を同
一チップ内に構成して成ることを特徴とする請求項１に
記載の多重系制御回路。