JPH041572A - 車輪速パルス周期計測回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、自動車の電子制御装置、特に自動車のアン
チロック制御装置の入力処理回路に用いられる車輪速パ
ルス周期計測回路に関する。

〔従来の技術〕

自動車のブレーキ制動を効率良く作動させるアンチロッ
ク制御装置を電子制御回路により制御する方式として既
に種々のものが知られているが、その−例として特開昭
６３−２３３４０１号公報による多重系制御回路がある
。

上記公報による多重系制御回路を第４図により説明する
。この多重系制御回路は、入力信号の処理をする２つの
互いに独立の多重系の入力処理回路４．４′と、この処
理回路からの出力信号により所定のプログラムに従い論
理演算して制御信号を出力する、互いに並列的に設けら
れ独立に同期駆動される２つの制御論理回路５．５′と
、これら制御論理回路の出力をＡＮＤ論理７．７′、Ｏ
Ｒ論理８、又はこれらの組合せのいずれかにより論理演
算して出力を決定する出力決定論理回路６と、前記出力
決定論理回路の出力を前記制御論理回路の出力と比較す
る２つの比較回路９、Ｓ′と、前記比較ａ路のいずれか
より異常時の不一致信号を受信するとフェイルセーフ出
力信号を出力して制御対象の系を部分的に又は完全に不
能にするフェイルセーフ出力回路１０とを備えている。

入力信号は、図示の４つの車輪速センサＳ１〜Ｓ４によ
り検知された４輪の信号を入力部１へ送り、二値化回路
２により２値化されて入力バッファからそれぞれ２つの
入力処理回路４．４′へ並列的に送られる。入力処理回
路４．４′は、１つのカウンタからの信号に基づいて完
全に同期化して並列に車輪速パルス信号を処理する回路
である。

この処理回路についてはさらに後述する。

制御論理回！５．５′は、入力処理回路４．４′の出力
である車輪速パルス信号を取り込んで、その中央処理装
置（ＣＰＵ）で車輪速度、基準車輪速度（推定車体速度
）、車体加速度等を所定のプログラムに従い演算し、そ
れぞれ前輪、後輪用油圧制御系の電磁弁１４．１５．１
６を開閉するための信号を出力する。１１．１２．１３
は上記電磁弁１４．１５．１６を駆動するための駆動回
路である。

出力決定論理回路６は、図示の例ではＡＮＤ論理素子７
、？’、ＯＲ１理素子８の組合せの場合を示している。

制御論理回路５．５′　（以下ＣＰＵ０１ＣＰＵＩと略
記する）はそれぞれ上記出力決定論理回路６に対して、
その出力によって＠御される電磁弁が３位置制御弁の場
合、加圧、保持、減圧の３種類の＃御信号を出力する（
２位置制御弁では加圧、減圧＋７）み）、ＣＰＵ０．Ｃ
ＰＵＩ（７）それぞれの出力信号は基本的には両者で一
致する信号が出力されるべきものであるが、例えばＣＰ
Ｕの故障、ノイズ、ＣＰＵ間のタイミングのずれ等によ
って互いに興なる信号が出力されることがある。

そこで、このような互いに異なる信号が出力されるとき
は、その持続時間が所定時間、例えばＢｍｓ以内である
ときは、この出力決定論理回路では次のようにその出力
が決定される。

即ち、ＡＮＤ論理素子７．７′では、ＣＰＵ０２ＣＰＵ
Ｉの出力が両者共に加圧、保持、減圧であるときはその
ま〜出力し、例えばＣＰＵ０が加圧、ＣＰＵＩが保持、
減圧のときはいずれも加圧として、又ＣＰＵ０が保持で
、ＣＰＵＩが加圧、減圧のときは、加圧、保持として、
さらにＣＰＵ０が減圧で、ＣＰＵＩが加圧、保持のとき
は加圧、保持にというように、全体として加圧側の信号
となるように出力する。

反対に、ＯＲ論理素子８では減圧側となるように出力す
る。

なお、ＡＮＤ論理素子７．７′は一般に前輪に、ＯＲ論
理素子８は後輪に適用される。これは、ＡＮＤ論理素子
の加圧側の出力によってブレーキ力を確保し、ＯＲ論理
素子の減圧側の出力によってブレーキ圧を低下させ、車
体安定性を確保するためである。

上記不一致信号が所定時間以上持続するときはその不一
致信号の比較を比較回路Ｓ、９′で行ない、その出力信
号によりフェイルセーフ出力回路１０を介してフェイル
セーフ出力信号を出力する。

ところで、前記入力処理回路４．４′については、その
車輪速パルス信号を完全に同期化して２つのマイクロコ
ンピュータに読込む方法として特開平１−１０２３６７
号公報による処理回路が知られている。

この公報の入力処理回路は、第５図に示すように、２つ
のマイクロコンピュータの片方の外部クロックを基準ク
ロックとするカウンタ０１と、車輪速センサにより検出
される速度信号を二値化回路で変換した車輪速パルス信
号の立上りで前記カウンタを２つのマイクロコンピュー
タのそれぞれの系に対してラッチするラッチ回路０２．
０３と、前記ラッチ回路でラッチされたカウンタ値を外
部割込信号発生回路０４の信号でさらにラッチする第二
ラッチ回路０５．０６とを備え、２つのマイクロコンピ
ュータが第二ラッチ回路でランチされた値を読込むよう
に構成されている。

従って、上記入力処理回路では外部クロックからの基準
信号に同期して外部割込信号を外部割込信号発生回路０
４で発生させ、これによりカウンタ値を１段目のラッチ
回路から２段目のラッチ回路にラッチするとともに２つ
のマイクロコンピュータの読取りタイミングを２段目の
ラッチされたカウンタ値より所定時間を連れて読取るよ
うに設定し、（第６図参照）、２つのマイクロコンピュ
ータで読取られる車輪速パルス信号が全く同じ値となる
ように同期化している。

〔発明が解決しようとする課題〕

ところで、上述した特開昭６３−２３３４０１号公報に
よる多重系制御回路では、第４図に示すように、入力処
理回路４．４′は互いに並列的に設けられているが、図
中−点鎖線で囲んでいるように、これらの入力処理回路
は特開平１−１０２３６７公報で示している２つのマイ
クロコンピュータの片方の外部クロックを基準クロック
とするカウンタにより車輪速パルス信号をラッチ回路に
ラッチして入力処理をするようにしている。このため、
これらの入力処理回路４．４′は同一のクロックで動作
させる必要があり、ＣＰＵ０１ＣＰＵＩのそれぞれのマ
イクロコンピュータとは別に独立の１つのチップ内に設
けなければならず、コスト的にも集積度の点からも不利
な面が多い。

上記不利な点を合理化するためには、上記２つの入力処
理回路４．４′をそれぞれ別々にＣＰＵ０５ＣＰＵＩの
マイクロコンピュータ内に集積すればよいが、そうする
と各々のマイクロコンピュータは互いに並列にかつ独立
に同期駆動されるため、入力処理回路も同様に並列にか
つ独立に同期駆動されることとなり、それぞれのマイク
ロコンピュータが読み込む入力処理回路の出力信号は異
なった値となり、同期化ができなくなる。

さらに前記公報に示すようなワンチップマイクロコンピ
ュータ内に、パルス周期を計測するためのインプットキ
ャプチャ回路を含む入力処理回路では、マイクロコンピ
ュータのＣＰＵからカウンタ回路をＲｅａｄ／’ｄｒｌ
　ｔｅ可能なので故障検出が可能である（カウンタ回路
を基準クロック）。

しかし、バスＡとラッチ回路０２．０３等の故障検出は
できない、ＣＰＵ動作とは無関係にパルスが入力される
ためである。

この発明は、上述した従来の多重系制御回路の現状に鑑
みてなされたものであり、その目的は同一の基準クロッ
クで作動する異なる複数のカウンタを基準としパルス周
期を計測する計測回路とパルス周期の比較を行なうパル
ス周期比較回路の複数組を同一チップのマイクロコンピ
ュータ内に設けて回路全体の小型、高集積化を図り、か
つ上記周期計測回路の故障を測定することのできる車輪
速パルス周期計測回路を提供するにある。

〔課題を解決するための手段〕

そこでこの発明では上記ｉ題を解決するための手段とし
て、１つの基準クロック信号によりカウントアツプする
１つのカウンタ回路及び各々のパルス入力信号のエツジ
でカウンタ回路の値をラッチする各々のパルス入力信号
に対応した複数のレジスタ回路から成り、同一の基準ク
ロック信号源で作動し複数のパルス入力信号の周期を計
測する計測回路の複数組と、同一のパルス入力信号に対
応する前記レジスタ回路の出力値を用いて各々のパルス
周期を演算して求めその演算結果を各々比較するパルス
周期演算・比較回路の複数組とを設け、前記パルス周期
演算・比較回路のパルス周期演算結果を出力するととも
に前記比較結果により各計測回路の故障測定を行なう車
輪速パルス周期計測回路の構成を採用したのである。

前記計測回路が２系統以上の回路の場合、２つ以上のパ
ルス周期演算回路の演算結果のいずれかが不一致の場合
その不一致信号を検知することにより故障を判定するよ
うにしてもよい。

あるいは、前記計測回路が３系統以上の場合、３つ以上
のパルス周期演算回路の演算結果から多敞決論理によっ
て１つのパルス周期を求めるようにしてもよい。

〔作用〕

上記のように構成したこの発明による車輪速パルス周期
計測回路の作用を、第３図に示す概略ブロック図に基づ
いて説明する。

図示の例では、パルス周期を計測する計測回路は２つの
カウンタ２１．２２と、それぞれのカウンタを基準とし
てパルス信号のエツジ（立上り又は立下りあるいはその
両方で）でカウンタ値をラッチするレジスタ２３．．２
３□及び２３．．２３６を有する。

この場合、単に片側のカウンタ回路及びそのレジスタの
みから成るパルス周期計測回路（入力処理回路）のみで
は、例えば図中のバスＡ９、レジスタ２３．．２３工そ
れぞれの故障は検知できない。

そこで上記のように少なくとも２組の計測回路を設番す
、各レジスタの値からパルス周期を求める。

この場合、例えばレジスタ２３．と２３．のそれぞれで
パルス信号の入カエンジがあるとカウンタ値をレジスタ
でラッチする。このラッチした値は今回の値と前回の値
の差が周期となり、レジスタ２３、の周期をＴＩ　、２
３３の周期をＴ２とすると、回路に故障がない限りＴ、
＝Ｔ、となるはずであり、故障が発生すればＴ、≠Ｔ、
となる。

そこで上記Ｔ１とＴ２の比較をパルス周期演算・比較回
路で行ない、上記周期Ｔｔ　とＴ２の一致、不一致によ
り簡単に故障を検知できることとなる。

第３図においては、計測回路を２系統として示したが、
故障検出のためには最低２系統で充分であり、３系統以
上でも同様にＴｉ　≠Ｔｊ　（ｉ、　ｊ　＝１．２、・
・・・・・ｎ）が成立していれば故障と判定することが
できる。また、３系統以上あれば多数決論理によってＴ
（パルス周期）を決定できる。

［実施例〕 以下この発明の実施例について添付図を参照して説明す
る。

第１図は、この発明によるパルス周期計測回路を含む多
重系制御回路を自動車のアンチロックブレーキ制御装置
に適用した場合の実施例を示す。

５１〜Ｓ４は自動車の各車輪の車輪速度を検出するセン
サ、１は入力部、２は二値化回路であり、各サンプＳ１
〜Ｓ４で検出した車輪速度信号を二値化回路でパルス信
号に変換し、これらパルス信号のそれぞれを並列的に送
るようにして多重系制御回路の入力信号として用意して
いる。

多重系制御回路は、互いに並列的に設けられ独立に同期
駆動されるワンチップマイクロコンピュータから成る制
御論理ユニット２０．２０′を備えている。制御論理ユ
ニット２０は、前記パルス信号のパルス数、間隔等を計
算、処理する入力処理回路（２１〜２３）、この処理回
路からの出力信号により所定のプログラムに従い論理演
算して制御信号を出力するｆｌｌ　’ａ　＆を埋置ｌｌ
Ｉ２６、及び上記入力処理回路と制御論理回路２６の間
に設けたパルス周期演算・比較回路２４とを１つのワン
チップマイクロコンピュータ内に設けたものから成る。

制御論理ユニット２０′についても全く同じであり、対
応する各構成部の符号にはダッシュを付しである。

上記人力処理回路（２１〜２３）、（２１′〜２３′）
は、それぞれの系のクロックからの信号を基準信号とし
て互いに独立に同期駆動され、その入力信号である車輪
速パルス信号のパルス数、間隔等を計算、処理し、その
情報をそれぞれ信号Ｐ１、ＰＩ’、Ｐｇ、Ｐ２′および
Ｐｌ、Ｐ３’、Ｐ、、ｐ　、　／として出力する。

この場合、図から分かるように、例えばセンサＳｔの信
号は２つに分けてカウンタ２１と２２（フリーランニン
グカウンタ）の別々の系統に人力する。センサＳｚ、Ｓ
ｓ、Ｓ４についても同様である。

そしてセンサＳ１とＳ２及びＳ８、Ｓ４の信号は別々の
制御論理ユニット２０．２０′へそれぞれ入力する。

上記のように入力された車輪速パルス信号は、例えばセ
ンサＳＩについて見ると、レジスタ２３８．２３８へ入
力され、センサＳ８についてはレジスタ２３．．２３．
へ人力される。そして、上記レジスタ２３４．２３．及
び２３．．２３４はそれぞれカウンタ２１及び２２を基
準クロックとして車輪速パルス信号をラッチする。

上記４つのレジスタ２３．〜２３４はラッチした信号を
出力Ｐ３、Ｐ＋’、Ｐｇ、Ｐ□′としてそれぞれ出力し
、Ｐ、、Ｐ、’をパルス周期演算・比較回路２４１へ、
Ｐ２、Ｐｔ′を２４．へと送る６それぞれのパルス周期
演算・比較回路２４．．２４、ではＰ、、Ｐ、’の周期
及びＰ２、Ｐ、′の周期を比較し、両信号の周期が一致
していれば正常としてパルス周期演算・比較回路２４．
は信号Ｐ１を、２４．は信号Ｐ８を制御論理回路２６−
・送る。

上記周期の比較をする場合、レジスタ２３１ではここで
今回のエツジ信号（パルス信号）でラッチされた値と前
回のエツジ信号でラッチされた値との差をとり、そのパ
ルス周期間隔ＴＩと、同様にしてレジスタ２３□で得ら
れるパルス周期Ｔ２とをパルス周期演算・比較回路２４
．で比較する。

レジスタ２３．．２３．からの信号も同様にしてパルス
周期演算・比較回路２４□で比較する。

パルス周期演算・比較回路２４６．２４ｇでのそれぞれ
の周期比較の結果、周期が一致しないとき、あるいは所
定範囲内（例えばカウンタ値の差が１以内）の差にない
ときは、それぞれのパルス周期演算・比較回路２４．．
２４□はフェイルセーフ信号Ｊ、、Ｊ、をＯＲ回路２５
へ出力する。

なお、上記フェイルセーフ信号Ｊ＋、ＪｚはＯＲ回路２
５へ出力されると共に、制御論理回路２６へも同時に入
力されている。これは、信号Ｐ、、Ｐ２の信号系のうち
いずれかに故障が生している場合、そのフェイルセーフ
信号により制御論理回路２６内で故障チャンネルの信号
を除いてその後の各種制御信号を演算出力するようにす
るためである。

この場合、第１図に示すように片方の制御論理回路２６
　（２６’　）へは４つのチャンネルの信号Ｐ１〜Ｐ４
がそれぞれ入力されているから、そのうちのいずれかの
信号が故障のためエラー信号であっても、このエラー信
号を除き他の３つの信号により必要な各種制御信号を得
るための演算が行なわれて出力信号が与えられ、従って
その後の制御動作に影響はない。

パルス周期演算・比較回路２４．．２４□での周期がそ
れぞれ一致している場合、前述のように出力信号Ｐ、、
Ｐ、は制御論理回路２６へ送られると共に、他方の制ｍ
論理ユニット２０’の制御論理回路２６′へもそれぞれ
分岐して送られる。

そして、上記入力処理回路〜制御論理回路２６までの構
成は、他方の制ｍ論理ユニット２０′においても全く対
称に構成されている。

上記パルス周期演算・比較回路２４１〜２４゜のさらに
詳細な構成を第２図に示す（１つの回路２４を代表して
示す）。

図から分るように、このパルス周期演算・比較回路２４
は、パルス周期演算回路２４ａ、２４ａ′と、パルス周
期比較回路２４ｂと、パルス周期決定回路２４ｃとから
成る。

そして、このパルス周期演算・比較回路２４では、これ
に２つのレジスタから送り込まれる信号、例えば信号Ｐ
１、Ｐ１′について見ると、これらの信号からそれぞれ
のパルス周期をパルス周期演算回路２４ａ、２４ａ′で
演算して求め、その演算結果を表わす信号Ｐ１、Ｐ、′
をパルス周期比較回路２４ｂへ送りその周期を比較して
両信号の一致、不一致を判定する。

両信号が不一致のときは不一致の判定結果に基づくフェ
イルセーフ信号を出力し、一致しているときは前記信号
Ｐ、　、Ｐ、’のうち信号Ｐ、をパルス周期決定回路２
４ｃで選択して上述したように制御論理回路へ送るよう
に構成されている。

さらに、制御論理回路２６．２６′　（以下ＣＰＵ０１
ＣＰＵＩと略記する）は従来例と同様にその入力信号で
ある車輪速パルス信号に基づいて、車輪速度、基準車輪
速度（推定車体速度）、車体加速度等を求め、車輪速度
が基準車輪速度を下回るとその速度差に応して電磁弁を
加圧から減圧の方向に操作するための１１１ｍ信号を出
力する。

上記以外の第１図の多重系制御回路の構成部材である、
出力決定論理回路を構成するＡＮＤ論理素子２８及びＯ
Ｒ論理素子２９さらに駆動回路３０．３１．３２、電磁
弁３３．３４．３５、ＯＲ回路３７、リレー駆動回路３
８については、原則として従来例と同じであるから、詳
しい説明は省略する。なお、この実施例では従来例と同
様に左、右前輪、両後輪に対してそれぞれ１つずつの電
磁弁３３．３４．３５を設けた３チャンネル方式のもの
を示したが、４輪を独立に制御する４チヤンネル方式で
あっても制御方法は原則として何ら変りがないことは明
らかであろう。

さらに、第１図では比較回路３６．３６′は、制御論理
ユニット２０．２０′内の構成部材として示しているが
、これを制御論理ユニット２０．２０′それぞれの外部
に構成するようにしてもよい。

以上のように構成したこの実施例の作用を説明する。従
来例と同様にセンサＳ１〜Ｓ４で検出された車輪速信号
は二値化回路２で車輪速パルス信号に変換され、各パル
ス信号は２つの制御論理ユニット２０．２０′それぞれ
の入力処理回路の異なる２つのレジスタにそれぞれ並列
状に入力されレジスタ２３にパルス信号が入力されると
、前述したようにそのエツジ信号（立上り又は立下り）
でそれぞれのカウンタ値をラッチする。このラッチされ
た値の今回の値と前回の値の差が演算され、パルス周期
が求められる。

そして、同一の基準クロックで駆動される異なる２つの
カウンタ、例えばレジスタ２３．ではカウンタ２１、レ
ジスタ２３□ではカウンタ２２の値を基準として上記パ
ルス周期が求められるが、２つのカウンタはこれらが正
常である限りこのパルス周期の値は同じとなるはずであ
る。これをパルス周期演算・比較回路２４で比較して確
認する。

比較の結果、パルス周期が一致していれば、信号ＰＩ、
Ｐ！でＣＰＵ０へ送られると同時にＣＰＵ１へもクロス
して伝送され、信号Ｐ、、Ｐ、についても対称な形でＣ
ＰＵ０１ＣＰＵＩへ伝送される０以上の伝送方法は、例
えばパラレル伝送（ハンドシェーク）、高速シリアル通
信、デュアルポー）ＲＡＭ等による方法がある。

上記正常な入力信号をＣＰＵ０１ＣＰＵ工が受けると、
これら両ＣＰＵはそれぞれ上記入力信号に基づいて車輪
速度、基準車輪速度（推定車体速度）等を演算し、その
演算結果に基づいて加圧、減圧（２位置制御弁の場合）
のいずれかの制御信号を出力する０例えば、ブレーキ制
動中に車輪速度が基準車輪速度をある設定値以上に下回
ると、ＣＰＵの出力信号は加圧から減圧信号になる。こ
れは、車輪速度が基準車輪速度をある設定値以上に下回
ると、ブレーキ制動力によるタイヤ摩擦力が有効に利用
されてないことを意味し、このためブレーキ制動中であ
るに拘らず短時間の間ブレーキ制動力を減少させ、スリ
ップ率が回復して（れば再びブレーキ制動を加圧の方向
に操作する。

上記ＣＰＵ０１ＣＰＵＩの出力信号はそれぞれ次の出力
決定論理回路へ送られる。この出力決定論理回路は前輪
左右に対してはＡＮＤ論理素子２７．２８、後輪左右に
対してはＯＲ論理素子２９から成っている。このため、
従来例で説明したように、両ＣＰＵから送られてくる出
力信号が各論理素子に対してそれぞれ一致しているとき
はそのま一出力し、異なる信号であるときは、その信号
の不一致が所定時間、例えばＢｍｓ以内の持続であれば
前輪は加圧側に、後輪は減圧側の信号として出力し、ブ
レーキ制動を安全側に制御する。

不一致の時間が所定時間以上持続する場合は、電磁弁３
３．３４．３５の駆動回路３ｏ、３１．３２の出力信号
を比較回ｌＦ！３６．３６’　でｃＰＵＯｌＣＰＵＩの
それぞれの出力信号と比較し、そのいずれかの出力信号
を介してフェイルセーフ出力回路３７によりフェイルセ
ーフ出力信号をリレー駆動回路３８へ与え、アンチロッ
クブレーキ制御装置の油圧駆動源を部分的に又は全体的
に遮断する６例えば、リレー駆動回路３８が電磁弁３３
〜３５の！＃を供給するリレーをＯＦＦにして電磁弁を
強制的にＯＦＦにする。

なお、フェイルセーフ出力回路３？　（ＯＲ回路）に対
しては前記比較回路３６．３６′がらのフェイルセーフ
信号だけでなく前記ＯＲ回路２５．２５′からのフェイ
ルセーフ信号もそれぞれ入力するように接続されている
。この場合、４つのチャンネルに対応して設けられた４
つのパルス周期演算・比較回路２４．〜２４．のいずれ
かでパルス周期の不一致により故障が検知されると、そ
のフェイルセーフ信号はＯＲ回路２５．２５′のいずれ
かによりフェイルセーフ出力回路３７へ出力信号が与え
られ、これによりリレー駆動回路３８が作動して上述し
たのと同様に電磁弁３３〜３５をＯＦＦにする。

上記不一致信号は、４つのパルス周期演算・比較回路２
４．〜２４．のいずれか１つでも検出されるとリレー駆
動回路３８により全チャンネルの電磁弁３３〜３５をＯ
ＦＦにする。しかし、フェイルセーフ出力回路３７、リ
レー駆動回路３８を個別に設けて、故障チャンネルの電
磁弁のみをＯＦＦにすることもできる。

さて、上記出力決定論理回路では、ＣＰＵ０゜ＣＰＵ１
自身が正常又は異常である場合もその出力信号が出力決
定論理回路へ与えられる。従って、出力決定論理回路で
は両ＣＰＵの正常、異常時のいずれの場合でも、その出
力信号の正常、異常を判断して、出力決定が行なわれる
ことになる。

〔効果〕

以上詳細に説明したように、この発明では、複数組のパ
ルス周期を測定する計測回路とパルス周期演算・比較回
路とをそれぞれ設け、各パルス周期演算・比較回路では
異なる２つのカウンタを基準としてパルス周期を計測し
、比較するようにしたから、入力処理回路と周期演算・
比較回路と制御＆７ｉ理回路を同一のマイクロコンピュ
ータ内に構成でき、従って、回路全体をコンパクトに構
成し、小型化及び低コスト化が図れると共に、別々の基
準クロックで２つのマイクロコンピュータｆａ作させて
も車輪速信号の周期計測回路の故障判定が可能となり、
しかも同一情報をもとに制御論理回路を動作できるとい
う種々の利点が得られる。

【図面の簡単な説明】

第１図はこの発明による車輪速パルス計測回路を含む多
重制御回路を自動車のアンチロックブロック制扉装置に
適用した実施例の概略ブロック図、第２図はパルス周期
演算・比較回路の詳細な構成図、第３図は上記車輪速パ
ルス計測回路の構成の概略ブロック図、第４図は従来例
の多重制御回路の概略ブロック図、第５図は従来例の入
力処理回路の概略ブロック図、第６図はその作用を説明
する図である。 ２０．２０′・・・・・・制御論理ユニット、２１．２
１’、２２．２２′・・・・・・カウンタ、２３．２３
′・・・・・・レジスタ、 ２４．２４′・・・・・・パルス周期演算・比較回路、
２６．２５′・・・・・・ＯＲ回路、 ２６．２６′・・・・・・制御論理回路。 特許出願人　住友電気工業株式会社 同　代理人 鎌 田 文 第２図 第３図

Claims (3)

【特許請求の範囲】
1. （１）１つの基準クロック信号によりカウントアップす
   る１つのカウンタ回路及び各々のパルス入力信号のエッ
   ジでカウンタ画路の値をラッチする各々のパルス入力信
   号に対応した複数のレジスタ回路から成り、同一の基準
   クロック信号源で作動し複数のパルス入力信号の周期を
   計測する計測回路の複数組と、同一のパルス入力信号に
   対応する前記レジスタ回路の出力値を用いて各々のパル
   ス周期を演算して求めその演算結果を各々比較するパル
   ス周期演算・比較回路の複数組とを設け、前記パルス周
   期演算・比較回路のパルス周期演算結果を出力するとと
   もに前記比較結果により各計測回路の故障測定を行なう
   ことを特徴とする車輪速パルス周期計測回路。
2. （２）前記計測回路が２系統以上の回路の場合、２つ以
   上のパルス周期演算回路の演算結果のいずれかが不一致
   の場合その不一致信号を検知することにより故障を判定
   することを特徴とする請求項１に記載の車輪速パルス周
   期計測回路。
3. （３）前記計測回路が３系統以上の場合、３つ以上のパ
   ルス周期演算回路の演算結果から多数決論理によって１
   つのパルス周期を求めることを特徴とする請求項１に記
   載の車輪速パルス周期計測回路。