JPH03201102A - 多重系制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、自動車の電子制御装置、特に自動車のアン
チロックブレーキ制御装置に用いられる多重系制御回路
に関する。

〔従来の技術〕

自動車のブレーキ制動を効率よく作動させるアンチロッ
クブレーキＷｉ＋制御装置を電子制御回路により制御す
る方式として既に種々のものが知られているが、その−
例として特開昭６３−２３３４０１号公報による多重系
制御回路がある。

上記公報による多重系制御回路を第８図により説明する
。この多重系制御回路は、入力信号の処理をする２つの
互いに独立の多重系の入力処理回路４．４′と、この処
理回路からの出力信号により所定のプログラムに従い論
理演算して制御信号を出力する、互いに並列的に設けら
れ独立に同期駆動される２つの制御論理回路５．５′と
、これら制御論理回路の出力をＡＮＤ論理７．７′、Ｏ
Ｒ論理８、又はこれらの組合せのいずれかにより論理演
算して出力を決定する出力決定論理回路６と、前記出力
決定論理回路の出力を前記制御論理回路の出力と比較す
る２つの比較回路９．９′と、前記比較回路のいずれか
より異常時の不一致信号を受信するとフェイルセーフ出
力信号を出力して制御対象の系を部分的に又は完全に不
能にするフェイルセーフ出力回路１０とを備えている。

入力信号は、図示の４つの車輪速センサＳ１〜Ｓ、によ
り検知された４輪の信号を入力部１へ送り、２値化回路
２により２値化されて人カバソファからそれぞれ２つの
入力処理回路４．４′へ並列的に送られる。入力処理回
路４．４′は、１つのカウンタからの信号に基づいて完
全に同期化して並列に車輪速パルス信号を処理する回路
である。

この処理回路についてはさらに後述する。

制御論理回路５．５′は、入力処理回路４．４′の出力
である車輪速パルス信号を取り込んで、その中央処理装
置（ＣＰＵ）で車輪速度、基準車輪速度（推定車体速度
）、車体加速度等を所定のプログラムに従い演算し、そ
れぞれ前輪、後輪用油圧制御系の電磁弁１４．１５．１
６を開閉するための信号を出力する。１１．１２．１３
は上記電磁弁１４．１５．１６を駆動するための駆動回
路である。

出力決定論理回路６は、図示の例ではＡＮＤ論理素子７
．７′、ＯＲ論理素子８の組合せの場合を示している。

制御論理回路５．５′　（以下ＣＰＵ０２ＣＰＵＩと略
記する〉はそれぞれ上記出力決定論理回路６に対して、
その出力によって制御される電磁弁が３位置制御弁の場
合、加圧、保持、減圧の３種類の制御信号を出力する。

（２位置制御弁では加圧、減圧のみ）ＣＰＵ０，７　Ｃ
ＰＵＩのそれぞれの出力信号は基本的には両者で一致す
る信号が出力されるべきものであるが、例えばＣＰＵの
故障、ノイズ、ＣＰＵ間のタイミングのずれ等によって
互いに異なる信号が出力されることがある。

そこで、このような互いに異なる信号が出力されるとき
は、その持続時間が所定時間、例えばＢｍｓ以内である
ときは、この出力決定論理回路では次のようにその出力
が決定される。

即ち、ＡＮＤ論理素子７．７′では、ＣＰＵ０゜ｃｐｕ
ｌの出力が両者共に加圧、保持、減圧であるときはその
ま＼出力し、例えばＣＰＵ０が加圧、ＣＰＵ１が保持、
減圧のときはいずれも加圧として、又ＣＰＵＱが保持で
、ＣＰＵ１が加圧、減圧のときは、加圧、保持として、
さらにＣＰＵＱが減圧で、ＣＰＵ１が加圧、保持のとき
は加圧、保持にというように、全体として加圧側の信号
となるように出力する。

反対に、ＯＲ論理素子８では減圧側となるように出力す
る。

なお、ＡＮＤ論理素子７．７′は一般に前輪に、ＯＲ論
理素子８は後輪に適用される。これは、ＡＮＤ論理素子
の加圧側の出力によってブレーキ力を確保し、ＯＲ論理
素子の減圧側の出力によってブレーキ圧を低下させ、車
体安定性を確保するためである。

上記不一致信号が所定時間以上持続するときはその不一
致信号の比較を比較回路９．９′で行ない、その出力信
号によりフェイルセーフ出力回路１０を介してフェイル
セーフ出力信号を出力する。

ところで、前記入力処理回路４．４′については、その
車輪速パルス信号を完全に同期化して２つのマイクロコ
ンピュータに読込む方法として特開平１−１０２３６７
号公報による処理回路が知られている。

この公報の入力処理回路は、第９図に示すように、２つ
のマイクロコンピュータの片方の外部クロックを基準ク
ロックとするカウンタ２１と、車輪速センサにより検出
される速度信号を二値化回路で変換した車輪速パルス信
号の立上りで前記カウンタを２つのマイクロコンピュー
タのそれぞれの系に対してランチするラッチ回路２２．
２３と、前記ランチ回路でラッチされたカウンタ値を外
部割込信号発生回路２４の信号でさらにラッチする第二
ラッチ回路２５．２６とを備え、２つのマイクロコンピ
ュータが第二ラッチ回路でラッチされた値を読込むよう
に構成されている。

従って、上記入力処理回路では外部クロックからの基準
信号に同期して外部割込信号を外部割込信号発生回路２
４で発生させ、これにまりカウンタ値を１段目のラッチ
回路から２段目のランチ回路にランチするとともに２つ
のマイクロコンピュータの読取りタイくングを２段目の
ラッチされたカウンタ値より所定時間を遅れて読取るよ
うに設定し、（第１０図参照）、２つのマイクロコンピ
ュータで読取られる車輪速パルス信号が全く同じ値とな
るように同期化している。

〔発明が解決しようとする課題〕

ところで、上述した特開昭６３−２３３４０１号公報に
よる多重系制御回路では、第８図に示すように、入力処
理回路４．４′は互いに並列的に設けられているが、図
中−点鎖線で囲んでいるように、これらの入力処理回路
は特開平１−１０２３６７公報で示している２つのマイ
クロコンピュータの片方の外部クロックを基準クロック
とするカウンタにより車輪速パルス信号をランチ回路に
ランチして入力処理をするようにしている。このため、
これらの入力処理回路４．４′は同一のクロックで動作
させる必要があり、ＣＰＵＱ、ＣＰＵＩのそれぞれのマ
イクロコンピュータとは別に独立の１つのチップ内に設
けなければならず、コスト的にも集積度の点からも不利
な面が多い。

上記不利な点を合理化するためには、上記２つの入力処
理回路４．４′をそれぞれ別々にＣＰＵ０１ＣＰＵ１の
マイクロコンピュータ内に集積すればよいが、そうする
と各々のマイクロコンピュータは互いに並列にかつ独立
に同期駆動されるため、入力処理回路も同様に並列にか
つ独立に同期駆動されることとなり、それぞれのマイク
ロコンピュータが読込む入力処理回路の出力信号は異な
った値となり、同期化ができなくなる。

この発明は、上述した従来の多重系制御回路の現状に鑑
みてなされたものであり、その目的は２つの並列状の入
力処理回路を別々にそれぞれ２つの制御論理回路のチン
プと同一チップ内に構成して集積度を高めコスト低減を
図ると共に、各入力処理回路と制御論理回路の間に比較
回路を設けて２輪ずつあるいは４輪の車輪速パルスの出
力信号の同期化を実現し、より高密度な多重系制御回路
を提供するにある。

〔課題を解決するための手段〕

そこでこの発明では上記課題を解決するため互いに並列
的に設けられ独立に同期駆動される少なくとも２以上の
多重系の制御論理ユニットと、これら制御論理ユニット
の出力をＡＮＤ論理、ＯＲ論理、もしくはＡＮＤ論理と
ＯＲ論理の組合せのいずれかにより論理演算して出力を
決定する出力決定論理回路と、前記出力決定論理回路の
出力を前記制御論理ユニットの出力と比較する少なくと
も２以上の比較回路と、前記比較回路のいずれかより異
常時の不一致信号を受信するとフエイルセ−フ出力信号
を出力して制御対象の系を部分的に又は完全に不能にす
るフェイルセーフ出力回路とを備え、前記制御論理ユニ
ットが入力信号を処理する独立の入力処理回路、その出
力信号と並列に設けられた相手方の入力処理回路の出力
信号とを比較してそのいずれかの信号を出力し、異常時
にはフェイルセーフ出力回路への指令信号を出力する比
較回路、及び前記入力処理回路の正常時の出力を比較回
路を介して又は直接に読込んで所定のプログラムに従い
論理演算をする制御論理回路を同一チップ内に構成して
成る多重系制御回路を採用したのである。

上記多重系制御回路に対して、前記制御論理ユニットが
、前記独立の入力処理回路、前記入力処理回路で処理さ
れた４輪の車輪速パルス信号のうち自己の系の２輪分の
信号と、並列に設けられた他の系の入力処理回路からの
２輪の信号とを比較しそのいずれかの信号を出力し異常
時にはフェイルセーフ出力回路への指令信号を出力する
比較回路、及び上記４輪分の信号の他の２輪分の信号を
直接に読込むと共に比較回路からの正常時の２輪分の信
号を読込んで論理演算する制御論理回路を同一チップ内
に構成して威るように構成することもできる。

あるいは、同じく上記多重系制御回路に対して、前記制
御論理ユニットが、前記独立の入力処理回路、前記入力
処理回路で処理された４輪の、車輪速パルス信号と、並
列に設けられた他の系の入力処理回路からの４輪の信号
とを比較してそのいずれかの信号を出力し異常時にはフ
ェイルセーフ出力回路への指令信号を出力する比較回路
、及び前記比較回路からの正常時の出力信号を読込んで
論理演算する制御論理回路を同一チップ内に構成して成
るように構成してもよい。

〔作用〕

上記のように構成したこの発明による多重系制御回路で
は、並列状の制御論理ユニットの出力信号は、制御対象
の電磁弁が、例えばアンチロックブレーキ制御装置の場
合に２位置制御弁であれば加圧、減圧の信号、３位置制
御弁であれば加圧、保持、減圧の信号のいずれかとして
出力される。

本来は、２つの制御論理ユニットの上記出力信号は正常
動作時には共に全く同じ信号を出力すべきものであるが
、制御論理ユニットのいずれかに生じる誤動作、故障、
ノイズ、タイミング等のため瞬時に出力される制御信号
は正確に同一の信号でないことがあり、これらをそのま
＼出力すると被駆動部が誤動作をする可能性がある。

そこで、いずれかの制御論理ユニットの出力を正常信号
としてこの信号とそれ以外の制御論理ユニットの出力信
号を出力決定論理回路において、ＡＮＤ論理素子、・Ｏ
Ｒ論理素子、又はＡＮＤ論理素子とＯＲ論理素子の組合
せのいずれかの論理素子により論理演算して、前記正常
信号とそれ以外の信号が一敗するときはそのま＼出力す
る。

異なる信号のときは制御対象の被駆動回路を全体として
安全側になるように制御する。不一致信号の持続が所定
時間以上になるとフェイルセーフ信号を出力し、被駆動
回路を部分的に又は全体的に不能にする。

前記各制御論理ユニットは、入力処理回路、比較回路、
制御論理回路から威り、互いに並列状に独立に同期駆動
される。このため上記並列状の２つの入力処理回路は２
つのクロックを同期化させた場合でも微妙なりロックの
ずれが生じた場合は、２つの入力処理回路が出力する信
号は異なったものとなる。

そこで、上記出力信号として作り出された車輪速パルス
信号を比較回路で互いに比較し、その差異が微妙なりロ
ックのずれに相当する範囲内である場合には正常である
ものとして２つの制御論理回路へ同一の信号を出力する
。

その差異が前記範囲外で異常と判断される場合には２つ
の入力処理回路からの信号は制御論理回路へは出力せず
、比較回路のいずれかから指令信号をフェイルセーフ回
路へ送り、制御対象の系を部分的に又は全体に不能にす
る。

こうして、入力処理回路が正常に動作している限り、２
つの制御論理回路には同一の車輪速パルス信号が入力さ
れ、制御論理回路内ではこれら同−の車輪速信号に基づ
いてバルブ制御信号が作り出され出力される。

〔実施例〕

以下この発明の実施例について添付図を参照して説明す
る。

（１〜　　４　） 第１図は、この発明による多重系制御回路を自動車のア
ンチロックブレーキａｍ装置に適用した場合の実施例を
示す。８１〜Ｓ４は自動車の各車輪の車輪速度を検出す
るセンサ、１は入力部、２は２値化回路であり、各セン
サＳ１〜Ｓ、で検出した車輪速度信号を２値化回路でパ
ルス信号に変換し、これらを並列的に送るようにして多
重系制御回路の入力信号として用意している。

多重系制御回路は、互いに並列的に設けられ独立に同期
駆動される制御論理ユニット３．３′を備えている。制
御論理ユニット３は、前記パルス信号のパルス数、間隔
等を計算、処理する入力処理回路４、この処理回路から
の出力信号により所定のプログラムに従い論理演算して
制御信号を出力する制御Ｉ論理回路５、及び上記入力処
理回路４と制御論理回路５の間に設けた比較回路４５と
を１つのワンチップマイクロコンピュータ内に設けたも
のから威る。制御論理ユニット３′についても全く同じ
であり、対応する各構成部の符号にはダッシュを付しで
ある。

上記入力処理回路４．４′は、それぞれの系のクロック
からの信号を基準信号として互いに独立に同期駆動され
、その入力信号である車輪速パルス信号のパルス数、間
隔等を計算、処理し、その情報をそれぞれ信号Ｐ＋　、
Ｐｇ　、Ｐ３　、ＰａおよびＰ＋　　、Ｐｔ　　−Ｐｓ
　　、Ｐａ’として出力する。

制御論理回路５．５′は従来例と全く同様にその入力信
号である車輪速パルス信号に基づいて、車輪速度、基準
車輪速度（推定車体速度）、車体加速度等を求め、車輪
速度が基準車輪速度を下回るとその速度差に応して電磁
弁を加圧から減圧の方向に操作するための制御信号を出
力する。

比較回路４５　（４５’　）は、第２図に示すように、
それぞれ自己の系の入力処理回路４（４’）からの４輪
の出力信号ＰＩ　、Ｐオ、Ｐｌ、Ｐｌ、（Ｐ＋　　、Ｐ
ｇ　　、Ｐ３　　、Ｐａ　’　）のうち、自己の系の２
輪分の信号Ｐｓ　、Ｐａ　（Ｐ＋’　、Ｐ！’　）と、
並列に設けられた他の系の入力処理回路４′（４）から
の２輪の信号Ｐｓ　　、Ｐ４　　　（ＰＩ、Ｐｇ）との
いずれかを比較して出力する回路である。なお、自己の
系の他の２輪分の信号Ｐ５、Ｐ２（Ｐ３’、Ｐ４’）は
自己の系の入力処理回路４（４′）から制御論理回路５
　（５’　）へ直接送られる。

上記比較回路４５　（４５’　）では、信号の比較は正
常時には自己の系と相手方の系のうち必らず相手方の系
の信号Ｐｓ　　、Ｐ４　　　（ＰＩ　、Ｐｇ　）を選択
しそうすることにより正常時には制御論理回路５（５’
）へは２輪分ずつが同期された信号として入力され、異
常時には自己の系の制御論理回路５（５’）へは出力せ
ず、フェイルセーフ指令信号をフェイルセーフ出力回路
１０へ出力し、制御対象の系を部分的に又は全体に不能
とする。

以上の比較回路における信号の流れを第３図のフローチ
ャートに示す。

なお、上記比較回路での正常、異常は次の基準により判
断される。まず、上記異常の状態は入力処理回路４．４
′が故障、あるいは入力処理回路自体は故障していない
が２つの制御論理回路５、。

５′　（以下ＣＰＵ０１ＣＰＵＩと略記する）の基準ク
ロックの周波数にずれがある場合に生ずる。

第４図（Ｃ１はパルス間隔の計測方法を説明するもので
あり、第１パルス入力および第２パルス入力でそれぞれ
カウンタ値をランチ回路にランチし、そのランチされた
２つのカウンタ値の差（これをカウント値と呼ぶことに
する）をとれば、これがパルス間隔を表すことになる。

第４図（ａ３は両ＣＰＵのクロック周波数にずれはない
が、クロックの相対的ずれがある場合である。

この場合、カウント値のずれは１である。

第４図（ｂ）はクロック周波数にずれがある場合である
。この場合、クロック周波数差をΔｆ、パルス幅ΔＴと
すると、パルス幅ΔＴに対するクロッりのずれはΔＴΔ
ｆとなる。ΔＴΔｒ＜１のとき図示のようにカウント値
のずれは１である。ΔＴΔｆ＞１のとき、ずれは２以上
となる。

また、入力処理回路４．４′が故障した場合には、カウ
ント値のずれはほとんどの場合２以上となる。

そこで、第４図（ａ）、（ｂ）に示すカウント値のずれ
がｌ以下の場合は、正常範囲内とし、カウント値のずれ
が２以上となる場合を異常と判断する。

上記以外の第１図の多重系制御回路の構成部材である、
出力決定論理回路６、ＡＮＤ論理素子７．７′、ＯＲ論
理素子８．８′、駆動回路１１．１２．１３．１３′、
電磁弁１４．１５．１６．１６′、リレー駆動回路１７
については、原則として従来例と同じであるから、詳し
い説明は省略する。なお、従来例では左、右前輪、両後
輪に対してそれぞれ１つずつの電磁弁１４．１５．１６
を設けた３チャンネル方式のものを示し、この実施例で
は４輪を独立に制御する４チャンネル方式としているが
、単にチャンネル数の差だけであり、制御方法は原則と
して何ら変りがないことは明らかであろう。また、従来
例と同一機能の部材には同−符号又はそれにダッシュを
付した符号を表示しである。

さらに、第１図では比較回路９．９′、制御論理ユニッ
ト３．３′に対して外付の構成部材として示しているが
、これを制御論理ユニット３．３′のそれぞれのワンチ
ップマイクロコンピュータ内に構成するようにしてもよ
い。

以上のように構成したこの実施例の作用を説明する。従
来例と同様にセンサＳ、−Ｓ、で検出された車輪速信号
は２値化回路２で車輪速パルス信号に変換され、２つの
１１ｍ論理ユニント３．３′それぞれの入力処理回路４
．４′に並列状に入力される。

前述したように、入力処理回路４の出力信号ＰいＰｇ　
、Ｐｓ　、ＰａのうちＰＩ　、ＰＩはＣＰＵＱへ直接送
られ、Ｐｘ、Ｐａは比較回路４５へもう一方の系の入力
処理回路４′の出力信号のＰ。

Ｐ４′と共に送られ、こ＼で両方の入力処理信号が正常
であれば相手方の出力信号Ｐ３　　、Ｐ。

が選択されてＣＰＵＱへ送られる０反対にＣＰＵ１へは
正常時には相手方の出力信号Ｐ＋、Ｐｇが選択されて送
られる。従って、正常時にはＣＰＵ０１ＣＰＵｌの両方
へ出力信号ｐ、　　、ｐ、’及びＰ＋　、Ｐｔがそれぞ
れ完全に同期した信号として送られる。

異常時には各ＣＰＵ０．ＣＰＵＩへは比較回路４５．４
５′から出力信号は送られず、指令信号をフェイルセー
フ出力回路１０へ送り、これにより制御対象の系をリレ
ー駆動回路１７に対してフェイルセーフ信号を出力する
ことによって部分的に又は全体として不能にする。

上記いずれかの正常な入力信号をＣＰＵ０１ＣＰＵＩが
受けると、これら両ＣＰＵはそれぞれ上記入力信号に基
づいて車輪速度、基準車輪速度（推定車体速度〉等を演
算し、その演算結果に基づいて加圧、減圧（２位置制御
弁の場合）のいずれかの制御信号を出力する０例えば、
ブレーキ制動中に車輪速度が基準車輪速度をある設定値
以上に下回ると、ＣＰＵの出力信号は加圧から減圧信号
になる。これは、車輪速度が基準車輪速度をある設定値
以上に下回ると、ブレーキ制動力によるタイヤ摩擦力が
有効に利用されてないことを意味し、このためブレーキ
制動中であるに拘らず短時間の間ブレーキ制動力を減少
させ、スリップ率が回復してくれば再びブレーキ制動を
加圧の方向に操作する。

上記ＣＰＵ０ＳＣＰＵＩの出力信号はそれぞれ次の出力
決定論理回路へ送られる。この出力決定論理回路は前輪
左右に対してはＡＮＤ論理素子７．７′、後輪左右に対
してはＯＲ論理素子８．８′から戒っている。このため
、従来例で説明したように、両ＣＰＵから送られてくる
出力信号が各論理素子に対してそれぞれ一致していると
きはそのま＼出力し、異なる信号であるときは、その信
号の不一致が所定時間、例えばＢｍＳ以内の持続であれ
ば前輪は加圧側に、後輪は減圧側の信号として出力し、
ブレーキ制動を安全側に制御する。

不一致の時間が所定時間以上持続する場合は、電磁弁１
４．１５．１６．１６′の駆動回路１１．１２．１３．
１３′の出力信号を比較回路９、Ｓ′でＣＰＵＱ、ＣＰ
ＵＩのそれぞれの出力信号と比較し、そのいずれかの出
力信号を介してフェイルセーフ出力回路１０によりフェ
イルセーフ出力信号をリレー駆動回路１７へ与え、アン
チロックブレーキ制御装置の油圧駆動源を部分的に又は
全体的に遮断する。

さて、上記出力決定論理回路６では、入力処理回路４．
４′の正常、異常時のいずれの信号もＣＰＵＱ、ＣＰＵ
１に与えられ、さらにＣＰＵＱ。

ＣＰＵ１自身が正常又は異常である場合もその出力信号
が出力決定論理回路６へ与えられる。従って、出力決定
論理回路６では上記入力処理回路４．４′両ＣＰＵの正
常、異常時のいずれの場合でも、その出力信号の正常、
異常を判断して、出力決定が行なわれることになる。

二　　　　（５〜　７　） この実施例は第一実施例と比較回路４５．４５′の構威
のみが異なる。

第６図に示すように、この実施例の比較回路４５　（４
５’　）は入力処理回路４（４’）からの４輪の出力信
号Ｐ＋　、Ｐｆｆｉ、Ｐｓ、Ｐａ　　（Ｐ＋Ｐｔ　　、
Ｐｘ　　、Ｐａ　’　）と、並列に設けられた他の系の
入力処理回路４’　　（４）からの４輪の出力信号Ｐ＋
　　、Ｐｇ　　、Ｐｓ　　、Ｐａ　　　（Ｐ＋、Ｐｇ　
、Ｐｓ　、Ｐａ　）のいずれかを選択して出力するよう
に構威されている。

上記比較回路４５　（４５’　）では、信号の選択をす
る場合正常時には自己の系と相手方の系の信号のうち大
きい方（パルス周期の長い方）を選択し、異常時にはＣ
ＰＵＱ、ＣＰＵＩに対しては信号を出力せず、フェイル
セーフ指令信号をフェイルセーフ出力回路１０へ送るよ
うに決められている０例えば、比較回路４５では正常時
には信号Ｐ１とＰ１′のうち大きい方、異常時には信号
Ｐ、は出力されず、指令信号（フェイルセーフ信号）が
出力される。この選択方法を第７図のフローチャートに
示す、ＹＥＳは正常時、Ｉｏは異常時である。

従って、正常時にはＣＰＵＱ、ＣＰＵＩが独立し、同期
駆動されるに拘らず、両ＣＰＵに対して同じ信号が完全
に同期化された信号として読込まれることになる。

両ＣＰＵに読込まれた各車輪のパルス信号に基づいて第
一実施例の場合と同様にＣＰＵ０ＳＣＰＵ１のそれぞれ
から加圧、減圧等の制御信号が出力され、次の出力決定
、Ａ路６でさらに両ＣＰＵの正常、異常を判断して出力
が決定される。

比較回路４５　（４５’　）への入力信号が異常の場合
は、前述のように指令信号がフェイルセーフ出力回路１
０へ送られ、これによってリレー駆動回路１７をダウン
させて制御対象の系を部分的に又は全体として不能とす
る。

〔効果〕

以上詳細に説明したように、この発明では並列に設けら
れ独立に同期駆動される制御論理ユニント内に、入力処
理回路と制御論理回路とその間に比較回路を少なくとも
設けてワンチップマイクロコンピュータを構威し、比較
回路では正常時には２輪ずつの車輪速パルス信号として
互いに相手方のものを使用し、あるいは４輪のパルス信
号のうち大きい方を選択することによって２つの制御論
理回路へ送られるパルス信号の同期化を得るようにし、
異常時にはフェイルセーフ信号を出力して制御対象の系
を部分的に又は全体として不能にするようにしたから、
従来別個に設けていた入力処理回路を制御論理回路と同
一チンブ内に設けて集積度を高め、コスト低減を図ると
共に簡単な比較回路によって入力処理回路の出力信号の
同期化を図ることができるという利点が得られる。

【図面の簡単な説明】

第１図はこの発明による多重系制御回路の第一実施例の
全体概略ブロック図、第２図は比較回路の詳細な説明図
、第３図は比較回路のフローチャート、第４図は比較回
路での正常、異常の状態を説明する図、第５図は第二実
施例の多重系制御回路の全体概略ブロック図、第６図は
比較回路の詳細な説明図、第７図は比較回路のフローチ
ャート、第８図は従来例の多重系制御回路の全体概略ブ
ロツク図、第９図は従来例の入力処理回路の概略ブロッ
ク図、第１０図は第９図の入力処理回路の作動説明図で
ある。 ３．３′・・・・・・制（１）論理ユニット、４．４′
・・・・・・入力処理回路、 ５．５′・・・・・・制御論理回路、 ４５．４５′・・・・・・比較回路、 ６・・・・・・出力決定論理回路、 ７．７′・・・・・・ＡＮＤ論理素子、８．８′・・・
・・・ＯＲ論理素子、 ９．９′・・・・・・比較回路、 １０・・・・・・フェイルセーフ出力回路、１１．１２
．１３．１３′・・・・・・駆動回路、１４．１５．１
６．１６′・・・・・・電磁弁、１７・・・・・・リレ
ー駆動回路。

Claims (3)

【特許請求の範囲】
1. （１）互いに並列的に設けられ独立に同期駆動される少
   なくとも２以上の多重系の制御論理ユニットと、これら
   制御論理ユニットの出力をＡＮＤ論理、ＯＲ論理、もし
   くはＡＮＤ論理とＯＲ論理の組合せのいずれかにより論
   理演算して出力を決定する出力決定論理回路と、前記出
   力決定論理回路の出力を前記制御論理ユニットの出力と
   比較する少なくとも２以上の比較回路と、前記比較回路
   のいずれかより異常時の不一致信号を受信するとフェイ
   ルセーフ出力信号を出力して制御対象の系を部分的に又
   は完全に不能にするフェイルセーフ出力回路とを備え、
   前記制御論理ユニットが入力信号を処理する独立の入力
   処理回路、その出力信号と並列に設けられた相手方の入
   力処理回路の出力信号とを比較してそのいずれかの信号
   を出力し、異常時にはフェイルセーフ出力回路への指令
   信号を出力する比較回路、及び前記入力処理回路の正常
   時の出力を比較回路を介して又は直接に読込んで所定の
   プログラムに従い論理演算をする制御論理回路を同一チ
   ップ内に構成して成ることを特徴とする多重系制御回路
   。
2. （２）前記制御論理ユニットが、前記独立の入力処理回
   路、前記入力処理回路で処理された自動車４輪の車輪速
   パルス信号のうち自己の系の２輪分の信号と、並列に設
   けられた他の系の入力処理回路からの２輪の信号とを比
   較しそのいずれかの信号を出力し異常時にはフェイルセ
   ーフ出力回路への指令信号を出力する比較回路、及び上
   記４輪分の信号の他の２輪分の信号を直接に読込むと共
   に比較回路からの正常時の２輪分の信号を読込んで論理
   演算する制御論理回路を同一チップ内に構成して成るこ
   とを特徴とする請求項１に記載の多重系制御回路。
3. （３）前記制御論理ユニットが、前記独立の入力処理回
   路、前記入力処理回路で処理された自動車４輪の車輪速
   パルス信号と、並列に設けられた他の系の入力処理回路
   からの４輪の信号とを比較してそのいずれかの信号を出
   力し異常時にはフェイルセーフ出力回路への指令信号を
   出力する比較回路、及び前記比較回路からの正常時の出
   力信号を読込んで論理演算する制御論理回路を同一チッ
   プ内に構成して成ることを特徴とする請求項１に記載の
   多重系制御回路。