JPH03201101A - 多重系制御回路 - Google Patents
多重系制御回路Info
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Abstract
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Description
チロックブレーキ制御装置に用いられる多重系制御回路
に関する。
クブレーキ制御装置を電子制御回路により制御する方式
として既に種々のものが知られているが、その−例とし
て特開昭63−233401号公報による多重系制御回
路がある。
。この多重系制御回路は、入力信号の処理をする2つの
互いに独立の多重系の入力処理回路4.4′と、この処
理回路からの出力信号により所定のプログラムに従い論
理演算して制御信号を出力する、互いに並列的に設けら
れ独立に同期駆動される2つの制御論理回路5.5′と
、これら制御論理回路の出力をAND論理7.7′、O
/ R論理8、又はこれらの組合せのいずれかにより論理演
算して出力を決定する出力決定論理回路6と、前記出力
決定論理回路の出力を前記制御論理回路の出力と比較す
る2つの比較回路9.9′と、前記比較回路のいずれか
より異常時の不一致信号を受信するとフェイルセーフ出
力信号を出力して制御対象の系を部分的に又は完全に不
能にするフェイルセーフ出力回路10とを備えている。
り検知された4輪の信号を入力部1へ送り、二値化回路
2により2値化されて入力バッファからそれぞれ2つの
入力処理回路4.4′へ並列的に送られる。入力処理回
路4.4′は、1つのカウンタからの信号に基づいて完
全に同期化して並列に車輪速パルス信号を処理する回路
である。
である車輪速パルス信号を取り込んで、その中央処理装
置(CPU)で車輪速度、基準車輪速度(推定車体速度
)、車体加速度等を所定のプログラムに従い演算し、そ
れぞれ前輪、後輪用油圧制御系の電磁弁14.15.1
6を開閉するための信号を出力する。11.12.13
は上記電磁弁14.15.16を駆動するための駆動回
路である。
.7′、OR論理素子8の組合せの場合を示している。
記する)はそれぞれ上記出力決定論理回路6に対して、
その出力によって制御される電磁弁が3位置制御弁の場
合、加圧、保持、減圧の3種類の制御信号を出力する(
2位置制御弁では加圧、減圧のみ)、CPUQ、CPU
Iのそれぞれの出力信号は基本的には両者で一致する信
号が出力されるべきものであるが、例えばCPUの故障
、ノイズ、CPU間のタイミングのずれ等によって互い
に異なる信号が出力されることがある。
は、その持続時間が所定時間、例えば8ms以内である
ときは、この出力決定論理回路では次のようにその出力
が決定される。
Iの出力が両者共に加圧、保持、減圧であるときはその
ま覧出力し、例えばCPU0が加圧、CPU1が保持、
減圧のときはいずれも加圧として、又CPU0が保持で
、CPUIが加圧、減圧のときは、加圧、保持として、
さらにCPUQが減圧で、CPUIが加圧、保持のとき
は加圧、保持にというように、全体として加圧側の信号
となるように出力する。
る。
理素子8は後輪に適用される。これは、AND論理素子
の加圧側の出力によってブレーキ力を確保し、OR論理
素子の減圧側の出力によってブレーキ圧を低下させ、車
体安定性を確保するためである。
致信号の比較を比較回路9.9′で行ない、その出力信
号によりフェイルセーフ出力回路10を介してフェイル
セーフ出力信号を出力する。
車輪速パルス信号を完全に同期化して2つのマイクロコ
ンピュータに読込む方法として特開平1−102367
号公報による処理回路が知られている。
のマイクロコンピュータの片方の外部クロックを基準ク
ロックとするカウンタ21と、車輪速センサにより検出
される速度信号を二値化回路で変換した車輪速パルス信
号の立上りで前記カウンタを2つのマイクロコンピュー
タのそれぞれの系に対してラッチするラッチ回路22.
23と、前記ラッチ回路でラッチされたカウンタ値を外
部割込信号発生回路24の信号でさらにラッチする第二
ラッチ回路25.26とを備え、2つのマイクロコンピ
ュータが第二ラッチ回路でラッチされた値を読込むよう
に構成されている。
信号に同期して外部割込信号を外部割込信号発生回路2
4で発生させ、これによりカウンタ値を1段目のラッチ
回路から2段目のラッチ回路にラッチするとともに2つ
のマイクロコンピュータの読取りタイミングを2段目の
ラッチされたカウンタ値より所定時間も遅れて読取るよ
うに設定し、(第10図参照)、2つのマイクロコンピ
ュータで読取られる車輪速パルス信号が全く同じ値とな
るように同期化している。
よる多重系制御回路では、第8図に示すように、入力処
理回路4.4′は互いに並列的に設けられているが、図
中−点鎖線で囲んでいるように、これらの入力処理回路
は特開平1−102367公報で示している2つのマイ
クロコンピュータの片方の外部クロックを基準クロック
とするカウンタにより車輪速パルス信号をラッチ回路に
ラッチして入力処理をするようにしている。このため、
これらの入力処理回路4.4′は同一のクロックで動作
させる必要があり、CPU01CPUIのそれぞれのマ
イクロコンピュータとは別に独立の1つのチップ内に設
けなければならず、コスト的にも集積度の点からも不利
な面が多い。
理回路4.4′をそれぞれ別々にCPU01CPUlの
マイクロコンピュータ内に集積すればよいが、そうする
と各々のマイクロコンピュータは互いに並列にかつ独立
に同期駆動されるため、入力処理回路も同様に並列にか
つ独立に同期駆動されることとなり、それぞれのマイク
ロコンピュータが読込む入力処理回路の出力信号は異な
った値となり、同期化ができなくなる。
みてなされたものであり、その目的は2つの並列状の入
力処理回路を別々にそれぞれ2つの制御論理回路のチッ
プと同一チップ内に構成して集積度を高めコスト低減を
図ると共に、各入力処理回路と制御論理回路の間に比較
回路を設けて2輪ずつあるいは4輪の車輪速パルスの出
力信号の同期化を実現し、より高密度な多重系制御回路
を提供するにある。
的に設けられ独立に同期駆動される少なくとも2以上の
多重系の制御lI論理ユニットと、これら制御論理ユニ
ットの出力をAND論理、OR論理、もしくはAND論
理とOR論理の組合せのいずれかにより論理演算して出
力を決定する出力決定論理回路と、前記出力決定論理回
路の出力を前記制御論理ユニットの出力と比較する少な
くとも2以上の比較回路と、前記比較回路のいずれかよ
り異常時の不一致信号を受信するとフェイルセーフ出力
信号を出力して制御対象の系を部分的に又は完全に不能
にするフェイルセーフ出力回路とを備え、前記制御論理
ユニットが人力信号を処理する独立の入力処理回路、そ
の出力信号と並列に設けられた相手方の人力処理回路の
出力信号とのいずれかを選択して出力する選択回路、及
び前記人力処理回路の出力を選択回路を介して又は直接
に読込んで所定のプログラムに従い論理演算をする制御
論理回路を同一チップ内に構成して戒る多重系制御回路
を採用したのである。
、前記独立の入力処理回路、前記入力処理回路で処理さ
れた4輪の車輪速パルス信号のうち自己の系の2輪分の
信号と、並列に設けられた他の系の入力処理回路からの
2輪の信号とのいずれかを選択して出力する選択回路、
及び上記4輪分の信号の他の2輪分の信号を直接に読込
むと共に選択回路から2輪分の信号読込んで論理演算す
る制御論理回路を同一チップ内に構成して成るように構
成することもできる。
御論理ユニットが、前記独立の入力処理回路、前記入力
処理回路で処理された4輪の車輪速パルス信号と、並列
に設けられた他の系の入力処理回路からの4輪の信号と
のいずれかを選択して出力する選択回路、及び上記選択
回路からの出力信号を読込んで論理演算する制御論理回
路を同一チップ内に構成して威るように構成してもよい
。
は、並列状の制御論理ユニットの出力信号は、制御対象
の電磁弁が、例えばアンチロックブレーキ制御装置の場
合に2位置制御弁であれば加圧、減圧の信号、3位置制
御弁であれば加圧、保持、減圧の信号のいずれかとして
出力される。
動作時には共に全く同じ信号を出力すべきものであるが
、制御論理ユニットのいずれかに生じる誤動作、故障、
ノイズ、タイくング等のため瞬時に出力される制御信号
は正確に同一の信号でないことがあり、これらをそのま
覧出力すると被駆動部が誤動作をする可能性がある。
としてこの信号とそれ以外の制御論理ユニットの出力信
号を出力決定論理回路において、AND論理素子、OR
論理素子、又はAND論理素子とOR論理素子の組合せ
のいずれかの論理素子により論理演算して、前記正常信
号とそれ以外の信号が一致するときはそのま\出力する
。
安全側になるように制御する。不一致信号の持続が所定
時間以上になるとフェイルセーフ信号を出力し、被駆動
回路を部分的に又は全体的に不能にする。
制御論理回路から戒り、互いに並列状に独立に同期駆動
される。このため上記並列状の2つの入力処理回路は2
つのクロックを同期化させた場合でも微妙なりロックの
ずれが生じた場合は、2つの入力処理回路が出力する信
号は異なったものとなる。
信号を選択回路で互いに比較し、その差異が微妙なりロ
ックのずれに相当する範囲内である場合には正常である
ものとして2つの制御論理回路へ同一の信号を出力する
。
の入力処理回路からの信号はそのまま制御論理回路へ出
力する。
つの制御論理回路には同一の車輪速パルス信号が入力さ
れ、制m論理回路内ではこれら同一の車輪速信号に基づ
いてバルブ制御信号が作り出され出力される。
る。
ンチロックブレーキ制御装置に適用した場合の実施例を
示す* St ’−”S4は自動車の各車輪の車輪速度
を検出するセンサ、1は入力部、2は二値化回路であり
、各センサS1〜S4で検出した車輪速度信号を二値化
回路でパルス信号に変換し、これらを並列的に送るよう
にして多重系制御回路の入力信号として用意している。
駆動される制御論理ユニット3.3′を備えている。制
御論理ユニット3は、前記パルス信号のパルス数、間隔
等を計算、処理する入力処理回路4、この処理回路から
の出力信号により所定のプログラムに従い論理演算して
制御信号を出力する制御論理回路5、及び上記入力処理
回路4と制御論理回路5の間に設けた選択回路45とを
1つのワンチップマイクロコンピュータ内に設けたもの
から成る。制御論理ユニット3′についても全く同じで
あり、対応する各構成部の符号にはダッシュを付しであ
る。
からの信号を基準信号として互いに独立に同期駆動され
、その入力信号である車輪速パルス信号のパルス数、間
隔等を計算、処理し、その情報をそれぞれ信号P1、P
2、Pl、PlおよびP。
号である車輪速パルス信号に基づいて、車輪速度、基準
車輪速度(推定車体速度)、車体加速度等を求め、車輪
速度が基準車輪速度を下回るとその速度差に応じて電磁
弁を加圧から減圧の方向に操作するための制御信号を出
力する。
それぞれ自己の系の人力処理回路4、(4′)からの4
輪の出力信号P1、Pl、Pl、Pl、(P+’P!
、Ps 、Pa ’ )のうち、自己の系の2輪分
の信号Ps 、Pl (PI 、Pt ’ )と、
並列に設けられた他の系の入力処理回路4’ (4)
からの2輪の信号Ps 、Pa (P+、Pg)
とのいずれかを選択して出力する回路である。なお、自
己の系の他の2輪分の信号Pr 、Pt (Ps’P、
′)は自己の系の人力処理回路4 (4’ )から制御
論理回路5 (5’ )へ直接送られる。
常時には自己の系と相手方の系のうち必らず相手方の系
の信号ps 、Pl (PI 、pg )を選択
し、異常時には自己の系の信号P3、Pl(p、 、
P、’)を選択するように決められている。
輪分ずつが同期された信号として入力され、異常時には
非同期の2輪分の信号を含めて全輪とも自己の系の信号
が人力される。
ャートに示す。
断される。まず、上記異常の状態は入力処理回路4.4
′が故障、あるい叫入力処理回路自体は故障していない
が2つの制御論理回路5.5′ (以下CPUQ、CP
UIと略記する)の基準クロックの周波数にずれがある
場合に生ずる。
あり、第1パルス入力および第2パルス入力でそれぞれ
カウンタ値をラッチ回路にラッチし、そのラッチされた
2つのカウンタ値の差(これをカウント値と呼ぶことに
する)をとれば、これがパルス間隔を表すことになる。
が、クロックの相対的ずれがある場合である。
。この場合、クロック周波数差をΔf1パルス幅ΔTと
すると、パルス幅ΔTに対するクロックのずれはΔTΔ
fとなる。ΔTΔf<lのとき図示のようにカウント値
のずれはlである。ΔTΔf>1のとき、ずれは2以上
となる。
ト値のずれはほとんどの場合2以上となる。
が1以下の場合は、正常範囲内とし、カウント値のずれ
が2以上となる場合を異常と判断する。
出力決定論理回路6、AND論理素子?、7’、OR論
理素子8.8′、駆動回路11.12.13.13′、
電磁弁14.15.16.16′、リレー駆動回路17
については、原則として従来例と同じであるから、詳し
い説明は省略する、なお、従来例では左、右前輪、両後
輪に対してそれぞれ1つずつの電磁弁14.15.16
を設けた3チャンネル方式のものを示し、この実施例で
は4輪を独立に制御する4チャンネル方式としているが
、単にチャンネル数の差だけであり、制御方法は原則と
して何ら変りがないことは明らかであろう、また、従来
例と同一機能の部材には同−符号又はそれにダッシュを
付した符号を表示しである。
3.3′に対して外付の構成部材として示しているが、
これを制御論理ユニット3.3′のそれぞれのワンチッ
プマイクロコンピュータ内に構成するようにしてもよい
。
来例と同様にセンサS1〜S、で検出された車輪速信号
は二値化回路2で車輪速パルス信号に変換され、2つの
制御論理ユニット3.3′それぞれの入力処理回路4.
4′に並列状に入力される。
Ps、PaのうちP、 、P、はCPUQへ直接送られ
、P3、Paは選択回路45へもう一方の系の入力処理
回路4′の出力信号のP。
であれば相手方の出力信号Ps 、Pgが選択されて
CPUQへ送られる0反対にCPU1へは正常時には相
手方の出力信号P+、Pzが選択されて送られる。従っ
て、正常時には両CPU01CPUIの両方へ出力信号
P3 、P。
られる。
処理回路の4つの信号P、、P、 、P、、Pa及びP
+ 、Pt 、P3 、P4’をそのまま受信す
る。
受けると、これら両CPUはそれぞれ上記入力信号に基
づいて車輪速度、基準車輪速度(推定車体速度)等を演
算し、その演算結果に基ついて加圧、減圧(2位置制御
弁の場合)のいずれかの制御信号を出力する6例えば、
ブレーキ制動中に車輪速度が基準車輪速度をある設定値
以上に下回ると、CPUの出力信号は加圧から減圧信号
になる。これは、車輪速度が基準車輪速度をある設定値
以上に下回ると、ブレーキ制動力によるタイヤ摩擦力が
有効に利用されてないことを意味し、このためブレーキ
制動中であるに拘らず短時間の間ブレーキ制動力を減少
させ、スリップ率が回復してくれば再びブレーキ制動を
加圧の方向に操作する。
決定論理回路へ送られる。この出力決定論理回路は前輪
左右に対してはAND論理素子7.7′、後輪左右に対
してはOR論理素子8.8′から戒っている。このため
、従来例で説明したように、両CPUから送られてくる
出力信号が各論理素子に対してそれぞれ一致していると
きはそのま\出力し、異なる信号であるときは、その信
号の不一致が所定時間、例えばBms以内の持続であれ
ば前輪は加圧側に、後輪は減圧側の信号として出力し、
ブレーキ制動を安全側に制御する。
4.15.16.16′の駆動回路11.12.13.
13′の出力信号を比較回路9.9′でCPUQ、CP
UIのそれぞれの出力信号と比較し、そのいずれかの出
力信号を介してフェイルセーフ出力回路10によりフェ
イルセーフ出力信号をリレー駆動回路17へ与え、アン
チロックブレーキ制御装置の油圧駆動源を部分的に又は
全体的に遮断する。
4′の正常、異常時のいずれの信号もCPU0.CPU
Iに与えられ、さらにCPU01CPUl自身が正常又
は異常である場合もその出力信号が出力決定論理回路6
へ与えられる。従って、出力決定論理回路6では上記入
力処理回路4.4′両CPUの正常、異常時のいずれの
場合でも、その出力信号の正常、異常を判断して、出力
決定が行なわれることになる。
のみが異なる。
5’)は入力処理回路4 (4’ )からの4輪の出力
信号P、 、Pl 、Ps 、P4 (P重Pt
、Pz 、P4’)と、並列に設けられた他の系の入
力処理回路4’ (4)からの4輪の出力信号P、
、P2 、P、 、P4 (Pl、P、 、P、 、
P、)のいずれかを選択して出力するように構成されて
いる。
る場合正常時には自己の系と相手方の系の信号のうち大
きい方(パルス周期の長い方)を選択し、異常時には自
己の系の信号を選択するように決められている。例えば
、選択回路45では正常時には信号P、とP1′のうち
大きい方、異常時には信号P1が選択される。この選択
方法を第7図のフローチャートに示す。YESは正常時
、NOは異常時である。
動されるに拘らず、両CPUに対して同じ信号が完全に
同期化された信号として読込まれることになる。
一実施例の場合と同様にCPUQ、CPの正常、異常を
判断して出力が決定される。
は、自己の系の信号がそのままCPU0(CPUl)へ
送られ、両CPUの正常、異常を含めて出力決定論理回
路6で判断して出力か決定される。その後の作用につい
ては第一実施例の場合と同様であり説明を省略する。
れ独立に同期駆動される制御論理ユニット内に、入力処
理回路と制御論理回路とその間に選択回路を少なくとも
設けてワンチップマイクロコンピュータを構成し、選択
回路では正常時には2輪ずつの車輪速パルス信号として
互いに相手方のものを使用し、あるいは4輪のパルス信
号のうち大きい方を選択することによって2つの制御論
理回路へ送られるパルス信号の同期化を得るようにした
から、従来別個に設けていた入力処理回路を制御論理回
路と同一チップ内に設けて集積度を高め、コスト低減を
図ると共に簡単な選択回路によって入力処理回路の出力
信号の同期化を図ることができるという利点が得られる
。
全体概略ブロック図、第2図は選択回路の詳細な説明図
、第3図は選択回路のフローチャート、第4図は選択回
路での正常、異常の状態を説明する図、第5図は第二実
施例の多重系制御回路の全体概略ブロック図、第6図は
選択回路の詳細な説明図、第7図は選択回路のフローチ
ャート、第8図は従来例の多重系制御回路の全体概略ブ
ロック図、第9図は従来例の入力処理回路の概略ブロッ
ク図、第10図は第9図の入力処理回路の作動説明図で
ある。 3.3′・・・・・・制御論理ユニット、4.4′・・
・・・・入力処理回路、 5.5′・・・・・・制御論理回路、 45.45′・・・・・・選択回路、 6・・・・・・出力決定論理回路、 7.7′・・・・・・AND論理素子、8.8′・・・
・・・OR論理素子、 S、9′・・・・・・比較回路、 10・・・・・・フェイルセーフ出力回路、11.12
.13.13′・・・・・・駆動回路、14.15.1
6.16′・・・・・・電磁弁、17・・・・・・リレ
ー駆動回路。
Claims (3)
- (1)互いに並列的に設けられ独立に同期駆動される少
なくとも2以上の多重系の制御論理ユニットと、これら
制御論理ユニットの出力をAND論理、OR論理、もし
くはAND論理とOR論理の組合せのいずれかにより論
理演算して出力を決定する出力決定論理回路と、前記出
力決定論理回路の出力を前記制御論理ユニットの出力と
比較する少なくとも2以上の比較回路と、前記比較回路
のいずれかより異常時の不一致信号を受信するとフェイ
ルセーフ出力信号を出力して制御対象の系を部分的に又
は完全に不能にするフェイルセーフ出力回路とを備え、
前記制御論理ユニットが入力信号を処理する独立の入力
処理回路、その出力信号と並列に設けられた相手方の入
力処理回路の出力信号とのいずれかを選択して出力する
選択回路、及び前記入力処理回路の出力を選択回路を介
して又は直接に読込んで所定のプログラムに従い論理演
算をする制御論理回路を同一チップ内に構成して成るこ
とを特徴とする多重系制御回路。 - (2)前記制御論理ユニットが、前記独立の入力処理回
路、前記入力処理回路で処理された自動車4輪の車輪速
パルス信号のうち自己の系の2輪分の信号と、並列に設
けられた他の系の入力処理回路からの2輪の信号とのい
ずれかを選択して出力する選択回路、及び上記4輪分の
信号の他の2輪分の信号を直接に読込むと共に選択回路
から2輪分の信号を読込んで論理演算する制御論理回路
を同一チップ内に構成して成ることを特徴とする請求項
1に記載の多重系制御回路。 - (3)前記制御論理ユニットが、前記独立の入力処理回
路、前記入力処理回路で処理された自動車4輪の車輪速
パルス信号と、並列に設けられた他の系の入力処理回路
からの4輪の信号とのいずれかを選択して出力する選択
回路、及び上記選択回路からの出力信号を読込んで論理
演算する制御論理回路を同一チップ内に構成して成るこ
とを特徴とする請求項1に記載の多重系制御回路。
Priority Applications (1)
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---|---|---|---|
JP34184289A JP2841602B2 (ja) | 1989-12-28 | 1989-12-28 | 多重系制御回路 |
Applications Claiming Priority (1)
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JP34184289A JP2841602B2 (ja) | 1989-12-28 | 1989-12-28 | 多重系制御回路 |
Publications (2)
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JPH03201101A true JPH03201101A (ja) | 1991-09-03 |
JP2841602B2 JP2841602B2 (ja) | 1998-12-24 |
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ID=18349172
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JP (1) | JP2841602B2 (ja) |
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---|---|---|---|---|
WO1995008464A1 (fr) * | 1993-09-21 | 1995-03-30 | Sumitomo Electric Industries, Ltd. | Appareil de commande antiblocage |
JP2016529610A (ja) * | 2013-07-26 | 2016-09-23 | ヴアブコ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツングWABCO GmbH | 安全に関連するアプリケーションの冗長な信号処理のための方法及び電子回路装置、自動車ブレーキシステム及び自動車ブレーキシステムを有する自動車並びにこのような電子回路装置の使用 |
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---|---|---|---|---|
KR102646494B1 (ko) * | 2023-10-18 | 2024-03-12 | 주식회사 유니즈테크 | 제어기의 이중화 장치 및 그 제어방법 |
-
1989
- 1989-12-28 JP JP34184289A patent/JP2841602B2/ja not_active Expired - Fee Related
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JP2841602B2 (ja) | 1998-12-24 |
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