JP2829953B2 - 残響付加装置 - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、音色パラメータ変更時にノイズが発生しな
いようにした残響付加装置に関するものである。 〔従来の技術〕 従来、音響機器の高性能化に対応してより良い音響効
果を得るために、楽音信号等に電子的に残響音を付加す
る残響付加装置が種々開発されている。この残響付加装
置には、BBD等のアナログ遅延素子を用いたものがある
が、S/N比の低下が顕著で自然な残響音が得られない等
の欠点があった。また、近年ではデジタル信号処理技術
の向上と論理素子の高速化、高密度化によって実時間処
理で残響音の合成が可能となっている。このデジタル処
理による残響付加装置は、複数の遅延回路より構成され
ている。そして、これら遅延回路は例えば入力信号デー
タを記憶する波形データメモリを有し、書き込み及び読
み出しアドレスをカウンタ等で発生させ、該カウンタで
与えられるアドレスに書き込み及び読み出しを実行する
ことにより遅延効果を得ている。遅延時間は波形データ
メモリ上の２つのアドレスの差もしくは２つのアドレス
が同一の場合には、カウンタ等の動作する範囲により決
められる。 また、残響付加装置には、遅延回路の出力を入力側に
戻すフィードバックループを設けたものがあり、フィー
ドバック量を適切に選ぶことにより自然な残響音が得ら
れる。 なお、特開昭58−14898号公報には、遅延素子として
デジタルメモリを使用し、このデジタルメモリに入力楽
音を所定周期でサンプリングした振幅データを順次記憶
させ、この記憶させた振幅データのうち所望の遅延時間
に相当する振幅データを読み出し、これをアナログ化し
たのち残響音として発生させるようにした従来の技術が
開示されている。 〔発明が解決しようとする問題点〕 しかしながら、従来の波形のデータメモリ等により遅
延効果を得る残響付加装置においては、遅延時間あるい
はフィードバック量を変更する場合に、前の波形データ
に依存して次の波形データがかかわっていくため、波形
データメモリに書き込む際に該メモリ上の波形データに
不連続点が生じたり、あるいは不連続に波形データを読
み出したりすることによりノイズが発生する問題点があ
った。 また、上記従来の技術（特開昭58−14898号公報）で
は、残響付加、効果付加のパラメータの変更については
何ら開示されておらず、上記問題点を解決するものでは
ない。 本発明の課題は、残響音特性を決める音色パラメータ
変更時にノイズが発生しないようにすることにある。 〔問題点を解決するための手段〕 本発明は、少なくとも入力信号データを順次記憶し、
その記憶内容を遅延して出力する遅延手段を有する残響
付加手段と、この残響付加手段の入力及び出力側の双方
に設けた音量調整手段と、前記遅延手段の記憶内容を消
去する消去手段と、前記音量調整手段を制御し、前記残
響付加手段の入力側の音量を徐々に小さくし、当該入力
側の音量が所定値まで低下した後、前記残響付加手段の
出力側の音量を徐々に所定値まで小さくし、当該出力側
の音量が所定値まで低下した後、前記消去手段を制御し
て、前記遅延手段の記憶内容を消去させた後、前記残響
付加手段の効果を決める音色パラメータを変更し、当該
変更の後に再び前記音量調整手段を制御して、前記残響
付加手段の入力側の音量を徐々に大きくし、当該入力側
の音量が元の値に戻った後、前記残響付加手段の出力側
の音量を徐々に大きくして元の値に戻す変更制御手段
と、を備えるものである。 〔作用〕 本発明の作用は次の通りである。音色パラメータ変更
時に、変更制御手段は、残響付加手段の入力側及び出力
側に設けた音量調整手段を制御し入力側及び出力側の音
量を徐々に小さくし、消去手段により遅延手段の記憶内
容を消去してから音色パラメータを変更し、再び音量を
徐々に戻す。 従って、入力側音量を徐々に小さくすることにより記
憶される入力信号データの音量レベルが徐々に小さくな
り、かつ記憶内容を完全に消去後、音色パラメータを変
更し再び徐々に音量を戻すため、記憶内容に連続性が保
たれる。また、出力側音量を徐々に小さくすることによ
り残響効果が徐々に小さくなり、かつ記憶内容を完全に
消去後、音色パラメータを変更し、再び徐々に戻すた
め、音色パラメータ変更後の残響が徐々に出力されノイ
ズの発生原因がなくなる。 〔実施例〕 以下、本発明の実施例について、図面を参照しながら
詳細に説明する。 原理ブロック 第１図は、本発明の一実施例に係る残響付加装置の原
理ブロック図である。同図において、残響付加回路１
は、後述する波形データメモリ等からなる遅延回路で構
成されており、その入出力側にはそれぞれ入出力音量調
整用の乗算器2,3が設けられている。出力側乗算器３の
出力側には、該乗算器３から出力される出力データと入
力信号データとを加算し出力する加算器４が設けられて
いる。波形データメモリ消去手段５は、残響付加回路１
の波形データメモリを消去するものである。また、音色
パラメータ及び音量変更制御手段（以下単に変更制御手
段という）６は、残響付加回路１の残響音特性を決める
遅延時間（t1〜t4）とフィードバック乗数（g1〜g4）等
からなる音色パラメータ、入出力側乗算器2,3の入出力
音量（VOLI,VOLO）及び波形データメモリ消去手段５を
後に詳細に説明する処理手順に従い制御するものであ
る。 第２図は、第１図の残響付加回路の一例を示すブロッ
ク図である。同図において、残響付加回路１は、フィー
ルドバックループを持つ複数（実施例では４つ）の遅延
回路１−1,1−2,1−3,1−４を有し、それぞれ独自に遅
延時間（t1〜t4）が設定される。この遅延回路１−１〜
１−４は例えばシフトレジスタより成り、上述の波形デ
ータメモリを構成する。各フィードバックループ上に
は、フィードバック乗数（g1〜g4）をそれぞれ乗算する
ための乗算器１−5,1−6,1−7,1−８が設けられてお
り、各フィードバック信号データは、各々共通な入力信
号データと各遅延回路１−1,1−2,1−3,1−４の入力側
に設けられた加算器１−9,1−10,1−11,1−12で加算さ
れる。そして、各遅延回路１−１−,1−2,1−3,1−４の
出力は、加算器１−13で加算し出力される。遅延回路１
−１〜１−４の記憶内容は、入出力音量を小さくした
後、消去手段５により消去される。具体的には、シフト
レジスタにオールゼロデータを書込むことで実現でき
る。この書込回路については第２図においては示してい
ないが、複数のゲート回路等で実現できる。また、遅延
回路１〜１−４の遅延時間（t1〜t4）及び乗算器１−５
〜１−８によるフィードバック乗算（g1〜g4）は、変更
制御手段６の制御に基づき、遅延回路１−１〜１−４の
記憶内容を消去後に変更される。このうち、遅延時間
（t1〜t4）の変更は、シフトレジスタの出力シフト段の
選択で可能となる。つまり各シフト段から、任意に出力
信号として記憶内容を取り出せる構成をとれば、容易に
行なえる。 上記構成の残響付加装置の動作を説明する。 まず、残響効果を与える音色パラメータとして所定の
フィードバック乗数（g1〜g4）を遅延時間（t1〜t4）が
設定され、かつ入出力音量（VOLI,VOLO）にも所定の値
（例えば1.0）が与えられる。入力信号データは、残響
付加回路１でそれぞれ遅延回路１−1,1−2,1−3,1−４
とフィードバックループにより所定の残響音が付加され
て加算器４より出力される。 次に、上記所定の残響音が付加された状態から音色パ
ラメータ（遅延時間及びフィードバック乗数）を変更す
る場合には、まず、変更制御手段６により乗算器２、３
の音量VOLI、VOLOを徐々に減少させ「０」にする。次
に、変更制御手段６により外部より与えられた残響付加
回路１の音色パラメータ（遅延時間t1〜t4、フィードバ
ック乗数g1〜g4）を設定する。その後、波形データメモ
リ消去手段５により残響付加回路１の波形データメモリ
にすべて「０」を記憶させて消去する。次に、再び変更
制御手段６により乗算器３、４の音量を元の値（例えば
1.0）に徐々に変化させる。なお、各遅延時間tiをフィ
ードバック乗数gi（ｉ＝１〜４）とは、残響時間を同一
とすべくti×gi＝一定となるように設定するのが望まし
い。そして、tiを従って（gi）は、それぞれランダムに
設定するのが、良い残響特性を得る条件となる。 このような動作を行うことにより、音色パラメータ変
更時に音量が「０」となっているため、ノイズが発生せ
ず、またその後波形データメモリをすべて消去してから
音量を元に戻すようにしているため、波形データメモリ
に不連続的が生じたり、不連続に波形データを読み出し
たりすることがなくノイズが発生しない。従って、残響
付加装置において、ノイズが発生せずに音色パラメータ
の変更が可能になる。 具体的構成 第３図は、上記原理に基づいた残響付加装置の具体的
構成を示すブロック図である。この具体的構成はデジタ
ル信号処理用LSI（DSP）等により上述した原理ブロック
に相当する機能を実行する残響付加装置を実現したもの
である。同図において、プログラムメモリ11は、所定の
プログラムを格納するメモリであり、図示しないクロッ
ク発生部より供給されるクロック信号CK2によりインク
リメントするプログラムカウンタ12の出力をアドレスと
して、出力を制御回路13に供給する。上記制御回路13
は、プログラムメモリ11の出力内容により、後述する各
レジスタ、メモリ間のデータ転送及び演算、フリップフ
ロップ14、15によるプログラムカウンタ12へのデータの
供給の各タイミングと実行を制御する。上記フリップフ
ロップ14は、音色パラメータ変更部に外部から供給され
る信号PSにより状態を変え、動作スイッチ信号F2を制御
回路13へ供給し、また制御回路13からは、クリア信号が
フリップフロップ14へ与えらる。また、上記フリップフ
ロッ15は、外部サンプリングクロックCK1により状態を
変え、信号F1を制御回路13へ供給し、また制御回路13か
らはクリア信号がフリップフロップ15へ与えられる。な
お、プログラムカウンタ12へ供給されるクロック信号CK
2は、フリップフロップ15へ供給される外部サンプリン
グクロックCK1に比べ充分速いクロックが与えられてい
る。 音色パラメータメモリ16,17は、後に詳細に説明する
ように残響効果付加の音色パラメータ、演算に使用する
定数及び波形データの一部が格納される。 レジスタA18及びレジスタB19は、音色パラメータメモ
リ16,17あるいは後述する各レジスタから与えられ、加
減算を行う演算回路20及び乗算回路21に供給するデータ
を格納する。上記演算回路20及び乗算回路21の演算結果
はレジスタC22へ与えられ、該レジスタC22の出力は演算
回路20あるいは内部バス23を介して各部へ供給される。 波形データメモリ24は、波形データを記憶するメモリ
であり、アドレスレジスタ25により書き込み及び読み出
しアドレスが供給され、データレジスタ26に書き込み及
び読み出しデータが格納される。なお、この波形データ
メモリ24はRAMなどから成り、上述した第２図の原理ブ
ロックの遅延回路１−１〜１−４に機能的には対応す
る。上記データレジスタ26は双方向になっており、それ
ぞれ内部バス23を通じてデータ転送が行われる。 入力レジスタ27は、図示しない音源からのデジタル入
力信号データを格納して各部へ供給し、また、出力レジ
スタ28は、出力信号データを格納し、外部へ出力する。
この出力信号データは図示しない。デジタルアナログ変
換器、ローパスフィルタ、出力アンプ等を介して残響が
付加された音として変換出力される。 音色パラメータアドレスレジスタ29及び音色パラメー
タデータレジスタ30は、外部から音色パラメータメモリ
16,17のアドレス及びデータがそれぞれ与えられ、音色
パラメータの変更時に使用されるレジスタである。 次に、前述した音色パラメータメモリ16,17の内部構
成を第４図（ａ），（ｂ）を参照しながら説明する。 第４図（ａ）は、音色パラメータメモリ６の内部構成
を示しており、アドレス０〜３にそれぞれ１サンプリン
グ周期前の遅延回路１〜４、すなわち第２図の原理ブロ
ックの遅延回路１−１〜１−４に相当する４つの遅延回
路の出力内容に対応するRD1〜RD4、アドレス４に１つの
遅延回路が使用する波形データの大きさに対応するDW具
体的にはFFFh（16進表現をｈは示す。以下同じ）、アド
レス５〜８にそれぞれ遅延回路１−１〜１−４が使用す
る波形データメモリ24の先頭アドレス0000h〜3000hの内
容に対応するDS1〜DS4、アドレス９に定数として「０」
に対応するZERO、アドレス10に定数0001hに対応するON
E、アドレス11にパラメータ変更時に動作の状態を示す
カウンタの内容に対応するMC、アドレス12に波形データ
メモリ24消去時に使用するアドレスカウンタの内容に対
応するCRC、アドレス13に使用する波形データメモリ24
の最終アドレスに対応するCRI、アドレス14に入力信号
データ×VOLIの内容に対応するWAVEをそれぞれ記憶す
る。 第４図（ｂ）は、音色パラメータメモリ17の内部構成
を示しており、音色パラメータとしてアドレス０〜３に
それぞれ遅延回路１〜４のフィードバック乗数、第２図
の原理ブロック中の乗算器１−５〜１−８のフィードバ
ック乗数の内容に対応するg1〜g4及びアドレス４〜７に
それぞれ遅延回路１〜４、上述した原理ブロックの遅延
回路１−１〜１−４の遅延時間の内容に対応するt1〜
t4、アドレス8,9に入力側の音量の内容に対応するVOL
I、出力側の音量の内容に対応するVOLO、アドレス10〜1
3にそれぞれ遅延回路１〜４、上述した原理ブロックの
遅延回路１−１〜１−４に相当する波形データメモリ24
への書き込みアドレスカウンタの内容に対応するAD1〜A
D4、アドレス14に入出力音量（VOLI、VOLO）を徐々に変
化させる時入出力音量（VOLI、VOLO）のアドレス８か９
の内容に対応するSEA、アドレス15に変化する目標値の
内容に対応するSED、アドレス16に変化時間を計数する
カウンタの内容に対応するSEC、アドレス17に初期値の
内容を対応するSEI、アドレス18に変化の割合を決める
乗数の内容に対応するSEGをそれぞれ記憶する。なお、
ここで遅延時間（t1〜t4）は、第２図の原理ブロックの
場合のシステムレジスタの出力段数の制御等による遅延
時間とは異なり、波形データメモリ24上のアドレスの
差、つまり、現在波形を書込むアドレスと過去に書込ん
だ波形を読み出す読出アドレスとの差を示し、１つの遅
延回路が使用する波形データメモリ24の大きさDWから本
来の遅延時間を引いた値を示す。その詳細は、更に後述
する。 次に、上記のように構成された残響付加装置の動作に
ついて図面を参照しながら詳細に説明する。 第５図に示すフローチャートは、残響付加装置の全体
の処理動作を示すものである。第５図のステップS1にお
いて、フリップフロップ15の状態（F1）が「１」か否か
の判断がなされる。すなわち外部サンプリングクロック
CK1の立上りF1＝１になったとき、その信号が制御回路1
3へ与えられ、これにより制御回路13からプログラムカ
ウンタ12へカウントの開始信号が供給される。プログラ
ムカウンタ12はクロック信号CK2に同期してカウントの
増加を始め、アドレスをプログラムメモリ11に供給す
る。プログラムメモリ11の内容は制御回路13に供給さ
れ、これにより各部の制御が行われる。次にステップS2
において、制御回路13からクリア信号がフリップフロッ
プ15に供給され、フリップフロップ15がクリア（F1＝
０）される。すなわち、外部サンプリングクロックCK1
に同期して、各部の処理が実行される。次に、ステップ
S3において、入出力音量（VOLI、VOLO）を徐々に変化さ
せるときの変化時間を計数するSECの内容が「０」か否
かの判断がなされる。このSECの内容は、入出力音量を
変化させるときにはSEC≠０となり、変化させないとき
にはSEC＝０となる。上記ステップS3において、SEC≠０
と判断されれば、後述する入出力音量（VOLI、VOLO）を
徐々に変化させるステップS4のブロックSEの実行に移
り、またSEC＝０と判断されれば、ステップS5に移り波
形データメモリ24消去時に使用するアドレスカウンタの
内容CRCが「０」か否かの判断がなされる。このCRCの内
容は、波形データメモリ24を消去するときにはCRC≠０
となり、消去しないときにはCRC＝０となる。上記ステ
ップS5において、CRC≠０と判断されれば、後述する波
形データメモリ24を消去するステップS6のブロックCLR
の実行に移り、またCRC＝０と判断されれば、ステップS
7に移りフリップフロップ14の状態（F2）が「１」か否
かの判断がなされる。このフリップフロップ14の状態
（F2）は、外部からの信号PSにより制御され、外部から
音色パラメータを読み込むときにはF2＝１となり、読み
込まないときにはF2≠１となる。上記ステップS7におい
て、F2＝１と判断されれば、後述する外部から音色パラ
メータを読み込むステップS8のブロックEDの実行に移
る。なお、ここで外部から音色パラメータ（g1〜g4,t1
〜t4）を変更する場合には、音色パラメータメモリ17の
アドレス０〜７を音色パラメータアドレスレジスタ29
へ、また変更値を音色パラメータデータレジスタ30へセ
ットする。詳細は後述する。またF2≠１と判断されれ
ば、後述する残響音付加を実行するステップSgのブロッ
クREVの実行に移る。上記ステップS4のブロックSE及び
ステップS8のブロックEDの実行後は、ステップS9のブロ
ックREVの実行に移り、また上記ステップS6のブロックC
LR及びステップS9のブロックREVの実行後は、再びステ
ップS1へ戻り同様の処理を繰り返す。 すなわち、音色パラメータの変更がなく残響音の付加
のみを実行している状態では、入出音量の変化時間を計
数するカウンタの内容SEC及び波形データメモリ24消去
時に使用するアドレスカウンタの内容CRCは「０」とな
り、かつフリップフロップ14の状態はF2＝０である。従
って、ステップS9の処理を繰り返すこととなる。そし
て、音色パラメータを変更するために、外部から音色パ
ラメータレジスタ29及び音色パラメータデータレジスタ
30におのおのデータをセットし、フリップフロップ14に
信号PSを与えるとF2が「１」となり、音色パラメータを
読み込むブロックED（ステップS8）が実行され且つブロ
ックREV（ステップS9）が実行される。 第６図に示すフローチャートは、音色パラメータを読
み込むブロックEDの処理動作を示すものである。同図の
ステップS11において、MCが「０」か否かの判断がなさ
れる。このMCの内容は、最初には「０」なので、次のス
テップS12に移り、このステップS12においてMCをインク
リメントし（MC←MC＋ONE）、SEAに入力側の音量（VOL
I）を格納する領域のアドレス８をセットし（SEA←８）
を、SEDに変化する目標値０をセットし（SED←０）、SE
CにSEIをセットする（SEC←SEI）。すなわち、ステップ
S12において、入力側音量（VOLI）を徐々に「０」にす
るための初期設定が行われる。この入力側音量（VOLI）
を徐々に「０」にする処理は、後述するブロックSEで実
行される。次に、再びブロックEDの処理に戻ってきたと
き、つまり入力側音量（VOLI）が０となったときには、
ステップS11からステップS13に戻り、MCが「１」か否か
の判断がなされる。このMCの内容は、上記ステップS12
において「１」となっているため、次のステップS14に
移り、このステップS14においてMCをインクリメントし
（MC←MC＋ONE）、SEAに出力側の音量（VOLO）を格納す
る領域のアドレス９にセットし（SEA←９）、SEDに変化
する目標値０をセットし（SED←０）、SECに初期値SEI
をセットする（SEC←SEI）。すなわち、ステップS14に
おいて、出力測音量（VOLO）を徐々に「０」にするため
の初期設定が行われる。この出力測音量（VOLO）を徐々
に「０」にする処理は、上記ステップS12と同様ブロッ
クSEで実行される。次に、再びブロックEDの処理に戻っ
てきたときつまり出力測音量（VOLO）が０となったとき
は、ステップS11、ステップS13を通りステップS15に移
り、このステップS51においてMCが「２」か否かの判断
がなされる。このMCは上記ステップS14において「２」
となっているため、次のステップS16に移り、このステ
ップS16においてMCをインクリメントし（MC←MC＋ON
E）、音色パラメータアドレスレジスタ29で指示される
音色パラメータメモリ17のアドレス（０〜７）へ音色パ
ラメータデータレジスタ30の値を書き込む（〔音色パラ
メータアドレスレジスタ〕←音色パラメータデータレジ
スタ）。すなわち、ステップS16において、変更する音
色パラメータが音色パラメータメモリ17に格納される。
次に、再びブロックEDの処理に戻ってきたときには、ス
テップS11、ステップS13、ステップS15を通りステップS
17に移り、このステップS17においてMCの内容が「３」
か否かの判断がなされる。このMCは、上記ステップS16
において「３」となっているため、次のステップS18に
移り、このステップS18においてMCをインクリメントし
（MC←MC＋ONE）、波形データメモリ24消去時に使用す
るアドレスカウンタの内容CRCに初期値である波形デー
タメモリ24の最終アドレスCRIをセットする（CRC←CR
I）。すなわち、ステップS18において、波形データメモ
リ24の最終アドレスから順次データを消去するための初
期設定が行われる。この波形データメモリ24を消去する
処理は、後述するブロックCLRで実行される。次に再び
ブロックEDの処理に戻ってきたとき、つまり、波形デー
タメモリ24の内容が消去されたときには、ステップ
S11、ステップS13、ステップS15、ステップS17を通りス
テップS19に移り、このステップS19においてMCの内容が
「４」か否かの判断がなされる。このMCは、上記ステッ
プS18において「４」となっているため、次のステップS
20に移り、このステップS20においてMCをインクリメン
トし（MC←MC＋ONE）、SEAに入力測音量（VOLI）を格納
する領域のアドレス８をセットし（SEA←８）、SEDに変
化する目標値1.0をセットし（SED←1.0）、SECに初期値
SEIをセットする（SEC←SEI）。すなわち、ステップS20
において、入力測音量（VOLI）を徐々に「０」から
「１」に戻すための初期設定が行われる。この入力測音
量（VOLI）を徐々に「０」から「１」にする処理は後述
するブロックセで実行される。次に、再びブロックEDの
処理に戻ってきたときには、つまり入力側音量VOLIが本
来の値となったときには、MCが上記ステップS20で
「４」となっているため、ステップS11、ステップS13、
ステップS15、ステップS17、ステップS19を通りステッ
プS21に移る。このステップS21においてMCを「０」にし
（MC←ZERO）、フリップフロップ14をクリアし（F2＝
０）、SEAに出力側音量（VOLO）を格納する領域のアド
レス９をセットし（SEA←９）、SEDに変化する目標値1.
0をセットし（SED←1.0）、SECに初期値SEIをセットす
る（SEC←SEI）。すなわち、ステップS21において、出
力側音量（VOLO）を徐々に「０」から「１」に戻すため
の初期設定が行われるとともに、次の音色パラメータ変
更に備えるためにMCを「０」にし、フリップフロップ14
の状態をクリアして元の状態に戻す。出力側音量（VOL
O）を徐々に「０」から「１」にする処理は上記ステッ
プS20と同様ブロックSEで実行される。 第７図に示すフローチャートは、入出力音量を徐々に
変化させるブロックSEの処理動作を示すものである。こ
のブロックSEは第１図において入出力音量の変更制御手
段６に対応する。同図のステップS31において、SECの値
から「１」を減算する（SEC←SEC−ONE）。次にステッ
プS32において、SEAに示されるアドレスの音量（VOLIま
たはVOLO）から変化する目標値SEDの値を減算したもの
に変化割合を決める乗数SEGを乗算し、この値にSEDを加
算した値をSEAに示されるアドレスの音量にする（〔SE
A〕←SEG×（〔SEA〕−SED）＋SED）。すなわちステッ
プS32においては、入出力音量と変化させる目標値との
差に割合乗数を乗算して徐々に変化させる演算を行う。
次にステップS33において、残響音を付加する処理を行
うプログラムの先頭アドレスをプログラムカウンタ12へ
セットする。すなわち、残響音付加のブロックREVに移
行する。上記第７図の処理は、第６図の処理におけるス
テップS12、ステップS14、ステップS20、ステップS21の
それぞれにおいて初期設定され、SECに設定される初期
値SEIが「０」あるいは「１」になるまで繰り返し実行
され、入出力音量（VOLI、VOLO）が指数関数的に徐々に
変化する。 第８図に示すフローチャートは、波形データメモリを
消去するブロックCLRの処理動作を示すものである。こ
のブロックCLRは、第１図における波形データメモリ消
去手段５に対応し、第６図におけるステップS18におい
て波形データメモリ消去のための初期設定が行われてか
ら実行される。第８図のステップS41において、CRCの値
から１つ前のアドレスを減算により求める（CRC←CRC−
１）。次に、ステップS42において、前のステップS41で
求めたCRCの値をアドレスレジスタ25に転送する（アド
レスレジスタ←CRC）。次に、ステップS43において、デ
ータレジスタ26に「０」を転送する（データレジスタ←
ZERO）。次に、入力レジスタ27に格納されている入力信
号データを出力レジスタ28へ転送する（出力レジスタ←
入力レジスタ）。次にステップS45において、第５図の
ステップS1を実行する処理の先頭アドレスをプログラム
カウンタ12にセットする（プログラムカウンタ←S1の先
頭アドレス）。すなわち、第８図の処理が繰り返し行わ
れることにより波形データメモリ24の最終アドレスから
順次先頭アドレスまで「０」が書き込まれ消去が行われ
る。この波形データメモリ24の消去が行われている間、
ステップS44において、入力信号データは残響音付加等
の処理をするこがなく直接出力される。 第９図に示すフローチャートは、残響音付加のブロッ
クREVの処理動作を示すものである。このブロックREV
は、音色パラメータ変更時には入出力音量を徐々に変化
させるブロックSE及び音色パラメータを読み込むブロッ
クEDの後に実行される。第９図のステップS51におい
て、入力レジスタ27にセットされた値にVOLIの値を乗算
し、その値をWAVEにセットする。すなわち、第１図にお
いて、乗算器２で入力音量（VOLI）を乗算することに対
応する。次に、AD1の内容をインクリメントした値とDW
とのビット毎のアンドをとり、その値とDSIとのビット
毎のオアをとった値をAD1にセットし、このAD1の内容を
アドレスレジスタ25にセットする（AD1←（AD1＋ONE）
∩DW）∪DS1）。すなわち、第10図に示す如く波形デー
タメモリ24において、AD1の内容をインクリメントした
値が1000h〜1FFFhの範囲にあるときには、そのインクリ
メントした値がAD1の内容となり、また2000hになったと
きには先頭アドレス1000hになる。例えば、AD1の内容を
インクリメントした値が1100hのときには、0FFFhと各ビ
ット毎のアンドをとることにより0100hとなり、この値
と先頭アドレス1000hとのオアをとることにより元の110
0hとなる。また、AD1の内容をインクリメントした値が2
000hのときには、0FFFhと各ビット毎のアンドをとるこ
とにより000hとなり、この値と1000hとのオアをとるこ
とにより1000hとなる。次に、ステップS53において、RD
1にg1を乗算した値にWAVEを加算したものをデータレジ
スタ26にセットする。そして、アドレスレジスタ25で指
示される波形データメモリ24のアドレスにデータレジス
タ26の値を書き込む。すなわち、第２図に示す如く１サ
ンプリング周期前の遅延回路１−１の出力にフィードバ
ック乗算g1を乗算した値と入力データにVOLIを乗算した
値を加算して遅延回路１−１に書き込む演算が行われ
る。次に第９図にステップS54において、AD1の内容にt1
を加算した値とDWとのビット毎のアンドをとり、その値
とDS1とのオアをとった値をアドレスレジスタ25にセッ
トする（アドレスレジスタ←（AD1＋t1）∩DW∪DS1）。
このステップS54の論理演算はステップS52と同様の処理
を行うためである。このステップS54ではt1に相当する
アドレスだけ加算された領域の波形データを読み出すた
めのアドレス指定が行われる。なお、本実施例において
はDW−t1の値が本来の遅延時間に相当する。これは、第
10図において、t1後のアドレスに入っている波形は実
は、DW−t1の過去の波形であることから理解できよう。
そして、ステップS55において、アドレスレジスタ25で
指示される波形データメモリ24のアドレスから読み出し
てデータレジスタ27にセットされた値をRD1に格納する
（RD←データレジスタ）。 次に、ステップS56、ステップS57、ステップS58にお
いて、上記ステップS52〜ステップS55と同様の処理を遅
延回路１−2,1−3,1−４について実行する。次に、ステ
ップS59において、RD1〜RD4の合計値にVOLOを乗算した
値に入力レジスタ27の値を加算し、加算値を出力レジス
タ28に格納し外部に出力する。すなわち、第１図及び第
２図において、各遅延回路１−１〜１−４の出力を加算
器１−13で合計し、この値に乗算器３でVOLOを乗算し、
加算器４で入力信号データと加算することに対応する。 このように、本実施例においては、音色パラメータの
書替えの際に、入力側音量、出力側音量を順に０までお
とし、しかる後音色パラメータの変更をし、そして波形
データメモリの内容を全てクリアし、再び入力側音量と
出力側音量とを順にもとの状態に戻すことで、音色パラ
メータの変更にともなうノイズ音の発生を未然に防止す
るようになった。 尚、上記実施例において、残響音を付加するようにし
ているのが、その他の遅延回路を使用した効果付加装置
についても同様に適用が可能である。 また、上記実施例では入出力音量を徐々に「０」にし
ているが、ノイズの影響を生じない程度に小さければよ
い。 また、遅延回路の数、波形データメモリの容量等も任
意にでき、実施例に限定されない。 〔発明の効果〕 以上説明したように本発明によれば、残響付加手段の
入力側及び出力側に、それぞれ音量調整手段を設け、音
色パラメータ変更時に、残響付加手段の入力側の音量を
徐々に小さくし、入力側の音量が所定値まで低下した
後、出力側の音量を徐々に所定値まで小さくする。そし
て、出力側の音量が所定値まで低下した後、遅延手段の
記憶内容を消去させ、その後に音色パネルを変更する。
その変更の後に、再び残響付加手段の入力側の容量を徐
々に大きくし、入力側の音量が元の値に戻った後、出力
側の音量を徐々に大きくして元の値に戻す。したがっ
て、入力側音量を徐々に小さくすることにより記憶され
る入力信号データの音量レベルが徐々に小さくなり、か
つ記憶内容を完全に消去後、音色パラメータを変更し再
び徐々に音量を戻すため、記憶内容に連続性が保たれ
る。また、出力側音量を徐々に小さくすることにより残
響効果が徐々に小さくなり、かつ記憶内容を完全に消去
後、音色パラメータを更新し、再び徐々に戻すため、音
色パラメータ変更後の残響が徐々に出力されノイズの発
生原因がなくなる。
いようにした残響付加装置に関するものである。 〔従来の技術〕 従来、音響機器の高性能化に対応してより良い音響効
果を得るために、楽音信号等に電子的に残響音を付加す
る残響付加装置が種々開発されている。この残響付加装
置には、BBD等のアナログ遅延素子を用いたものがある
が、S/N比の低下が顕著で自然な残響音が得られない等
の欠点があった。また、近年ではデジタル信号処理技術
の向上と論理素子の高速化、高密度化によって実時間処
理で残響音の合成が可能となっている。このデジタル処
理による残響付加装置は、複数の遅延回路より構成され
ている。そして、これら遅延回路は例えば入力信号デー
タを記憶する波形データメモリを有し、書き込み及び読
み出しアドレスをカウンタ等で発生させ、該カウンタで
与えられるアドレスに書き込み及び読み出しを実行する
ことにより遅延効果を得ている。遅延時間は波形データ
メモリ上の２つのアドレスの差もしくは２つのアドレス
が同一の場合には、カウンタ等の動作する範囲により決
められる。 また、残響付加装置には、遅延回路の出力を入力側に
戻すフィードバックループを設けたものがあり、フィー
ドバック量を適切に選ぶことにより自然な残響音が得ら
れる。 なお、特開昭58−14898号公報には、遅延素子として
デジタルメモリを使用し、このデジタルメモリに入力楽
音を所定周期でサンプリングした振幅データを順次記憶
させ、この記憶させた振幅データのうち所望の遅延時間
に相当する振幅データを読み出し、これをアナログ化し
たのち残響音として発生させるようにした従来の技術が
開示されている。 〔発明が解決しようとする問題点〕 しかしながら、従来の波形のデータメモリ等により遅
延効果を得る残響付加装置においては、遅延時間あるい
はフィードバック量を変更する場合に、前の波形データ
に依存して次の波形データがかかわっていくため、波形
データメモリに書き込む際に該メモリ上の波形データに
不連続点が生じたり、あるいは不連続に波形データを読
み出したりすることによりノイズが発生する問題点があ
った。 また、上記従来の技術（特開昭58−14898号公報）で
は、残響付加、効果付加のパラメータの変更については
何ら開示されておらず、上記問題点を解決するものでは
ない。 本発明の課題は、残響音特性を決める音色パラメータ
変更時にノイズが発生しないようにすることにある。 〔問題点を解決するための手段〕 本発明は、少なくとも入力信号データを順次記憶し、
その記憶内容を遅延して出力する遅延手段を有する残響
付加手段と、この残響付加手段の入力及び出力側の双方
に設けた音量調整手段と、前記遅延手段の記憶内容を消
去する消去手段と、前記音量調整手段を制御し、前記残
響付加手段の入力側の音量を徐々に小さくし、当該入力
側の音量が所定値まで低下した後、前記残響付加手段の
出力側の音量を徐々に所定値まで小さくし、当該出力側
の音量が所定値まで低下した後、前記消去手段を制御し
て、前記遅延手段の記憶内容を消去させた後、前記残響
付加手段の効果を決める音色パラメータを変更し、当該
変更の後に再び前記音量調整手段を制御して、前記残響
付加手段の入力側の音量を徐々に大きくし、当該入力側
の音量が元の値に戻った後、前記残響付加手段の出力側
の音量を徐々に大きくして元の値に戻す変更制御手段
と、を備えるものである。 〔作用〕 本発明の作用は次の通りである。音色パラメータ変更
時に、変更制御手段は、残響付加手段の入力側及び出力
側に設けた音量調整手段を制御し入力側及び出力側の音
量を徐々に小さくし、消去手段により遅延手段の記憶内
容を消去してから音色パラメータを変更し、再び音量を
徐々に戻す。 従って、入力側音量を徐々に小さくすることにより記
憶される入力信号データの音量レベルが徐々に小さくな
り、かつ記憶内容を完全に消去後、音色パラメータを変
更し再び徐々に音量を戻すため、記憶内容に連続性が保
たれる。また、出力側音量を徐々に小さくすることによ
り残響効果が徐々に小さくなり、かつ記憶内容を完全に
消去後、音色パラメータを変更し、再び徐々に戻すた
め、音色パラメータ変更後の残響が徐々に出力されノイ
ズの発生原因がなくなる。 〔実施例〕 以下、本発明の実施例について、図面を参照しながら
詳細に説明する。 原理ブロック 第１図は、本発明の一実施例に係る残響付加装置の原
理ブロック図である。同図において、残響付加回路１
は、後述する波形データメモリ等からなる遅延回路で構
成されており、その入出力側にはそれぞれ入出力音量調
整用の乗算器2,3が設けられている。出力側乗算器３の
出力側には、該乗算器３から出力される出力データと入
力信号データとを加算し出力する加算器４が設けられて
いる。波形データメモリ消去手段５は、残響付加回路１
の波形データメモリを消去するものである。また、音色
パラメータ及び音量変更制御手段（以下単に変更制御手
段という）６は、残響付加回路１の残響音特性を決める
遅延時間（t1〜t4）とフィードバック乗数（g1〜g4）等
からなる音色パラメータ、入出力側乗算器2,3の入出力
音量（VOLI,VOLO）及び波形データメモリ消去手段５を
後に詳細に説明する処理手順に従い制御するものであ
る。 第２図は、第１図の残響付加回路の一例を示すブロッ
ク図である。同図において、残響付加回路１は、フィー
ルドバックループを持つ複数（実施例では４つ）の遅延
回路１−1,1−2,1−3,1−４を有し、それぞれ独自に遅
延時間（t1〜t4）が設定される。この遅延回路１−１〜
１−４は例えばシフトレジスタより成り、上述の波形デ
ータメモリを構成する。各フィードバックループ上に
は、フィードバック乗数（g1〜g4）をそれぞれ乗算する
ための乗算器１−5,1−6,1−7,1−８が設けられてお
り、各フィードバック信号データは、各々共通な入力信
号データと各遅延回路１−1,1−2,1−3,1−４の入力側
に設けられた加算器１−9,1−10,1−11,1−12で加算さ
れる。そして、各遅延回路１−１−,1−2,1−3,1−４の
出力は、加算器１−13で加算し出力される。遅延回路１
−１〜１−４の記憶内容は、入出力音量を小さくした
後、消去手段５により消去される。具体的には、シフト
レジスタにオールゼロデータを書込むことで実現でき
る。この書込回路については第２図においては示してい
ないが、複数のゲート回路等で実現できる。また、遅延
回路１〜１−４の遅延時間（t1〜t4）及び乗算器１−５
〜１−８によるフィードバック乗算（g1〜g4）は、変更
制御手段６の制御に基づき、遅延回路１−１〜１−４の
記憶内容を消去後に変更される。このうち、遅延時間
（t1〜t4）の変更は、シフトレジスタの出力シフト段の
選択で可能となる。つまり各シフト段から、任意に出力
信号として記憶内容を取り出せる構成をとれば、容易に
行なえる。 上記構成の残響付加装置の動作を説明する。 まず、残響効果を与える音色パラメータとして所定の
フィードバック乗数（g1〜g4）を遅延時間（t1〜t4）が
設定され、かつ入出力音量（VOLI,VOLO）にも所定の値
（例えば1.0）が与えられる。入力信号データは、残響
付加回路１でそれぞれ遅延回路１−1,1−2,1−3,1−４
とフィードバックループにより所定の残響音が付加され
て加算器４より出力される。 次に、上記所定の残響音が付加された状態から音色パ
ラメータ（遅延時間及びフィードバック乗数）を変更す
る場合には、まず、変更制御手段６により乗算器２、３
の音量VOLI、VOLOを徐々に減少させ「０」にする。次
に、変更制御手段６により外部より与えられた残響付加
回路１の音色パラメータ（遅延時間t1〜t4、フィードバ
ック乗数g1〜g4）を設定する。その後、波形データメモ
リ消去手段５により残響付加回路１の波形データメモリ
にすべて「０」を記憶させて消去する。次に、再び変更
制御手段６により乗算器３、４の音量を元の値（例えば
1.0）に徐々に変化させる。なお、各遅延時間tiをフィ
ードバック乗数gi（ｉ＝１〜４）とは、残響時間を同一
とすべくti×gi＝一定となるように設定するのが望まし
い。そして、tiを従って（gi）は、それぞれランダムに
設定するのが、良い残響特性を得る条件となる。 このような動作を行うことにより、音色パラメータ変
更時に音量が「０」となっているため、ノイズが発生せ
ず、またその後波形データメモリをすべて消去してから
音量を元に戻すようにしているため、波形データメモリ
に不連続的が生じたり、不連続に波形データを読み出し
たりすることがなくノイズが発生しない。従って、残響
付加装置において、ノイズが発生せずに音色パラメータ
の変更が可能になる。 具体的構成 第３図は、上記原理に基づいた残響付加装置の具体的
構成を示すブロック図である。この具体的構成はデジタ
ル信号処理用LSI（DSP）等により上述した原理ブロック
に相当する機能を実行する残響付加装置を実現したもの
である。同図において、プログラムメモリ11は、所定の
プログラムを格納するメモリであり、図示しないクロッ
ク発生部より供給されるクロック信号CK2によりインク
リメントするプログラムカウンタ12の出力をアドレスと
して、出力を制御回路13に供給する。上記制御回路13
は、プログラムメモリ11の出力内容により、後述する各
レジスタ、メモリ間のデータ転送及び演算、フリップフ
ロップ14、15によるプログラムカウンタ12へのデータの
供給の各タイミングと実行を制御する。上記フリップフ
ロップ14は、音色パラメータ変更部に外部から供給され
る信号PSにより状態を変え、動作スイッチ信号F2を制御
回路13へ供給し、また制御回路13からは、クリア信号が
フリップフロップ14へ与えらる。また、上記フリップフ
ロッ15は、外部サンプリングクロックCK1により状態を
変え、信号F1を制御回路13へ供給し、また制御回路13か
らはクリア信号がフリップフロップ15へ与えられる。な
お、プログラムカウンタ12へ供給されるクロック信号CK
2は、フリップフロップ15へ供給される外部サンプリン
グクロックCK1に比べ充分速いクロックが与えられてい
る。 音色パラメータメモリ16,17は、後に詳細に説明する
ように残響効果付加の音色パラメータ、演算に使用する
定数及び波形データの一部が格納される。 レジスタA18及びレジスタB19は、音色パラメータメモ
リ16,17あるいは後述する各レジスタから与えられ、加
減算を行う演算回路20及び乗算回路21に供給するデータ
を格納する。上記演算回路20及び乗算回路21の演算結果
はレジスタC22へ与えられ、該レジスタC22の出力は演算
回路20あるいは内部バス23を介して各部へ供給される。 波形データメモリ24は、波形データを記憶するメモリ
であり、アドレスレジスタ25により書き込み及び読み出
しアドレスが供給され、データレジスタ26に書き込み及
び読み出しデータが格納される。なお、この波形データ
メモリ24はRAMなどから成り、上述した第２図の原理ブ
ロックの遅延回路１−１〜１−４に機能的には対応す
る。上記データレジスタ26は双方向になっており、それ
ぞれ内部バス23を通じてデータ転送が行われる。 入力レジスタ27は、図示しない音源からのデジタル入
力信号データを格納して各部へ供給し、また、出力レジ
スタ28は、出力信号データを格納し、外部へ出力する。
この出力信号データは図示しない。デジタルアナログ変
換器、ローパスフィルタ、出力アンプ等を介して残響が
付加された音として変換出力される。 音色パラメータアドレスレジスタ29及び音色パラメー
タデータレジスタ30は、外部から音色パラメータメモリ
16,17のアドレス及びデータがそれぞれ与えられ、音色
パラメータの変更時に使用されるレジスタである。 次に、前述した音色パラメータメモリ16,17の内部構
成を第４図（ａ），（ｂ）を参照しながら説明する。 第４図（ａ）は、音色パラメータメモリ６の内部構成
を示しており、アドレス０〜３にそれぞれ１サンプリン
グ周期前の遅延回路１〜４、すなわち第２図の原理ブロ
ックの遅延回路１−１〜１−４に相当する４つの遅延回
路の出力内容に対応するRD1〜RD4、アドレス４に１つの
遅延回路が使用する波形データの大きさに対応するDW具
体的にはFFFh（16進表現をｈは示す。以下同じ）、アド
レス５〜８にそれぞれ遅延回路１−１〜１−４が使用す
る波形データメモリ24の先頭アドレス0000h〜3000hの内
容に対応するDS1〜DS4、アドレス９に定数として「０」
に対応するZERO、アドレス10に定数0001hに対応するON
E、アドレス11にパラメータ変更時に動作の状態を示す
カウンタの内容に対応するMC、アドレス12に波形データ
メモリ24消去時に使用するアドレスカウンタの内容に対
応するCRC、アドレス13に使用する波形データメモリ24
の最終アドレスに対応するCRI、アドレス14に入力信号
データ×VOLIの内容に対応するWAVEをそれぞれ記憶す
る。 第４図（ｂ）は、音色パラメータメモリ17の内部構成
を示しており、音色パラメータとしてアドレス０〜３に
それぞれ遅延回路１〜４のフィードバック乗数、第２図
の原理ブロック中の乗算器１−５〜１−８のフィードバ
ック乗数の内容に対応するg1〜g4及びアドレス４〜７に
それぞれ遅延回路１〜４、上述した原理ブロックの遅延
回路１−１〜１−４の遅延時間の内容に対応するt1〜
t4、アドレス8,9に入力側の音量の内容に対応するVOL
I、出力側の音量の内容に対応するVOLO、アドレス10〜1
3にそれぞれ遅延回路１〜４、上述した原理ブロックの
遅延回路１−１〜１−４に相当する波形データメモリ24
への書き込みアドレスカウンタの内容に対応するAD1〜A
D4、アドレス14に入出力音量（VOLI、VOLO）を徐々に変
化させる時入出力音量（VOLI、VOLO）のアドレス８か９
の内容に対応するSEA、アドレス15に変化する目標値の
内容に対応するSED、アドレス16に変化時間を計数する
カウンタの内容に対応するSEC、アドレス17に初期値の
内容を対応するSEI、アドレス18に変化の割合を決める
乗数の内容に対応するSEGをそれぞれ記憶する。なお、
ここで遅延時間（t1〜t4）は、第２図の原理ブロックの
場合のシステムレジスタの出力段数の制御等による遅延
時間とは異なり、波形データメモリ24上のアドレスの
差、つまり、現在波形を書込むアドレスと過去に書込ん
だ波形を読み出す読出アドレスとの差を示し、１つの遅
延回路が使用する波形データメモリ24の大きさDWから本
来の遅延時間を引いた値を示す。その詳細は、更に後述
する。 次に、上記のように構成された残響付加装置の動作に
ついて図面を参照しながら詳細に説明する。 第５図に示すフローチャートは、残響付加装置の全体
の処理動作を示すものである。第５図のステップS1にお
いて、フリップフロップ15の状態（F1）が「１」か否か
の判断がなされる。すなわち外部サンプリングクロック
CK1の立上りF1＝１になったとき、その信号が制御回路1
3へ与えられ、これにより制御回路13からプログラムカ
ウンタ12へカウントの開始信号が供給される。プログラ
ムカウンタ12はクロック信号CK2に同期してカウントの
増加を始め、アドレスをプログラムメモリ11に供給す
る。プログラムメモリ11の内容は制御回路13に供給さ
れ、これにより各部の制御が行われる。次にステップS2
において、制御回路13からクリア信号がフリップフロッ
プ15に供給され、フリップフロップ15がクリア（F1＝
０）される。すなわち、外部サンプリングクロックCK1
に同期して、各部の処理が実行される。次に、ステップ
S3において、入出力音量（VOLI、VOLO）を徐々に変化さ
せるときの変化時間を計数するSECの内容が「０」か否
かの判断がなされる。このSECの内容は、入出力音量を
変化させるときにはSEC≠０となり、変化させないとき
にはSEC＝０となる。上記ステップS3において、SEC≠０
と判断されれば、後述する入出力音量（VOLI、VOLO）を
徐々に変化させるステップS4のブロックSEの実行に移
り、またSEC＝０と判断されれば、ステップS5に移り波
形データメモリ24消去時に使用するアドレスカウンタの
内容CRCが「０」か否かの判断がなされる。このCRCの内
容は、波形データメモリ24を消去するときにはCRC≠０
となり、消去しないときにはCRC＝０となる。上記ステ
ップS5において、CRC≠０と判断されれば、後述する波
形データメモリ24を消去するステップS6のブロックCLR
の実行に移り、またCRC＝０と判断されれば、ステップS
7に移りフリップフロップ14の状態（F2）が「１」か否
かの判断がなされる。このフリップフロップ14の状態
（F2）は、外部からの信号PSにより制御され、外部から
音色パラメータを読み込むときにはF2＝１となり、読み
込まないときにはF2≠１となる。上記ステップS7におい
て、F2＝１と判断されれば、後述する外部から音色パラ
メータを読み込むステップS8のブロックEDの実行に移
る。なお、ここで外部から音色パラメータ（g1〜g4,t1
〜t4）を変更する場合には、音色パラメータメモリ17の
アドレス０〜７を音色パラメータアドレスレジスタ29
へ、また変更値を音色パラメータデータレジスタ30へセ
ットする。詳細は後述する。またF2≠１と判断されれ
ば、後述する残響音付加を実行するステップSgのブロッ
クREVの実行に移る。上記ステップS4のブロックSE及び
ステップS8のブロックEDの実行後は、ステップS9のブロ
ックREVの実行に移り、また上記ステップS6のブロックC
LR及びステップS9のブロックREVの実行後は、再びステ
ップS1へ戻り同様の処理を繰り返す。 すなわち、音色パラメータの変更がなく残響音の付加
のみを実行している状態では、入出音量の変化時間を計
数するカウンタの内容SEC及び波形データメモリ24消去
時に使用するアドレスカウンタの内容CRCは「０」とな
り、かつフリップフロップ14の状態はF2＝０である。従
って、ステップS9の処理を繰り返すこととなる。そし
て、音色パラメータを変更するために、外部から音色パ
ラメータレジスタ29及び音色パラメータデータレジスタ
30におのおのデータをセットし、フリップフロップ14に
信号PSを与えるとF2が「１」となり、音色パラメータを
読み込むブロックED（ステップS8）が実行され且つブロ
ックREV（ステップS9）が実行される。 第６図に示すフローチャートは、音色パラメータを読
み込むブロックEDの処理動作を示すものである。同図の
ステップS11において、MCが「０」か否かの判断がなさ
れる。このMCの内容は、最初には「０」なので、次のス
テップS12に移り、このステップS12においてMCをインク
リメントし（MC←MC＋ONE）、SEAに入力側の音量（VOL
I）を格納する領域のアドレス８をセットし（SEA←８）
を、SEDに変化する目標値０をセットし（SED←０）、SE
CにSEIをセットする（SEC←SEI）。すなわち、ステップ
S12において、入力側音量（VOLI）を徐々に「０」にす
るための初期設定が行われる。この入力側音量（VOLI）
を徐々に「０」にする処理は、後述するブロックSEで実
行される。次に、再びブロックEDの処理に戻ってきたと
き、つまり入力側音量（VOLI）が０となったときには、
ステップS11からステップS13に戻り、MCが「１」か否か
の判断がなされる。このMCの内容は、上記ステップS12
において「１」となっているため、次のステップS14に
移り、このステップS14においてMCをインクリメントし
（MC←MC＋ONE）、SEAに出力側の音量（VOLO）を格納す
る領域のアドレス９にセットし（SEA←９）、SEDに変化
する目標値０をセットし（SED←０）、SECに初期値SEI
をセットする（SEC←SEI）。すなわち、ステップS14に
おいて、出力測音量（VOLO）を徐々に「０」にするため
の初期設定が行われる。この出力測音量（VOLO）を徐々
に「０」にする処理は、上記ステップS12と同様ブロッ
クSEで実行される。次に、再びブロックEDの処理に戻っ
てきたときつまり出力測音量（VOLO）が０となったとき
は、ステップS11、ステップS13を通りステップS15に移
り、このステップS51においてMCが「２」か否かの判断
がなされる。このMCは上記ステップS14において「２」
となっているため、次のステップS16に移り、このステ
ップS16においてMCをインクリメントし（MC←MC＋ON
E）、音色パラメータアドレスレジスタ29で指示される
音色パラメータメモリ17のアドレス（０〜７）へ音色パ
ラメータデータレジスタ30の値を書き込む（〔音色パラ
メータアドレスレジスタ〕←音色パラメータデータレジ
スタ）。すなわち、ステップS16において、変更する音
色パラメータが音色パラメータメモリ17に格納される。
次に、再びブロックEDの処理に戻ってきたときには、ス
テップS11、ステップS13、ステップS15を通りステップS
17に移り、このステップS17においてMCの内容が「３」
か否かの判断がなされる。このMCは、上記ステップS16
において「３」となっているため、次のステップS18に
移り、このステップS18においてMCをインクリメントし
（MC←MC＋ONE）、波形データメモリ24消去時に使用す
るアドレスカウンタの内容CRCに初期値である波形デー
タメモリ24の最終アドレスCRIをセットする（CRC←CR
I）。すなわち、ステップS18において、波形データメモ
リ24の最終アドレスから順次データを消去するための初
期設定が行われる。この波形データメモリ24を消去する
処理は、後述するブロックCLRで実行される。次に再び
ブロックEDの処理に戻ってきたとき、つまり、波形デー
タメモリ24の内容が消去されたときには、ステップ
S11、ステップS13、ステップS15、ステップS17を通りス
テップS19に移り、このステップS19においてMCの内容が
「４」か否かの判断がなされる。このMCは、上記ステッ
プS18において「４」となっているため、次のステップS
20に移り、このステップS20においてMCをインクリメン
トし（MC←MC＋ONE）、SEAに入力測音量（VOLI）を格納
する領域のアドレス８をセットし（SEA←８）、SEDに変
化する目標値1.0をセットし（SED←1.0）、SECに初期値
SEIをセットする（SEC←SEI）。すなわち、ステップS20
において、入力測音量（VOLI）を徐々に「０」から
「１」に戻すための初期設定が行われる。この入力測音
量（VOLI）を徐々に「０」から「１」にする処理は後述
するブロックセで実行される。次に、再びブロックEDの
処理に戻ってきたときには、つまり入力側音量VOLIが本
来の値となったときには、MCが上記ステップS20で
「４」となっているため、ステップS11、ステップS13、
ステップS15、ステップS17、ステップS19を通りステッ
プS21に移る。このステップS21においてMCを「０」にし
（MC←ZERO）、フリップフロップ14をクリアし（F2＝
０）、SEAに出力側音量（VOLO）を格納する領域のアド
レス９をセットし（SEA←９）、SEDに変化する目標値1.
0をセットし（SED←1.0）、SECに初期値SEIをセットす
る（SEC←SEI）。すなわち、ステップS21において、出
力側音量（VOLO）を徐々に「０」から「１」に戻すため
の初期設定が行われるとともに、次の音色パラメータ変
更に備えるためにMCを「０」にし、フリップフロップ14
の状態をクリアして元の状態に戻す。出力側音量（VOL
O）を徐々に「０」から「１」にする処理は上記ステッ
プS20と同様ブロックSEで実行される。 第７図に示すフローチャートは、入出力音量を徐々に
変化させるブロックSEの処理動作を示すものである。こ
のブロックSEは第１図において入出力音量の変更制御手
段６に対応する。同図のステップS31において、SECの値
から「１」を減算する（SEC←SEC−ONE）。次にステッ
プS32において、SEAに示されるアドレスの音量（VOLIま
たはVOLO）から変化する目標値SEDの値を減算したもの
に変化割合を決める乗数SEGを乗算し、この値にSEDを加
算した値をSEAに示されるアドレスの音量にする（〔SE
A〕←SEG×（〔SEA〕−SED）＋SED）。すなわちステッ
プS32においては、入出力音量と変化させる目標値との
差に割合乗数を乗算して徐々に変化させる演算を行う。
次にステップS33において、残響音を付加する処理を行
うプログラムの先頭アドレスをプログラムカウンタ12へ
セットする。すなわち、残響音付加のブロックREVに移
行する。上記第７図の処理は、第６図の処理におけるス
テップS12、ステップS14、ステップS20、ステップS21の
それぞれにおいて初期設定され、SECに設定される初期
値SEIが「０」あるいは「１」になるまで繰り返し実行
され、入出力音量（VOLI、VOLO）が指数関数的に徐々に
変化する。 第８図に示すフローチャートは、波形データメモリを
消去するブロックCLRの処理動作を示すものである。こ
のブロックCLRは、第１図における波形データメモリ消
去手段５に対応し、第６図におけるステップS18におい
て波形データメモリ消去のための初期設定が行われてか
ら実行される。第８図のステップS41において、CRCの値
から１つ前のアドレスを減算により求める（CRC←CRC−
１）。次に、ステップS42において、前のステップS41で
求めたCRCの値をアドレスレジスタ25に転送する（アド
レスレジスタ←CRC）。次に、ステップS43において、デ
ータレジスタ26に「０」を転送する（データレジスタ←
ZERO）。次に、入力レジスタ27に格納されている入力信
号データを出力レジスタ28へ転送する（出力レジスタ←
入力レジスタ）。次にステップS45において、第５図の
ステップS1を実行する処理の先頭アドレスをプログラム
カウンタ12にセットする（プログラムカウンタ←S1の先
頭アドレス）。すなわち、第８図の処理が繰り返し行わ
れることにより波形データメモリ24の最終アドレスから
順次先頭アドレスまで「０」が書き込まれ消去が行われ
る。この波形データメモリ24の消去が行われている間、
ステップS44において、入力信号データは残響音付加等
の処理をするこがなく直接出力される。 第９図に示すフローチャートは、残響音付加のブロッ
クREVの処理動作を示すものである。このブロックREV
は、音色パラメータ変更時には入出力音量を徐々に変化
させるブロックSE及び音色パラメータを読み込むブロッ
クEDの後に実行される。第９図のステップS51におい
て、入力レジスタ27にセットされた値にVOLIの値を乗算
し、その値をWAVEにセットする。すなわち、第１図にお
いて、乗算器２で入力音量（VOLI）を乗算することに対
応する。次に、AD1の内容をインクリメントした値とDW
とのビット毎のアンドをとり、その値とDSIとのビット
毎のオアをとった値をAD1にセットし、このAD1の内容を
アドレスレジスタ25にセットする（AD1←（AD1＋ONE）
∩DW）∪DS1）。すなわち、第10図に示す如く波形デー
タメモリ24において、AD1の内容をインクリメントした
値が1000h〜1FFFhの範囲にあるときには、そのインクリ
メントした値がAD1の内容となり、また2000hになったと
きには先頭アドレス1000hになる。例えば、AD1の内容を
インクリメントした値が1100hのときには、0FFFhと各ビ
ット毎のアンドをとることにより0100hとなり、この値
と先頭アドレス1000hとのオアをとることにより元の110
0hとなる。また、AD1の内容をインクリメントした値が2
000hのときには、0FFFhと各ビット毎のアンドをとるこ
とにより000hとなり、この値と1000hとのオアをとるこ
とにより1000hとなる。次に、ステップS53において、RD
1にg1を乗算した値にWAVEを加算したものをデータレジ
スタ26にセットする。そして、アドレスレジスタ25で指
示される波形データメモリ24のアドレスにデータレジス
タ26の値を書き込む。すなわち、第２図に示す如く１サ
ンプリング周期前の遅延回路１−１の出力にフィードバ
ック乗算g1を乗算した値と入力データにVOLIを乗算した
値を加算して遅延回路１−１に書き込む演算が行われ
る。次に第９図にステップS54において、AD1の内容にt1
を加算した値とDWとのビット毎のアンドをとり、その値
とDS1とのオアをとった値をアドレスレジスタ25にセッ
トする（アドレスレジスタ←（AD1＋t1）∩DW∪DS1）。
このステップS54の論理演算はステップS52と同様の処理
を行うためである。このステップS54ではt1に相当する
アドレスだけ加算された領域の波形データを読み出すた
めのアドレス指定が行われる。なお、本実施例において
はDW−t1の値が本来の遅延時間に相当する。これは、第
10図において、t1後のアドレスに入っている波形は実
は、DW−t1の過去の波形であることから理解できよう。
そして、ステップS55において、アドレスレジスタ25で
指示される波形データメモリ24のアドレスから読み出し
てデータレジスタ27にセットされた値をRD1に格納する
（RD←データレジスタ）。 次に、ステップS56、ステップS57、ステップS58にお
いて、上記ステップS52〜ステップS55と同様の処理を遅
延回路１−2,1−3,1−４について実行する。次に、ステ
ップS59において、RD1〜RD4の合計値にVOLOを乗算した
値に入力レジスタ27の値を加算し、加算値を出力レジス
タ28に格納し外部に出力する。すなわち、第１図及び第
２図において、各遅延回路１−１〜１−４の出力を加算
器１−13で合計し、この値に乗算器３でVOLOを乗算し、
加算器４で入力信号データと加算することに対応する。 このように、本実施例においては、音色パラメータの
書替えの際に、入力側音量、出力側音量を順に０までお
とし、しかる後音色パラメータの変更をし、そして波形
データメモリの内容を全てクリアし、再び入力側音量と
出力側音量とを順にもとの状態に戻すことで、音色パラ
メータの変更にともなうノイズ音の発生を未然に防止す
るようになった。 尚、上記実施例において、残響音を付加するようにし
ているのが、その他の遅延回路を使用した効果付加装置
についても同様に適用が可能である。 また、上記実施例では入出力音量を徐々に「０」にし
ているが、ノイズの影響を生じない程度に小さければよ
い。 また、遅延回路の数、波形データメモリの容量等も任
意にでき、実施例に限定されない。 〔発明の効果〕 以上説明したように本発明によれば、残響付加手段の
入力側及び出力側に、それぞれ音量調整手段を設け、音
色パラメータ変更時に、残響付加手段の入力側の音量を
徐々に小さくし、入力側の音量が所定値まで低下した
後、出力側の音量を徐々に所定値まで小さくする。そし
て、出力側の音量が所定値まで低下した後、遅延手段の
記憶内容を消去させ、その後に音色パネルを変更する。
その変更の後に、再び残響付加手段の入力側の容量を徐
々に大きくし、入力側の音量が元の値に戻った後、出力
側の音量を徐々に大きくして元の値に戻す。したがっ
て、入力側音量を徐々に小さくすることにより記憶され
る入力信号データの音量レベルが徐々に小さくなり、か
つ記憶内容を完全に消去後、音色パラメータを変更し再
び徐々に音量を戻すため、記憶内容に連続性が保たれ
る。また、出力側音量を徐々に小さくすることにより残
響効果が徐々に小さくなり、かつ記憶内容を完全に消去
後、音色パラメータを更新し、再び徐々に戻すため、音
色パラメータ変更後の残響が徐々に出力されノイズの発
生原因がなくなる。
【図面の簡単な説明】
第１図は本発明の一実施例に係る残響音付加装置の原理
ブロック図、 第２図は第１図の残響付加回路を一例を示すブロック
図、 第３図は本発明の一実施例に係る残響付加装置の具体的
構成を示すブロック図、 第４図（ａ），（ｂ）は第３図の音色パラメータメモリ
の内部構成を示す図、 第５図は同実施例の残響付加装置の全体の処理動作を示
すフローチャート、 第６図は第５図の音色パラメータを読み込むブロックの
処理動作を示すフローチャート、 第７図は第５図の入出力音量を徐々に変化させるブロッ
クの処理動作を示すフローチャート、 第８図は第５図の波形データメモリと消去するブロック
の処理動作を示すフローチャート、 第９図は第５図の残響音付加のブロックの処理動作を示
すフローチャート、 第10図は同実施例の波形データメモリの書き込みアドレ
スを説明する図である。 １……残響付加回路、 ２、３……乗算器、 ４……加算器、 ５……波形データメモリ消去手段、 ６……変更手段、 11……プログラムメモリ、 16,17……音色パラメータメモリ、 20……演算回路、 21……乗算回路、 24……波形データメモリ．
ブロック図、 第２図は第１図の残響付加回路を一例を示すブロック
図、 第３図は本発明の一実施例に係る残響付加装置の具体的
構成を示すブロック図、 第４図（ａ），（ｂ）は第３図の音色パラメータメモリ
の内部構成を示す図、 第５図は同実施例の残響付加装置の全体の処理動作を示
すフローチャート、 第６図は第５図の音色パラメータを読み込むブロックの
処理動作を示すフローチャート、 第７図は第５図の入出力音量を徐々に変化させるブロッ
クの処理動作を示すフローチャート、 第８図は第５図の波形データメモリと消去するブロック
の処理動作を示すフローチャート、 第９図は第５図の残響音付加のブロックの処理動作を示
すフローチャート、 第10図は同実施例の波形データメモリの書き込みアドレ
スを説明する図である。 １……残響付加回路、 ２、３……乗算器、 ４……加算器、 ５……波形データメモリ消去手段、 ６……変更手段、 11……プログラムメモリ、 16,17……音色パラメータメモリ、 20……演算回路、 21……乗算回路、 24……波形データメモリ．
フロントページの続き
(56)参考文献 特開 昭63−32595（ＪＰ，Ａ)
特開 昭63−272217（ＪＰ，Ａ)
特開 昭63−160405（ＪＰ，Ａ)
特開 昭60−51896（ＪＰ，Ａ)
特開 昭61−296393（ＪＰ，Ａ)
特開 昭62−59408（ＪＰ，Ａ)
実開 昭60−56097（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.6，ＤＢ名)
G10K 15/12
H03G 9/00
Claims (1)
- (57)【特許請求の範囲】 １．少なくとも入力信号データを順次記憶し、その記憶
内容を遅延して出力する遅延手段を有する残響付加手段
と、 該残響付加手段の入力側及び出力側の双方に設けた音量
調整手段と、 前記遅延手段の記憶内容を消去する消去手段と、 前記音量調整手段を制御し、前記残響付加手段の入力側
の音量を徐々に小さくし、当該入力側の音量が所定値ま
で低下した後、前記残響付加手段の出力側の音量を徐々
に所定値まで小さくし、当該出力側の音量が所定値まで
低下した後、前記消去手段を制御して、前記遅延手段の
記憶内容を消去させた後、前記残響付加手段の効果を決
める音色パラメータを変更し、当該変更の後に再び前記
音量調整手段を制御して、前記残響付加手段の入力側の
音量を徐々に大きくし、当該入力側の音量が元の値に戻
った後、前記残響付加手段の出力側の音量に徐々に大き
くして元の値に戻す変更制御手段と、 を有することを特徴とする残響付加装置。 ２．前記残響付加手段は、前記遅延手段により遅延した
出力を入力側に戻すフィードバックループを有すること
を特徴とする特許請求の範囲第１項記載の残響付加装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62207197A JP2829953B2 (ja) | 1987-08-20 | 1987-08-20 | 残響付加装置 |
| US07/504,021 US4998281A (en) | 1987-08-20 | 1990-04-03 | Effect addition apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62207197A JP2829953B2 (ja) | 1987-08-20 | 1987-08-20 | 残響付加装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6449093A JPS6449093A (en) | 1989-02-23 |
| JP2829953B2 true JP2829953B2 (ja) | 1998-12-02 |
Family
ID=16535852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62207197A Expired - Lifetime JP2829953B2 (ja) | 1987-08-20 | 1987-08-20 | 残響付加装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2829953B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2560428B2 (ja) * | 1988-06-23 | 1996-12-04 | ヤマハ株式会社 | 効果装置 |
| JP4726125B2 (ja) * | 2005-10-04 | 2011-07-20 | 株式会社コルグ | ディレイエフェクタ装置 |
| JP4890050B2 (ja) * | 2006-02-27 | 2012-03-07 | 株式会社ディーアンドエムホールディングス | 音声信号増幅装置 |
-
1987
- 1987-08-20 JP JP62207197A patent/JP2829953B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6449093A (en) | 1989-02-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |