JP2810214B2 - 画像形成装置 - Google Patents
画像形成装置Info
- Publication number
- JP2810214B2 JP2810214B2 JP15839390A JP15839390A JP2810214B2 JP 2810214 B2 JP2810214 B2 JP 2810214B2 JP 15839390 A JP15839390 A JP 15839390A JP 15839390 A JP15839390 A JP 15839390A JP 2810214 B2 JP2810214 B2 JP 2810214B2
- Authority
- JP
- Japan
- Prior art keywords
- print data
- signal
- block
- data
- logic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 230000003111 delayed effect Effects 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 2
- 230000008569 process Effects 0.000 claims description 2
- 238000003491 array Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 9
- 239000000758 substrate Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
- G06K15/02—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers
- G06K15/12—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers by photographic printing, e.g. by laser printers
- G06K15/1238—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers by photographic printing, e.g. by laser printers simultaneously exposing more than one point
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S347/00—Incremental printing of symbolic information
- Y10S347/90—Data processing for electrostatic recording
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Optics & Photonics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Printers Or Recording Devices Using Electromagnetic And Radiation Means (AREA)
- Led Devices (AREA)
- Dot-Matrix Printers And Others (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、たとえば発光ダイオード（略称LED）ヘッ
ドおよびサーマルヘッドなどに関連して好適に実施する
ことができる画像形成装置に関する。
ドおよびサーマルヘッドなどに関連して好適に実施する
ことができる画像形成装置に関する。
［従来の技術］ 従来からの発光ダイオードヘッドでは、複数の発光ダ
イオードが一列に配列されてそれぞれ構成される複数の
アレイを有し、隣接する各アレイの対称な位置にある印
画素子の一方端子が個別信号ラインにそれぞれ接続され
て、個別信号ラインがジグザグ状に屈曲して形成され、
発光ダイオードの他方端子は各アレイ毎に共通信号ライ
ンに接続され、こうして、いわゆるダイナミックドライ
ブのマトリクス配線パターンが形成され、アレイの配列
方向の一端部に駆動手段が設けられ、アレイ順次的に共
通信号ラインを順次的に選択し、この選択されたアレイ
に含まれる発光ダイオードに個別信号ラインを介して順
次的に電力を供給する。この駆動手段には、アレイに、
すなわち発光ダイオードの配列方向の一端部から他端部
に各発光ダイオードに個別的に対応した記録すべき印画
データが与えられ、駆動手段は上述のようにして、発光
ダイオードを選択的に駆動する。
イオードが一列に配列されてそれぞれ構成される複数の
アレイを有し、隣接する各アレイの対称な位置にある印
画素子の一方端子が個別信号ラインにそれぞれ接続され
て、個別信号ラインがジグザグ状に屈曲して形成され、
発光ダイオードの他方端子は各アレイ毎に共通信号ライ
ンに接続され、こうして、いわゆるダイナミックドライ
ブのマトリクス配線パターンが形成され、アレイの配列
方向の一端部に駆動手段が設けられ、アレイ順次的に共
通信号ラインを順次的に選択し、この選択されたアレイ
に含まれる発光ダイオードに個別信号ラインを介して順
次的に電力を供給する。この駆動手段には、アレイに、
すなわち発光ダイオードの配列方向の一端部から他端部
に各発光ダイオードに個別的に対応した記録すべき印画
データが与えられ、駆動手段は上述のようにして、発光
ダイオードを選択的に駆動する。
［発明が解決すべき課題］ このような先行技術では、前記配列方向に沿って各印
画素子毎に順次的に与えられる印画データを、アレイ毎
に転送および交互に順番を逆にして個別信号ラインに導
出しなければならず、さもなければ、各印画素子にその
配列方向に沿って順に画像データに従って駆動を行うこ
とができない。駆動手段では、与えられる画像データを
各アレイ毎にデータの転送および並び換えを行うための
画像データを各アレイ毎に一旦、メモリにストアし、こ
のメモリにストアした画像データを、順方向にまたは逆
方向にアドレス指定して個別信号ラインに導出してい
る。
画素子毎に順次的に与えられる印画データを、アレイ毎
に転送および交互に順番を逆にして個別信号ラインに導
出しなければならず、さもなければ、各印画素子にその
配列方向に沿って順に画像データに従って駆動を行うこ
とができない。駆動手段では、与えられる画像データを
各アレイ毎にデータの転送および並び換えを行うための
画像データを各アレイ毎に一旦、メモリにストアし、こ
のメモリにストアした画像データを、順方向にまたは逆
方向にアドレス指定して個別信号ラインに導出してい
る。
したがって先行技術では、アレイ毎のデータ転送およ
び印画データの並び換えのためにメモリを準備しなけれ
ばならず、構成が複雑になるとともに、高価になり、ま
た印画データのメモリストアおよび並び換えのために比
較的長い時間を必要とし、したがって印画速度の高速化
に限界を生じる。
び印画データの並び換えのためにメモリを準備しなけれ
ばならず、構成が複雑になるとともに、高価になり、ま
た印画データのメモリストアおよび並び換えのために比
較的長い時間を必要とし、したがって印画速度の高速化
に限界を生じる。
本発明の目的は、簡略化された構成で印画速度を向上
した画像形成装置を提供することである。
した画像形成装置を提供することである。
［課題を解決するための手段］ 本発明は、多数の印画素子を複数のブロックに区分
し、これら印画素子の一方端子を個別信号ラインに、他
方端子をブロック毎に共通の共通信号ラインに接続した
印画手段と、 前記共通信号ラインの中から１つを順番に選択して、
作動させるブロックを左右のいずれか一方に１ブロック
ずつ移行させるブロック選択手段と、 各ラインの印画データを一定の周期で切れ目なくシリ
アルに出力するデータ発生源と、 該データ発生源から出力される印画データに同期した
クロック信号を発生するクロック発生源と、 １ブロックを構成する複数の印画素子に個々に対応さ
せて設けた複数のメモリ素子から成り、これら複数のメ
モリ素子内に前記データ発生源からの印画データをクロ
ック発生源からのクロック信号に同期させてシリアルに
入力するメモリ手段と、 各ブロックの最後の印画データのメモリ手段への入力
に同期したクロック信号のみを出力する第１論理回路
と、 前記第１論理回路の出力をクロック信号の同期以下の
時間だけ遅延させて出力する遅延回路と、 前記第１論理回路および遅延回路からの各出力に応答
し、両者を論理処理することによって各ブロックの全て
の印画データの読込み終了後から次のブロックの最初の
印画データの読込み開始前までの期間にラッチ信号を発
生する第２論理回路と、 前記印画素子と前記メモリ素子との間に介在され、第
２論理回路からのラッチ信号に応答してメモリ素子内の
印画データをラッチするとともに、該ラッチした印画デ
ータを前記個別信号ラインを介して前記ブロック選択手
段で選択されるブロックの印画素子に与えるラッチ回路
とを含んで成ることを特徴とする画像形成装置である。
し、これら印画素子の一方端子を個別信号ラインに、他
方端子をブロック毎に共通の共通信号ラインに接続した
印画手段と、 前記共通信号ラインの中から１つを順番に選択して、
作動させるブロックを左右のいずれか一方に１ブロック
ずつ移行させるブロック選択手段と、 各ラインの印画データを一定の周期で切れ目なくシリ
アルに出力するデータ発生源と、 該データ発生源から出力される印画データに同期した
クロック信号を発生するクロック発生源と、 １ブロックを構成する複数の印画素子に個々に対応さ
せて設けた複数のメモリ素子から成り、これら複数のメ
モリ素子内に前記データ発生源からの印画データをクロ
ック発生源からのクロック信号に同期させてシリアルに
入力するメモリ手段と、 各ブロックの最後の印画データのメモリ手段への入力
に同期したクロック信号のみを出力する第１論理回路
と、 前記第１論理回路の出力をクロック信号の同期以下の
時間だけ遅延させて出力する遅延回路と、 前記第１論理回路および遅延回路からの各出力に応答
し、両者を論理処理することによって各ブロックの全て
の印画データの読込み終了後から次のブロックの最初の
印画データの読込み開始前までの期間にラッチ信号を発
生する第２論理回路と、 前記印画素子と前記メモリ素子との間に介在され、第
２論理回路からのラッチ信号に応答してメモリ素子内の
印画データをラッチするとともに、該ラッチした印画デ
ータを前記個別信号ラインを介して前記ブロック選択手
段で選択されるブロックの印画素子に与えるラッチ回路
とを含んで成ることを特徴とする画像形成装置である。
［作 用］ 本発明に従う画像形成装置には、前記第１論理回路
と、遅延回路と、第２論理回路とが設けられており、こ
れらの回路から発生するラッチ信号を用いて、印画デー
タのラッチタイミングを、各ブロックの全ての印画デー
タの読込み終了後から次のブロックの最初の印画データ
の読込み開始前までの期間中とすることによって、各ラ
インの印画データを切れ目なく連続的にメモリ手段に入
力することができる。これによって各ラインの印画デー
タの入力の途中で各ブロックの印画データの入力と次の
ブロックの印画データの入力との間に休止期間を設けて
ラッチ動作を行う必要がなくなり、構成の簡略化と印画
速度の向上とが図れる。
と、遅延回路と、第２論理回路とが設けられており、こ
れらの回路から発生するラッチ信号を用いて、印画デー
タのラッチタイミングを、各ブロックの全ての印画デー
タの読込み終了後から次のブロックの最初の印画データ
の読込み開始前までの期間中とすることによって、各ラ
インの印画データを切れ目なく連続的にメモリ手段に入
力することができる。これによって各ラインの印画デー
タの入力の途中で各ブロックの印画データの入力と次の
ブロックの印画データの入力との間に休止期間を設けて
ラッチ動作を行う必要がなくなり、構成の簡略化と印画
速度の向上とが図れる。
具体的には、ラッチ回路は、一方の論理値、たとえば
ローレベルであるラッチ信号が与えられている期間中に
は、メモリ素子から入力される印画データを読み込んで
ラッチし、そのラッチ信号が他方の論理値、たとえばハ
イレベルとなると、その読み込んでいた印画データを保
持し、信号発生回路に含まれているカウンタは、クロッ
ク信号を分周して、印画データの各クロック分の周期W1
に等しい分周出力を導出するカウンタを備え、第１論理
回路、たとえばANDゲートは、このクロック信号とカウ
ンタの分周出力とに応答して、各アレイ分の印画データ
のすべての読み込み終了後から、新たなアレイ分の最初
の印画データの読み込み開始前の期間WCL1中に信号CL1
を導出し、遅延回路は、この第１論理回路からの信号CL
1を、印画データの周期WCL以下の時間、遅延し、第２論
理回路は、第１論理回路からの信号CL1と、遅延回路か
らの遅延出力とに応答してラッチ信号を発生し、これに
よってラッチ信号は、第１論理回路からの信号CL1以下
のパルス幅を有し、したがって新たなアレイ分の最初の
印画データの読み込み開始前において、ラッチ回路に転
送しメモリ素子にストアされている印画データを、保持
する。
ローレベルであるラッチ信号が与えられている期間中に
は、メモリ素子から入力される印画データを読み込んで
ラッチし、そのラッチ信号が他方の論理値、たとえばハ
イレベルとなると、その読み込んでいた印画データを保
持し、信号発生回路に含まれているカウンタは、クロッ
ク信号を分周して、印画データの各クロック分の周期W1
に等しい分周出力を導出するカウンタを備え、第１論理
回路、たとえばANDゲートは、このクロック信号とカウ
ンタの分周出力とに応答して、各アレイ分の印画データ
のすべての読み込み終了後から、新たなアレイ分の最初
の印画データの読み込み開始前の期間WCL1中に信号CL1
を導出し、遅延回路は、この第１論理回路からの信号CL
1を、印画データの周期WCL以下の時間、遅延し、第２論
理回路は、第１論理回路からの信号CL1と、遅延回路か
らの遅延出力とに応答してラッチ信号を発生し、これに
よってラッチ信号は、第１論理回路からの信号CL1以下
のパルス幅を有し、したがって新たなアレイ分の最初の
印画データの読み込み開始前において、ラッチ回路に転
送しメモリ素子にストアされている印画データを、保持
する。
さらにまた本発明に従えば、クロック発生回路のクロ
ック信号は、各印画素子毎の印画データと同一周期を有
しており、したがって切り目なしにたとえば高速度で、
連続的にデータ発生源から与えられる直列の印画データ
と同期して、印画を行うことができる。このデータ発生
源からの印画データの速度、すなわち周期が一定である
ときには、クロック発生源の周波数を、そのデータ発生
源からの印画データの周波数に一致し、このとき印画素
子を駆動する電流または電圧を調整して、必要な発光出
力または発熱量を得るようにする。データ発生源から発
生される印画データの速度、すなわち周波数が可変であ
るときには、その印画データを駆動する電流または電圧
を一定に保ち、印画データの周波数とクロック信号の周
波数とを一致し、印画に最適な発光出力または発熱量を
得るようにデータ発生源およびクロック発生源の各周波
数を設定すればよい。
ック信号は、各印画素子毎の印画データと同一周期を有
しており、したがって切り目なしにたとえば高速度で、
連続的にデータ発生源から与えられる直列の印画データ
と同期して、印画を行うことができる。このデータ発生
源からの印画データの速度、すなわち周期が一定である
ときには、クロック発生源の周波数を、そのデータ発生
源からの印画データの周波数に一致し、このとき印画素
子を駆動する電流または電圧を調整して、必要な発光出
力または発熱量を得るようにする。データ発生源から発
生される印画データの速度、すなわち周波数が可変であ
るときには、その印画データを駆動する電流または電圧
を一定に保ち、印画データの周波数とクロック信号の周
波数とを一致し、印画に最適な発光出力または発熱量を
得るようにデータ発生源およびクロック発生源の各周波
数を設定すればよい。
［実施例］ 第１図は、本発明の一実施例の全体のブロック図であ
る。この画像形成装置は印画手段71に含まれている発光
ダイオード1p1〜1p64;…;40p1〜40p64をその配列順に第
１図の左方から右方にアレイ毎に順次的にダイナミック
ドライブし、これによってその発光ダイオードの配列方
向（第１図の左右方向）に対して直交する方向（第１図
の上下方向）に搬送される感光体を露光し、画像を形成
する。
る。この画像形成装置は印画手段71に含まれている発光
ダイオード1p1〜1p64;…;40p1〜40p64をその配列順に第
１図の左方から右方にアレイ毎に順次的にダイナミック
ドライブし、これによってその発光ダイオードの配列方
向（第１図の左右方向）に対して直交する方向（第１図
の上下方向）に搬送される感光体を露光し、画像を形成
する。
第２図は、この印画手段71の簡略化した平面図であ
る。発光ダイオード1p1〜1p64;…;40p1〜40p64は、合計
64個ずつの発光ダイオード毎に、１つのアレイを構成
し、これらのアレイは参照符A1〜A40で示されている。
る。発光ダイオード1p1〜1p64;…;40p1〜40p64は、合計
64個ずつの発光ダイオード毎に、１つのアレイを構成
し、これらのアレイは参照符A1〜A40で示されている。
各アレイA1〜A40毎に、電極である共通信号ラインVK1
〜VK40が形成されている。
〜VK40が形成されている。
印画手段71の基板21は、セラミックおよびガラスなど
の電気絶縁性材料から成り、その表面に個別信号ライン
l1〜l64がジグザグに、ないしはクランク状に形成され
ている。これらの個別信号ラインl1〜l64は、隣接する
各アレイ、たとえばA1,A2の対称面Sy（第２図参照符）
に関して第２図の左右に対称な位置にある発光ダイオー
ド、たとえば1p1,2p64の一方端子が接続され、またその
対称な位置にある発光ダイオード1p2,2p63の一方端子が
それぞれ接続される。
の電気絶縁性材料から成り、その表面に個別信号ライン
l1〜l64がジグザグに、ないしはクランク状に形成され
ている。これらの個別信号ラインl1〜l64は、隣接する
各アレイ、たとえばA1,A2の対称面Sy（第２図参照符）
に関して第２図の左右に対称な位置にある発光ダイオー
ド、たとえば1p1,2p64の一方端子が接続され、またその
対称な位置にある発光ダイオード1p2,2p63の一方端子が
それぞれ接続される。
基板21において、個別信号ラインl1〜l64には部分的
に電気絶縁層28が形成されており、その上に共通信号ラ
インVK1〜VK40（第１図参照）が形成される。これらの
共通信号ラインVK1〜VK40は、各アレイA1〜A40毎の発光
ダイオード1P1〜1P64;…40P1〜40P64の他方端子が共通
に接続される。
に電気絶縁層28が形成されており、その上に共通信号ラ
インVK1〜VK40（第１図参照）が形成される。これらの
共通信号ラインVK1〜VK40は、各アレイA1〜A40毎の発光
ダイオード1P1〜1P64;…40P1〜40P64の他方端子が共通
に接続される。
発光ダイオード1P1,2P64,…,40P64と個別信号ラインl
1、発光ダイオード1P2,2P63,…,40P63と個別信号ライン
l2とは、ボンディングワイヤ33によって相互に接続され
る。その他の発光ダイオードに関しても同様な構成とな
っている。
1、発光ダイオード1P2,2P63,…,40P63と個別信号ライン
l2とは、ボンディングワイヤ33によって相互に接続され
る。その他の発光ダイオードに関しても同様な構成とな
っている。
再び第１図を参照して、印画手段71を駆動するための
駆動手段DRは、基板21上に設けられ、この駆動手段DRは
データ発生源73から出力される順次的な印画データに基
づいて、印画手段71の各発光ダイオード1P1〜1P64;…;4
0P1〜40P64を、その配列方向に第１図の左から右にアレ
イA1〜A40毎に順次的に駆動する。
駆動手段DRは、基板21上に設けられ、この駆動手段DRは
データ発生源73から出力される順次的な印画データに基
づいて、印画手段71の各発光ダイオード1P1〜1P64;…;4
0P1〜40P64を、その配列方向に第１図の左から右にアレ
イA1〜A40毎に順次的に駆動する。
駆動手段DRでは、各アレイA1〜A40毎の発光ダイオー
ドに個別的に対応するメモリ素子であるＤ形フリップフ
ロップF1〜F64が設けられる。データ発生源73からライ
ン74を介する印画データ▲▼は、バッファ75からラ
イン76を経て、第１スイッチング素子77から初段のフリ
ップフロップF64の入力端子に与えられる。フリップフ
ロップF64の出力Ｑはさらに、第１スイッチング素子78
を経て次段のフリップフロップF63の入力端子に与えら
れ、以下同様にして、第１スイッチング素子79〜82が設
けられる。
ドに個別的に対応するメモリ素子であるＤ形フリップフ
ロップF1〜F64が設けられる。データ発生源73からライ
ン74を介する印画データ▲▼は、バッファ75からラ
イン76を経て、第１スイッチング素子77から初段のフリ
ップフロップF64の入力端子に与えられる。フリップフ
ロップF64の出力Ｑはさらに、第１スイッチング素子78
を経て次段のフリップフロップF63の入力端子に与えら
れ、以下同様にして、第１スイッチング素子79〜82が設
けられる。
またライン76を介する印画データは、終段のフリップ
フロップF1の入力に第２スイッチング素子83を介して与
えられ、この終段のフリップフロップF1の出力Ｑは１つ
前の段のメモリ素子F2の入力に第２スイッチング素子84
を介して与えられ、以下同様にして第２スイッチング素
子85〜88がそれぞれ設けられる。
フロップF1の入力に第２スイッチング素子83を介して与
えられ、この終段のフリップフロップF1の出力Ｑは１つ
前の段のメモリ素子F2の入力に第２スイッチング素子84
を介して与えられ、以下同様にして第２スイッチング素
子85〜88がそれぞれ設けられる。
フリップフロップF1〜F64の各出力は、ラッチ回路89
に備えられるＤ形フリップフロップL1〜L64の入力にそ
れぞれ与えられる。これらのフリップフロップL1〜L64
は、信号発生回路130からライン90に与えられるラッチ
信号LAが反転回路91からライン92を介して与えられるこ
とによって、ラッチ動作を行う。ラッチ回路89の各フリ
ップフロップL1〜L64の出力はANDゲートG1〜G64の一方
の入力にそれぞれ与えられ、これらのANDゲートG1〜G64
の出力は電流源PW1〜PW64に与えられる。電流源PW1〜PW
64は個別信号ラインl1〜l64を一方電位として電流を供
給し、こうして発光ダイオードの駆動用電力が供給され
る。ANDゲートG1〜G64には、ライン98を介してハイレベ
ルの信号が常に与えられる。
に備えられるＤ形フリップフロップL1〜L64の入力にそ
れぞれ与えられる。これらのフリップフロップL1〜L64
は、信号発生回路130からライン90に与えられるラッチ
信号LAが反転回路91からライン92を介して与えられるこ
とによって、ラッチ動作を行う。ラッチ回路89の各フリ
ップフロップL1〜L64の出力はANDゲートG1〜G64の一方
の入力にそれぞれ与えられ、これらのANDゲートG1〜G64
の出力は電流源PW1〜PW64に与えられる。電流源PW1〜PW
64は個別信号ラインl1〜l64を一方電位として電流を供
給し、こうして発光ダイオードの駆動用電力が供給され
る。ANDゲートG1〜G64には、ライン98を介してハイレベ
ルの信号が常に与えられる。
信号発生回路130から導出される切換え信号は、ライ
ン101からバッファ103を経て、ライン104に導出され、
第１スイッチング素子77〜82にそれぞれ与えられ、これ
らの第１スイッチング素子77〜82はライン104からハイ
レベルの信号が与えられることによって導通し、ローレ
ベルの信号が与えられることによって遮断する。バッフ
ァ103からの切換え信号は、反転回路105によって反転さ
れ、ライン106から、反転されたもう１つの切換え信号
として第２スイッチング素子83〜88にそれぞれ与えら
れ、このライン106の反転切換え信号がハイレベルであ
るとき、これらの第２スイッチング素子83〜88が導通
し、ローレベルであるとき遮断する。
ン101からバッファ103を経て、ライン104に導出され、
第１スイッチング素子77〜82にそれぞれ与えられ、これ
らの第１スイッチング素子77〜82はライン104からハイ
レベルの信号が与えられることによって導通し、ローレ
ベルの信号が与えられることによって遮断する。バッフ
ァ103からの切換え信号は、反転回路105によって反転さ
れ、ライン106から、反転されたもう１つの切換え信号
として第２スイッチング素子83〜88にそれぞれ与えら
れ、このライン106の反転切換え信号がハイレベルであ
るとき、これらの第２スイッチング素子83〜88が導通
し、ローレベルであるとき遮断する。
各アレイA1〜A40毎の発光ダイオードは、共通信号ラ
インVK1〜VK40を経て、スイッチSW1〜SW40にそれぞれ接
続され、これらのスイッチSW1〜SW40は接地電位に接続
される。信号発生回路130からは、シフトクロック信号
が導出され、ライン107を経てアレイ切換え回路108に与
えられる。このアレイ切換え回路108は、シフトクロッ
ク信号に応答し、ラインC1〜C40からスイッチSW1〜SW40
にアレイ切換え信号を与え、これによって各アレイA1〜
A40のスイッチSW1〜SW40を１つずつ順次的に導通させ
る。
インVK1〜VK40を経て、スイッチSW1〜SW40にそれぞれ接
続され、これらのスイッチSW1〜SW40は接地電位に接続
される。信号発生回路130からは、シフトクロック信号
が導出され、ライン107を経てアレイ切換え回路108に与
えられる。このアレイ切換え回路108は、シフトクロッ
ク信号に応答し、ラインC1〜C40からスイッチSW1〜SW40
にアレイ切換え信号を与え、これによって各アレイA1〜
A40のスイッチSW1〜SW40を１つずつ順次的に導通させ
る。
第３図は信号発生回路130の具体的な構成を示すブロ
ック図である。この信号発生回路130はカウンタ132を有
する。カウンタ132は、フリップフロップFF1〜FF6と、A
NDゲートG65〜G68を有し、初段のフリップフロップFF1
の入力端子Cpには、クロック発生源133からライン134を
介してクロック信号が与えられる。フリップフロップFF
1の入力端子J,Kがハイレベルであるとき、入力端子Cpの
立下り毎に、トグル動作を行う。残余のフリップフロッ
プFF2〜FF6もまた、前述のフリップフロップFF1と同様
な構成を有する。ANDゲートG65はフリップフロップFF2,
FF3の間に介在されており、フリップフロップFF2の出力
Q2が与えられるとともに、さらに前段のフリップフロッ
プFF1の出力Q1が与えられ、このANDゲートG65の出力は
前の段のフリップフロップFF3の入力端子J,Kに与えられ
る。残余のANDゲートG66〜G68もまた類似の構成とされ
る。
ック図である。この信号発生回路130はカウンタ132を有
する。カウンタ132は、フリップフロップFF1〜FF6と、A
NDゲートG65〜G68を有し、初段のフリップフロップFF1
の入力端子Cpには、クロック発生源133からライン134を
介してクロック信号が与えられる。フリップフロップFF
1の入力端子J,Kがハイレベルであるとき、入力端子Cpの
立下り毎に、トグル動作を行う。残余のフリップフロッ
プFF2〜FF6もまた、前述のフリップフロップFF1と同様
な構成を有する。ANDゲートG65はフリップフロップFF2,
FF3の間に介在されており、フリップフロップFF2の出力
Q2が与えられるとともに、さらに前段のフリップフロッ
プFF1の出力Q1が与えられ、このANDゲートG65の出力は
前の段のフリップフロップFF3の入力端子J,Kに与えられ
る。残余のANDゲートG66〜G68もまた類似の構成とされ
る。
第４図は第３図に示される信号発生回路130の動作を
説明するための波形図である。クロック発生源133から
ライン134には第４図（１）に示されるクロック信号が
与えられる。フリップフロップFF1の出力Q1は第４図
（２）で示されるとおりであり、フリップフロップFF2
の入力端子J,KにはフリップフロップFF1の出力Q1が与え
られ、しかも入力端子Cpにはクロック信号が与えられ、
こうしてフリップフロップFF2には第４図（３）で示さ
れる信号が入力され、これによってフリップフロップFF
2の出力Q2からは第４図（４）て示される波形が得られ
る。同様にしてフリップフロップFF3には第４図（５）
で示されるパルスが入力され、そのフリップフロップFF
3の出力Q3は第４図（６）のとおりとなる。さらにフリ
ップフロップFF4には第４図（７）で示されるパルスが
入力され、これによってフリップフロップFF4の出力Q4
からは第４図（８）の波形が得られる。フリップフロッ
プFF5には第４図（９）で示されるパルスが入力され、
この結果フリップフロップFF5の出力Q5は第４図（10）
で示される波形を有する。フリップフロップFF6には第
４図（11）で示されるパルスが入力され、これによって
フリップフロップFF6の出力Q6は第４図（12）で示され
る波形が得られる。この第４図においてそのクロック信
号の波形を示す第４図（１）の参照符１〜64は、各アレ
イA1〜A40毎の各発光ダイオードに対応している。こう
してフリップフロップFF6の出力Q6は、クロック信号の
分周によって得られ、印画データの各アレイA1〜A40分
の周期に等しい周期を有している。
説明するための波形図である。クロック発生源133から
ライン134には第４図（１）に示されるクロック信号が
与えられる。フリップフロップFF1の出力Q1は第４図
（２）で示されるとおりであり、フリップフロップFF2
の入力端子J,KにはフリップフロップFF1の出力Q1が与え
られ、しかも入力端子Cpにはクロック信号が与えられ、
こうしてフリップフロップFF2には第４図（３）で示さ
れる信号が入力され、これによってフリップフロップFF
2の出力Q2からは第４図（４）て示される波形が得られ
る。同様にしてフリップフロップFF3には第４図（５）
で示されるパルスが入力され、そのフリップフロップFF
3の出力Q3は第４図（６）のとおりとなる。さらにフリ
ップフロップFF4には第４図（７）で示されるパルスが
入力され、これによってフリップフロップFF4の出力Q4
からは第４図（８）の波形が得られる。フリップフロッ
プFF5には第４図（９）で示されるパルスが入力され、
この結果フリップフロップFF5の出力Q5は第４図（10）
で示される波形を有する。フリップフロップFF6には第
４図（11）で示されるパルスが入力され、これによって
フリップフロップFF6の出力Q6は第４図（12）で示され
る波形が得られる。この第４図においてそのクロック信
号の波形を示す第４図（１）の参照符１〜64は、各アレ
イA1〜A40毎の各発光ダイオードに対応している。こう
してフリップフロップFF6の出力Q6は、クロック信号の
分周によって得られ、印画データの各アレイA1〜A40分
の周期に等しい周期を有している。
第１論理回路としてのANDゲートG69は、ライン134を
介するクロック発生源133からのクロック信号と、カウ
ンタを構成するフリップフロップFF1〜FF6の出力Q1〜Q6
とに応答し、ライン136に、第４図（13）で示される波
形を有するクロック信号CL1を導出する。このクロック
信号CL1は、各アレイ分の印画データのすべてが、フリ
ップフロップF1〜F64によって読み込まれてその読み込
みが終了した後から、新たなアレイ分の最初の印画デー
タがフリップフロップF1〜F64によって読み込まれる読
み込み開始前の期間中に発生される。
介するクロック発生源133からのクロック信号と、カウ
ンタを構成するフリップフロップFF1〜FF6の出力Q1〜Q6
とに応答し、ライン136に、第４図（13）で示される波
形を有するクロック信号CL1を導出する。このクロック
信号CL1は、各アレイ分の印画データのすべてが、フリ
ップフロップF1〜F64によって読み込まれてその読み込
みが終了した後から、新たなアレイ分の最初の印画デー
タがフリップフロップF1〜F64によって読み込まれる読
み込み開始前の期間中に発生される。
ライン136を介するANDゲートG69からのクロック信号C
L1は、遅延回路137に与えられる。この遅延回路137は基
数個の反転回路138が直列または縦続に接続されて構成
される。
L1は、遅延回路137に与えられる。この遅延回路137は基
数個の反転回路138が直列または縦続に接続されて構成
される。
第２論理回路としてのNANDゲートG70には、ライン136
を介するANDゲートG69からのクロック信号CL1と、遅延
回路137からライン139を介して導出される遅延出力とが
与えられる。
を介するANDゲートG69からのクロック信号CL1と、遅延
回路137からライン139を介して導出される遅延出力とが
与えられる。
第５図を参照して、遅延回路137とNANDゲートG70の動
作を説明する。第５図（１）で示されるクロック信号CL
1がANDゲートG69からライン136に導出され、遅延回路13
7によってライン139には第５図（２）で示されるように
時間ΔW1だけ遅延されたパルスが導出されるとき、NAND
ゲートG70からライン90には、第５図（３）で示される
ラッチ信号▲▼が導出される。この遅延時間ΔW1
は、各印画データの周期、すなわちクロック信号の周期
WCL（前述の第４図（１）参照）未満の値に選ばれ、た
とえば60〜100nsecに定められる。
作を説明する。第５図（１）で示されるクロック信号CL
1がANDゲートG69からライン136に導出され、遅延回路13
7によってライン139には第５図（２）で示されるように
時間ΔW1だけ遅延されたパルスが導出されるとき、NAND
ゲートG70からライン90には、第５図（３）で示される
ラッチ信号▲▼が導出される。この遅延時間ΔW1
は、各印画データの周期、すなわちクロック信号の周期
WCL（前述の第４図（１）参照）未満の値に選ばれ、た
とえば60〜100nsecに定められる。
この遅延回路137がたとえばこうして異常動作をして
も、NANDゲートG70からライン90に導出されるラッチ信
号▲▼は、最大限、クロック信号CL1のハイレベル
の期間に等しい期間だけローレベルであって、それを越
える期間にわたってローレベルのままとなることはな
い。たとえば第６図（１）で示されるクロック信号CL1
がライン136にANDゲートG69から導出され、遅延回路137
はライン139に、比較的大きい遅延時間ΔW2だけ遅延し
たパルスを導出しても、NANDゲートG70からライン90に
は、せいぜいクロック信号CL1のハイレベルに等しい期
間だけローレベルであるラッチ信号▲▼が導出され
るだけであって、もっと長いローレベルの期間を有する
ラッチ信号が導出されることはない。ラッチ回路L1〜L6
4は、ライン90を介して導出されるラッチ信号▲▼
がローレベルである期間には、データ入力端子Ｄに与え
られている信号を出力端子Ｑにそのまま導出し、ライン
90のラッチ信号▲▼がハイレベルになったとき、そ
のハイレベルになった時点におけるデータ入力端子Ｄを
ラッチして出力端子Ｑに導出して保持する。ラッチ信号
▲▼は、本件実施例では、クロック信号CL1のハイ
レベル以下の期間だけローレベルであるので、フリップ
フロップF1〜F64による各アレイ分の印画データのすべ
ての読み込み終了後から、新たなアレイ分のフリップフ
ロップF1〜F64による最初の印画データの読み込み開始
前の期間に、ローレベルのラッチ信号が得られ、これに
よって各アレイ分の印画データを確実にラッチ回路89に
おいて保持することができ、誤動作を防ぐことができ
る。
も、NANDゲートG70からライン90に導出されるラッチ信
号▲▼は、最大限、クロック信号CL1のハイレベル
の期間に等しい期間だけローレベルであって、それを越
える期間にわたってローレベルのままとなることはな
い。たとえば第６図（１）で示されるクロック信号CL1
がライン136にANDゲートG69から導出され、遅延回路137
はライン139に、比較的大きい遅延時間ΔW2だけ遅延し
たパルスを導出しても、NANDゲートG70からライン90に
は、せいぜいクロック信号CL1のハイレベルに等しい期
間だけローレベルであるラッチ信号▲▼が導出され
るだけであって、もっと長いローレベルの期間を有する
ラッチ信号が導出されることはない。ラッチ回路L1〜L6
4は、ライン90を介して導出されるラッチ信号▲▼
がローレベルである期間には、データ入力端子Ｄに与え
られている信号を出力端子Ｑにそのまま導出し、ライン
90のラッチ信号▲▼がハイレベルになったとき、そ
のハイレベルになった時点におけるデータ入力端子Ｄを
ラッチして出力端子Ｑに導出して保持する。ラッチ信号
▲▼は、本件実施例では、クロック信号CL1のハイ
レベル以下の期間だけローレベルであるので、フリップ
フロップF1〜F64による各アレイ分の印画データのすべ
ての読み込み終了後から、新たなアレイ分のフリップフ
ロップF1〜F64による最初の印画データの読み込み開始
前の期間に、ローレベルのラッチ信号が得られ、これに
よって各アレイ分の印画データを確実にラッチ回路89に
おいて保持することができ、誤動作を防ぐことができ
る。
このライン90から導出されるラッチ信号▲▼は、
第４図（16）に示されるとおりである。
第４図（16）に示されるとおりである。
再び第３図を参照して、ライン136に導出されるANDゲ
ートG69の出力は反転回路140によって反転され、その波
形は第４図（14）に示されるとおりである。フリップフ
ロップFF7には、この反転回路140の出力が入力Cpとして
入力され、残余の入力端子J,Kはハイレベルに保たれ
る。したがってフリップフロップFF7の出力Q7からライ
ン107に導出されるアレイ切換え信号は、第４図（17）
で示されるとおりであって、各アレイ分の周期毎にハイ
レベルとローレベルと反転する波形を有する。フリップ
フロップFF7のもう１つの出力▲▼は、第４図（1
5）に示される波形を有し、ライン101を介して印画デー
タの転送方向切換え信号として導出される。アレイ切換
え回路108は、ライン107を介するアレイ切換え信号に応
答して、アレイ順次的に、スイッチSW1〜SW40を順次的
に導通させる。
ートG69の出力は反転回路140によって反転され、その波
形は第４図（14）に示されるとおりである。フリップフ
ロップFF7には、この反転回路140の出力が入力Cpとして
入力され、残余の入力端子J,Kはハイレベルに保たれ
る。したがってフリップフロップFF7の出力Q7からライ
ン107に導出されるアレイ切換え信号は、第４図（17）
で示されるとおりであって、各アレイ分の周期毎にハイ
レベルとローレベルと反転する波形を有する。フリップ
フロップFF7のもう１つの出力▲▼は、第４図（1
5）に示される波形を有し、ライン101を介して印画デー
タの転送方向切換え信号として導出される。アレイ切換
え回路108は、ライン107を介するアレイ切換え信号に応
答して、アレイ順次的に、スイッチSW1〜SW40を順次的
に導通させる。
データ発生源73からライン70に導出される印画データ
の速度、すなわち周期は一定であり、クロック発生源13
3はこのデータ発生源73からの出力に同期して、その印
画データと同期した同一周期WCLを有するクロック信号
を前述のようにライン134に導出して、信号発生回路130
に与えるとともに、さらにライン142を経てフリップフ
ロップF1〜F64のクロック入力端子に与える。
の速度、すなわち周期は一定であり、クロック発生源13
3はこのデータ発生源73からの出力に同期して、その印
画データと同期した同一周期WCLを有するクロック信号
を前述のようにライン134に導出して、信号発生回路130
に与えるとともに、さらにライン142を経てフリップフ
ロップF1〜F64のクロック入力端子に与える。
第３図において電源投入時には、抵抗143の働きによ
って、この信号発生回路130に備えられるフリップフロ
ップFF1〜FF7のクリア入力端子Ｃに立上り波形であるク
リア信号が与えられて、一旦、クリア動作される。
って、この信号発生回路130に備えられるフリップフロ
ップFF1〜FF7のクリア入力端子Ｃに立上り波形であるク
リア信号が与えられて、一旦、クリア動作される。
データ発生源73からの印画データの周期が固定化され
ているときには、電流源PW1〜PW64から導出される電流
値を適切に定めることによって、各発光ダイオード1P1
〜40P64の発光出力を、印画に適した値に定めることが
できる。電流源PW1〜PW64に代えて、電圧が可変である
電圧源であってもよい。
ているときには、電流源PW1〜PW64から導出される電流
値を適切に定めることによって、各発光ダイオード1P1
〜40P64の発光出力を、印画に適した値に定めることが
できる。電流源PW1〜PW64に代えて、電圧が可変である
電圧源であってもよい。
第７図を参照して第１図に示される画像形成装置の動
作を説明する。第７図（１）からはクロック発生源133
からライン134を介してクロック信号が導出される。デ
ータ発生源73からライン74には印画データが前述のクロ
ック信号に同期して第７図（２）で示されるように導出
されている。第７図（２）において参照符1,64は、各ア
レイA1〜A40にそれぞれ備えられている発光ダイオード1
P1〜1P64,2P1〜2P64,…,40P1〜40P64に個別的に対応し
た印画データであることを表す。信号発生回路130はラ
イン107に第７図（３）で示されるデータ転送切換え信
号を導出し、ライン101に導出される切換え信号であ
り、フリップフロップF1〜F64には印画データが上方向
転送状態で、および逆方向転送状態で、交互に転送され
て切れ目なしに連続的にストアされる。ライン90には信
号発生回路130からラッチ信号が、第７図（４）で示さ
れるように発生され、上述のように切れ目なしに連続的
に印画データが与えられても、各アレイ分の印画データ
のすべての読み込み終了後から、新たなアレイ分の最初
の印画データの読み込み開始前の期間中に、ラッチ信号
が発生されて、ラッチ回路89に、各アレイ分の印画デー
タが一斉にストアされてラッチされる。アレイ切換え回
路108はラインC1,C2,C3,C40に、第７図（５）〜第７図
（８）の波形を導出し、これらの波形がローレベルであ
る期間中、スイッチSW1,SW2,SW3,SW40が導通し、各アレ
イ毎の発光ダイオードの電力付勢が行われる。
作を説明する。第７図（１）からはクロック発生源133
からライン134を介してクロック信号が導出される。デ
ータ発生源73からライン74には印画データが前述のクロ
ック信号に同期して第７図（２）で示されるように導出
されている。第７図（２）において参照符1,64は、各ア
レイA1〜A40にそれぞれ備えられている発光ダイオード1
P1〜1P64,2P1〜2P64,…,40P1〜40P64に個別的に対応し
た印画データであることを表す。信号発生回路130はラ
イン107に第７図（３）で示されるデータ転送切換え信
号を導出し、ライン101に導出される切換え信号であ
り、フリップフロップF1〜F64には印画データが上方向
転送状態で、および逆方向転送状態で、交互に転送され
て切れ目なしに連続的にストアされる。ライン90には信
号発生回路130からラッチ信号が、第７図（４）で示さ
れるように発生され、上述のように切れ目なしに連続的
に印画データが与えられても、各アレイ分の印画データ
のすべての読み込み終了後から、新たなアレイ分の最初
の印画データの読み込み開始前の期間中に、ラッチ信号
が発生されて、ラッチ回路89に、各アレイ分の印画デー
タが一斉にストアされてラッチされる。アレイ切換え回
路108はラインC1,C2,C3,C40に、第７図（５）〜第７図
（８）の波形を導出し、これらの波形がローレベルであ
る期間中、スイッチSW1,SW2,SW3,SW40が導通し、各アレ
イ毎の発光ダイオードの電力付勢が行われる。
第８図は、第１図に示される画像形成装置の動作を、
第７図の波形図よりもさらに時間軸を拡大して示す波形
図である。印画データは、第８図（１）で示されるよう
に各アレイA1〜A40分毎にクロック信号に同期して第８
図（２）で示されるように導出され、ラッチ信号▲
▼は第８図（３）のようにして、発生される。ラッチ信
号▲▼のローレベルの期間W3は、第３図におけるAN
DゲートG69からライン136に導出されるクロック信号CL1
のハイレベルの期間W3以下であり、印画データおよびク
ロック信号の周期WCL以下である（W3≦W4＜WCL）。これ
によってラッチ回路89のデータ転送ミスが確実に防がれ
る。データ転送切換え信号はライン101を通して第８図
（４）で示される波形を有して導出される。アレイ切換
え回路108はラインC1,C2に、第８図（５）および第８図
（６）で示される信号を導出し、これによってスイッチ
SW1,SW2が順次的に導通される。
第７図の波形図よりもさらに時間軸を拡大して示す波形
図である。印画データは、第８図（１）で示されるよう
に各アレイA1〜A40分毎にクロック信号に同期して第８
図（２）で示されるように導出され、ラッチ信号▲
▼は第８図（３）のようにして、発生される。ラッチ信
号▲▼のローレベルの期間W3は、第３図におけるAN
DゲートG69からライン136に導出されるクロック信号CL1
のハイレベルの期間W3以下であり、印画データおよびク
ロック信号の周期WCL以下である（W3≦W4＜WCL）。これ
によってラッチ回路89のデータ転送ミスが確実に防がれ
る。データ転送切換え信号はライン101を通して第８図
（４）で示される波形を有して導出される。アレイ切換
え回路108はラインC1,C2に、第８図（５）および第８図
（６）で示される信号を導出し、これによってスイッチ
SW1,SW2が順次的に導通される。
なお、ラッチ回路89を構成するＤ形フリップフロップ
L1の具体的な構成は、たとえば第９図に示されるとおり
である。このＤ形フリップフロップL1は、入力端子D,L
の信号が与えられるANDゲートG71と、そのANDゲートG71
の出力が与えられるORゲートG72と、ORゲートG72の出力
が与えられるANDゲートG73と端子Ｌからの信号を反転し
てANDゲートG73に与える反転回路N1とを有し、ORゲート
G72の出力は出力端子Ｑに導出される。
L1の具体的な構成は、たとえば第９図に示されるとおり
である。このＤ形フリップフロップL1は、入力端子D,L
の信号が与えられるANDゲートG71と、そのANDゲートG71
の出力が与えられるORゲートG72と、ORゲートG72の出力
が与えられるANDゲートG73と端子Ｌからの信号を反転し
てANDゲートG73に与える反転回路N1とを有し、ORゲート
G72の出力は出力端子Ｑに導出される。
このようなＤ形フリップフロップL1の動作は第１表に
示されるとおりである。
示されるとおりである。
第１表中、×は、入力端子Ｄの画像データに依存しな
いことを表し、入力端子Ｌがハイレベルであるとき、出
力端子ＱはQ0、すなわち先に入力端子Ｄに与えられた画
像データをラッチして保持することを表している。
いことを表し、入力端子Ｌがハイレベルであるとき、出
力端子ＱはQ0、すなわち先に入力端子Ｄに与えられた画
像データをラッチして保持することを表している。
ライン90のラッチ信号LAがローレベルであり、したが
って入力端子Ｌにライン92を介してハイレベルの信号が
与えられることによって、入力端子Ｄからの印画データ
は、ANDゲートG71およびORゲートG72を介して出力端子
Ｑに導出されて、データの転送が行われる。入力端子Ｌ
がローレベルであるとき、すなわちライン90のラッチ信
号▲▼がハイレベルであるときには、ANDゲートG73
およびORゲートG72の働きによって印画データをラッチ
して保持する働きをする。
って入力端子Ｌにライン92を介してハイレベルの信号が
与えられることによって、入力端子Ｄからの印画データ
は、ANDゲートG71およびORゲートG72を介して出力端子
Ｑに導出されて、データの転送が行われる。入力端子Ｌ
がローレベルであるとき、すなわちライン90のラッチ信
号▲▼がハイレベルであるときには、ANDゲートG73
およびORゲートG72の働きによって印画データをラッチ
して保持する働きをする。
上述の実施例では、データ発生源73からの印画データ
の速度、すなわち周期は一定であり、この印画データの
周期に同期してクロック信号発生源133から、印画デー
タに同期したクロック信号が発生され、これに応じて、
最適な印画品質が得られるように電流源PW1〜PW64の電
流値が調整されたけれども、本発明の他の実施例とし
て、データ発生源73からの印画データの速度、すなわち
周期が可変であるときには、電流源PW1〜PW64の電流値
を一定のままとし、データ発生源73の印画データの周
期、およびそれに同期するクロック発生源133のクロッ
ク信号の周期を、最適な印画品質が得られるように定め
ればよい。たとえば合計40のアレイA1〜A40から成る１
ライン分の周期をW0とするとき、印画データ、したがっ
てクロック信号の周期WCLは第１式で示されるとおりで
あり、１アレイ分の周期W1は第２式で示されるとおりで
ある。電流源に代えて電圧源であってもよい。
の速度、すなわち周期は一定であり、この印画データの
周期に同期してクロック信号発生源133から、印画デー
タに同期したクロック信号が発生され、これに応じて、
最適な印画品質が得られるように電流源PW1〜PW64の電
流値が調整されたけれども、本発明の他の実施例とし
て、データ発生源73からの印画データの速度、すなわち
周期が可変であるときには、電流源PW1〜PW64の電流値
を一定のままとし、データ発生源73の印画データの周
期、およびそれに同期するクロック発生源133のクロッ
ク信号の周期を、最適な印画品質が得られるように定め
ればよい。たとえば合計40のアレイA1〜A40から成る１
ライン分の周期をW0とするとき、印画データ、したがっ
てクロック信号の周期WCLは第１式で示されるとおりで
あり、１アレイ分の周期W1は第２式で示されるとおりで
ある。電流源に代えて電圧源であってもよい。
本発明は、発光ダイオードを用いた画像形成装置に関
連して実施されるだけでなく、発光ダイオードに代え
て、発熱抵抗体を用いたサーマルヘッドを備える画像形
成装置などに関連してもまた実施することができ、その
他の構造を有する印画素子を用いて本発明を実施するこ
とができる。
連して実施されるだけでなく、発光ダイオードに代え
て、発熱抵抗体を用いたサーマルヘッドを備える画像形
成装置などに関連してもまた実施することができ、その
他の構造を有する印画素子を用いて本発明を実施するこ
とができる。
［発明の効果］ 以上のように本発明によれば、各ブロックの最後の印
画データのメモリ手段への入力に同期したクロック信号
のみを出力する第１論理回路と、第１論理回路の出力を
クロック信号の同期以下の時間だけ遅延させて出力する
遅延回路と、第１論理回路および遅延回路からの各出力
に応答し、両者を論理処理することによって、各ブロッ
クの全ての印画データの読込み終了後から次のブロック
の最初の印画データの読込み開始前までの期間にラッチ
信号を発生する第２論理回路とが画像形成装置に設けら
れている。これによって、各ラインの印画データを切れ
目なく連続的にメモリ手段に入力することができ、構成
の簡略化と印画速度の向上とが実現できる。
画データのメモリ手段への入力に同期したクロック信号
のみを出力する第１論理回路と、第１論理回路の出力を
クロック信号の同期以下の時間だけ遅延させて出力する
遅延回路と、第１論理回路および遅延回路からの各出力
に応答し、両者を論理処理することによって、各ブロッ
クの全ての印画データの読込み終了後から次のブロック
の最初の印画データの読込み開始前までの期間にラッチ
信号を発生する第２論理回路とが画像形成装置に設けら
れている。これによって、各ラインの印画データを切れ
目なく連続的にメモリ手段に入力することができ、構成
の簡略化と印画速度の向上とが実現できる。
【図面の簡単な説明】 第１図は本発明の一実施例のブロック図、第２図は印画
手段71の構成を簡略化して示す平面図、第３図は信号発
生回路130の具体的な構成を示すブロック図、第４図は
この信号発生回路130の動作を説明するための波形図、
第５図は遅延回路137とANDゲートG70の動作を説明する
ための波形図、第６図は遅延回路137とANDゲートG70の
他の動作を説明するための波形図、第７図は第１図に示
される画像形成装置の動作を示す波形図、第８図は第１
図に示される画像形成装置の動作を説明するための時間
軸を拡大して示す波形図、第９図はラッチ回路89を構成
するＤ形フリップフロップL1の具体的な構成を示すブロ
ック図である。 71……印画手段、73……データ発生源、77〜82……第１
スイッチング素子、83〜88……第２スイッチング素子、
89……ラッチ回路、130……信号発生回路、133……クロ
ック発生源、132……カウンタ、137……遅延回路、G1〜
G64,G65〜G69……ANDゲート、G70……NANDゲート、A1〜
A40……アレイ、1P1〜1P64,…,40P1〜40P64……発光ダ
イオード、l1〜l64……個別信号ライン、VK1〜VK40……
共通信号ライン、
手段71の構成を簡略化して示す平面図、第３図は信号発
生回路130の具体的な構成を示すブロック図、第４図は
この信号発生回路130の動作を説明するための波形図、
第５図は遅延回路137とANDゲートG70の動作を説明する
ための波形図、第６図は遅延回路137とANDゲートG70の
他の動作を説明するための波形図、第７図は第１図に示
される画像形成装置の動作を示す波形図、第８図は第１
図に示される画像形成装置の動作を説明するための時間
軸を拡大して示す波形図、第９図はラッチ回路89を構成
するＤ形フリップフロップL1の具体的な構成を示すブロ
ック図である。 71……印画手段、73……データ発生源、77〜82……第１
スイッチング素子、83〜88……第２スイッチング素子、
89……ラッチ回路、130……信号発生回路、133……クロ
ック発生源、132……カウンタ、137……遅延回路、G1〜
G64,G65〜G69……ANDゲート、G70……NANDゲート、A1〜
A40……アレイ、1P1〜1P64,…,40P1〜40P64……発光ダ
イオード、l1〜l64……個別信号ライン、VK1〜VK40……
共通信号ライン、
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) B41J 2/44 B41J 2/45 B41J 2/455
Claims (1)
- 【請求項１】多数の印画素子を複数のブロックに区分
し、これら印画素子の一方端子を個別信号ラインに、他
方端子をブロック毎に共通の共通信号ラインに接続した
印画手段と、 前記共通信号ラインの中から１つを順番に選択して、作
動させるブロックを左右のいずれか一方に１ブロックず
つ移行させるブロック選択手段と、 各ラインの印画データを一定の周期で切れ目なくシリア
ルに出力するデータ発生源と、 該データ発生源から出力される印画データに同期したク
ロック信号を発生するクロック発生源と、 １ブロックを構成する複数の印画素子に個々に対応させ
て設けた複数のメモリ素子から成り、これら複数のメモ
リ素子内に前記データ発生源からの印画データをクロッ
ク発生源からのクロック信号に同期させてシリアルに入
力するメモリ手段と、 各ブロックの最後の印画データのメモリ手段への入力に
同期したクロック信号のみを出力する第１論理回路と、 前記第１論理回路の出力をクロック信号の同期以下の時
間だけ遅延させて出力する遅延回路と、 前記第１論理回路および遅延回路からの各出力に応答
し、両者を論理処理することにっよて各ブロックの全て
の印画データの読込み終了後から次のブロックの最初の
印画データの読込み開始前までの期間にラッチ信号を発
生する第２論理回路と、 前記印画素子と前記メモリ素子との間に介在され、第２
論理回路からのラッチ信号に応答してメモリ素子内の印
画データをラッチするとともに、該ラッチした印画デー
タを前記個別信号ラインを介して前記ブロック選択手段
で選択されるブロックの印画素子に与えるラッチ回路と
を含んで成ることを特徴とする画像形成装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15839390A JP2810214B2 (ja) | 1990-06-16 | 1990-06-16 | 画像形成装置 |
| US07/714,204 US5140673A (en) | 1990-06-16 | 1991-06-12 | Image forming apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15839390A JP2810214B2 (ja) | 1990-06-16 | 1990-06-16 | 画像形成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0449064A JPH0449064A (ja) | 1992-02-18 |
| JP2810214B2 true JP2810214B2 (ja) | 1998-10-15 |
Family
ID=15670754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15839390A Expired - Fee Related JP2810214B2 (ja) | 1990-06-16 | 1990-06-16 | 画像形成装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5140673A (ja) |
| JP (1) | JP2810214B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5546513A (en) * | 1993-09-20 | 1996-08-13 | Eastman Kodak Company | Data transmission system for sparse array print head |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3517258A (en) * | 1966-10-31 | 1970-06-23 | Ibm | Solid state display device using light emitting diodes |
| US3740570A (en) * | 1971-09-27 | 1973-06-19 | Litton Systems Inc | Driving circuits for light emitting diodes |
| DE3132842C2 (de) * | 1981-08-19 | 1985-03-21 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur Reduzierung der Redundanz von binären Zeichenfolgen für Matrixdruckverfahren |
| JPS6151353A (ja) * | 1984-08-21 | 1986-03-13 | Brother Ind Ltd | ドツトマトリツクス型シリアルプリンタ |
| JPS6420751A (en) * | 1987-07-16 | 1989-01-24 | Matsushita Electric Ind Co Ltd | Buffer oscillator |
-
1990
- 1990-06-16 JP JP15839390A patent/JP2810214B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-12 US US07/714,204 patent/US5140673A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5140673A (en) | 1992-08-18 |
| JPH0449064A (ja) | 1992-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2816147B2 (ja) | 発光ダイオードアレイ用駆動回路 | |
| JP2810214B2 (ja) | 画像形成装置 | |
| US6608642B1 (en) | Driver IC and optical print head | |
| US20040223046A1 (en) | Drive ic and optical print head | |
| JP3357811B2 (ja) | 駆動用ｉｃ及び光プリントヘッド | |
| JP2505511B2 (ja) | 光プリンタの発光素子駆動回路 | |
| JP2804317B2 (ja) | 画像形成装置 | |
| JP2505510B2 (ja) | 光プリンタの発光素子駆動回路 | |
| JPH05101689A (ja) | シフトレジスタ及びこれを用いたイメージセンサ | |
| JP3062314B2 (ja) | 印字素子駆動回路装置及び印字装置 | |
| JPS61234653A (ja) | Ｌｅｄプリンタの光書込みヘツド | |
| JP3179962B2 (ja) | Ｌｅｄアレイの駆動制御回路 | |
| JP2938275B2 (ja) | 印字装置 | |
| JP3600097B2 (ja) | 駆動用ｉｃ及び光プリントヘッド | |
| EP1422066A1 (en) | Optical print head | |
| JP2702562B2 (ja) | ラインプリンタ | |
| JP3600097B6 (ja) | 駆動用ｉｃ及び光プリントヘッド | |
| JPS6028180B2 (ja) | 記録ヘツド | |
| JPS63312175A (ja) | 発光素子駆動装置 | |
| JP3584028B2 (ja) | 駆動用ｉｃ及び光プリントヘッド | |
| JPS6231893A (ja) | 発光素子及び光量制御素子の駆動回路 | |
| JPS58215375A (ja) | 感熱記録装置 | |
| JP2001180035A (ja) | 駆動用ｉｃ及び光プリントヘッド | |
| JPH05338261A (ja) | Ｌｅｄアレイチップ及びｌｅｄアレイ駆動装置 | |
| JPH0834138A (ja) | プリントヘッド駆動回路及びプリントヘッド |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |