JP2505510B2 - 光プリンタの発光素子駆動回路 - Google Patents
光プリンタの発光素子駆動回路Info
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- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
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- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/435—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、LED（発光ダイオード）等の発光素子を
用いた光プリンタの発光素子駆動回路に関する。
用いた光プリンタの発光素子駆動回路に関する。
（ロ）従来の技術 従来、LEDヘッドを用いた光プリンタの駆動回路とし
て、第５図に示す回路が知られている。同図において、
印字発光部として、例えば64個のLEDL1、…、L64が列状
に配置されてなるLEDブロックが、さらに直列にｎ個配
列されている。各LEDブロックB1、…、BnのLEDは、ブロ
ック毎にカソードが共通接続され、ブロック信号Vk1、V
k2、…、Vknで時分割的にブロック選択されるようにな
っている。また、入力データに応じた、各LEDブロック
のLED点灯駆動は、１個の駆動IC1で行われる。そのた
め、LEDブロックB1、…、Bnの各LEDL1、…、L64のアノ
ードは、他のブロックの対応するLEDのアノードと共通
接続されている。もっとも、LEDブロックB1、…、Bnが
載置され、各アノード間が接続されるパターンが形成さ
れる基板において、多層配線を避け、容易にパターンの
引廻しを行うため、アノードの接続は、互いに隣接する
ブロック間で、正逆正逆…と交互に対応するようになっ
ている。例えば、ブロックB1のLEDL1のアノードは、ブ
ロックB2のLEDL64、ブロックB3のLEDL1、…のアノード
に接続され、ブロックB1のLEDL64のアノードは、ブロッ
クB2のLEDL1のアノード、ブロックB3のLED64のアノー
ド、…にそれぞれ接続されている。
て、第５図に示す回路が知られている。同図において、
印字発光部として、例えば64個のLEDL1、…、L64が列状
に配置されてなるLEDブロックが、さらに直列にｎ個配
列されている。各LEDブロックB1、…、BnのLEDは、ブロ
ック毎にカソードが共通接続され、ブロック信号Vk1、V
k2、…、Vknで時分割的にブロック選択されるようにな
っている。また、入力データに応じた、各LEDブロック
のLED点灯駆動は、１個の駆動IC1で行われる。そのた
め、LEDブロックB1、…、Bnの各LEDL1、…、L64のアノ
ードは、他のブロックの対応するLEDのアノードと共通
接続されている。もっとも、LEDブロックB1、…、Bnが
載置され、各アノード間が接続されるパターンが形成さ
れる基板において、多層配線を避け、容易にパターンの
引廻しを行うため、アノードの接続は、互いに隣接する
ブロック間で、正逆正逆…と交互に対応するようになっ
ている。例えば、ブロックB1のLEDL1のアノードは、ブ
ロックB2のLEDL64、ブロックB3のLEDL1、…のアノード
に接続され、ブロックB1のLEDL64のアノードは、ブロッ
クB2のLEDL1のアノード、ブロックB3のLED64のアノー
ド、…にそれぞれ接続されている。
駆動IC1は、１ブロックのLEDの個数に対応する64ビッ
トのシフトレジスタ２、ラッチ回路３及びドライブ回路
４を備えている。
トのシフトレジスタ２、ラッチ回路３及びドライブ回路
４を備えている。
この駆動回路では、第６図（Ａ）に示すクロック信号
CLKがシフトレジスタ２に加えられる度に、シリアルデ
ータDIがシフト入力され、64個のビットデータが入力さ
れると、これらのデータがラッチ信号LAで、パラレル的
にラッチ回路３にラッチされ、さらにストローブ信号ST
Rがドライブ回路４に入力されると、ラッチ回路３のラ
ッチデータが、LEDL1、…、L64に出力される。そして、
第６図（Ｂ）に示すようにストローブ信号“L"（ロー）
の（ローアクティブの）タイミングで、ブロック信号Vk
が“L"となるブロックのデータに対応したLEDが点灯す
る。
CLKがシフトレジスタ２に加えられる度に、シリアルデ
ータDIがシフト入力され、64個のビットデータが入力さ
れると、これらのデータがラッチ信号LAで、パラレル的
にラッチ回路３にラッチされ、さらにストローブ信号ST
Rがドライブ回路４に入力されると、ラッチ回路３のラ
ッチデータが、LEDL1、…、L64に出力される。そして、
第６図（Ｂ）に示すようにストローブ信号“L"（ロー）
の（ローアクティブの）タイミングで、ブロック信号Vk
が“L"となるブロックのデータに対応したLEDが点灯す
る。
（ハ）発明が解決しようとする問題点 上記従来の発光素子駆動回路では、LEDブロックの各
アノード間の接続が、互いに隣接するブロック間で、逆
接続となっているため、駆動IC1から、LEDに入力するデ
ータは、ブロックの時間順次の選択に同期して、配列を
正逆交互にする必要がある。しかし、駆動IC1は、単に
１ブロック分のデータを、シフトレジスタ２に取込み、
これをラッチ回路３にラッチし、ストローブ信号STRに
より、ドライブ回路４を経て、パラレル出力するもので
あるから、シフトレジスタ２以前の制御回路で、印字デ
ータを64ビット毎に、つまり１ブロック分毎に、正方向
出力、逆方向出力と交互に繰返す制御をなさねばなら
ず、そのため、回路が複雑になり、１チップの駆動ICの
採用LEDヘッドを、プリンタに採用しようとする組立て
メーカによって、負担が大きいという問題があった。さ
りとて、LEDヘッドの、各LEDのアノード間を同一位置に
対応して接続しようとすれば、基板における多層配線を
よぎなくされ、隣接リードの短絡のおそれや、LEDヘッ
ドのコストアップを免れ得ないという問題があった。
アノード間の接続が、互いに隣接するブロック間で、逆
接続となっているため、駆動IC1から、LEDに入力するデ
ータは、ブロックの時間順次の選択に同期して、配列を
正逆交互にする必要がある。しかし、駆動IC1は、単に
１ブロック分のデータを、シフトレジスタ２に取込み、
これをラッチ回路３にラッチし、ストローブ信号STRに
より、ドライブ回路４を経て、パラレル出力するもので
あるから、シフトレジスタ２以前の制御回路で、印字デ
ータを64ビット毎に、つまり１ブロック分毎に、正方向
出力、逆方向出力と交互に繰返す制御をなさねばなら
ず、そのため、回路が複雑になり、１チップの駆動ICの
採用LEDヘッドを、プリンタに採用しようとする組立て
メーカによって、負担が大きいという問題があった。さ
りとて、LEDヘッドの、各LEDのアノード間を同一位置に
対応して接続しようとすれば、基板における多層配線を
よぎなくされ、隣接リードの短絡のおそれや、LEDヘッ
ドのコストアップを免れ得ないという問題があった。
この発明は、上記問題点に着目してなされたものであ
って、LEDヘッドの接続線の多層化を採用せずして、し
かも、プリンタの制御部側の負担を軽減し得る発光素子
駆動回路を提供することを目的としている。
って、LEDヘッドの接続線の多層化を採用せずして、し
かも、プリンタの制御部側の負担を軽減し得る発光素子
駆動回路を提供することを目的としている。
（ニ）問題点を解決するための手段 この発明の光プリンタの発光素子駆動回路は、Ｎ個の
発光素子が列設される発光素子ブロックが、複数個直列
に配置され、各発光素子の一方の電極が、相隣接する発
光素子ブロック毎に、一方の発光素子ブロックの配列順
第１番目、第２番目、…、第Ｎ番目の各発光素子に対
し、他方の発光素子ブロックの配列順第Ｎ番目、第Ｎ−
１番目、…、第１番目の発光素子が、それぞれ個別に接
続されるヘッドと、前記発光素子ブロックを時分割的に
選択するブロック選択回路と、このブロック選択回路の
ブロック選択に同期して、前記各発光素子の入力データ
に応じた信号を供給する発光素子選択回路とからなるも
のにおいて、前記発光素子選択回路が、2N個の記憶セル
からなり、2Nビット毎のシリアル入力データを受けて記
憶するシフトレジスタと、このシフトレジスタの先行す
るＮビットセルのパラレル出力をラッチする第１のラッ
チ回路と、前記シフトレジスタの後行するＮビットセル
のパラレル出力を前記第１のラッチ回路とは逆順のデー
タ配列でラッチする第２のラッチ回路と、Ｎビットのド
ライブセルからなり、各セル出力が前記Ｎ個の発光素子
の一方の電極に対応して接続され、第１のタイミングで
前記第１のラッチ回路のラッチ信号に応じて、前記相隣
接する発光素子ブロックの一方の発光素子ブロックの発
光素子を選択ドライブし、第１のタイミングに後行する
第２のタイミングで前記第２のラッチ回路のラッチ信号
に応じて前記相隣接する発光素子ブロックの他方の発光
素子ブロックの発光素子を選択ドライブする出力回路と
から構成されている。
発光素子が列設される発光素子ブロックが、複数個直列
に配置され、各発光素子の一方の電極が、相隣接する発
光素子ブロック毎に、一方の発光素子ブロックの配列順
第１番目、第２番目、…、第Ｎ番目の各発光素子に対
し、他方の発光素子ブロックの配列順第Ｎ番目、第Ｎ−
１番目、…、第１番目の発光素子が、それぞれ個別に接
続されるヘッドと、前記発光素子ブロックを時分割的に
選択するブロック選択回路と、このブロック選択回路の
ブロック選択に同期して、前記各発光素子の入力データ
に応じた信号を供給する発光素子選択回路とからなるも
のにおいて、前記発光素子選択回路が、2N個の記憶セル
からなり、2Nビット毎のシリアル入力データを受けて記
憶するシフトレジスタと、このシフトレジスタの先行す
るＮビットセルのパラレル出力をラッチする第１のラッ
チ回路と、前記シフトレジスタの後行するＮビットセル
のパラレル出力を前記第１のラッチ回路とは逆順のデー
タ配列でラッチする第２のラッチ回路と、Ｎビットのド
ライブセルからなり、各セル出力が前記Ｎ個の発光素子
の一方の電極に対応して接続され、第１のタイミングで
前記第１のラッチ回路のラッチ信号に応じて、前記相隣
接する発光素子ブロックの一方の発光素子ブロックの発
光素子を選択ドライブし、第１のタイミングに後行する
第２のタイミングで前記第２のラッチ回路のラッチ信号
に応じて前記相隣接する発光素子ブロックの他方の発光
素子ブロックの発光素子を選択ドライブする出力回路と
から構成されている。
（ホ）作用 この発明の発光素子駆動回路では、先ず初めに、印字
データとして、２ブロック分の、つまり１ブロックＮ個
の発光素子に対し、2Nビット分のシリアルデータがシフ
トレジスタに入力され、記憶される。記憶終了後、シフ
トレジスタに記憶されるデータのうち先行するＮビット
分が第１のラッチ回路にラッチされ、後行するＮビット
分が第２のラッチ回路にラッチされる。この場合、第１
のラッチ回路のデータは入力順に、第２のラッチ回路の
データは入力順とは逆にラッチされる。そして、ラッチ
後、第１のタイミングで、つまり第１の発光素子ブロッ
クが選択されるタイミングに、第１のラッチ回路のラッ
チ信号により、出力回路をドライブし、第１の発光素子
ブロックにつき、データに対応する発光素子を点灯す
る。次に、第２のタイミング、つまり第２の発光素子ブ
ロックが選択されるタイミングに、第２のラッチ回路の
ラッチ信号により、出力回路をドライブし、第２の発光
素子ブロックにつき、データに対応する発光素子を点灯
する。この場合第２の発光素子ブロックの各発光素子は
逆接続となっているが、第２のラッチ回路のデータも逆
方向なので、第１ブロック、第２ブロックとも、例えば
左方から右方に向けて、入力されたデータ順に応じた点
灯となる。続いて、次の２ブロック分のデータがシフト
レジスタに入力されて記憶され、上記と同様に今度は、
第３の発光素子ブロックと第４の発光素子ブロックの点
灯動作がなされ、以後同様に２ブロックずつの点灯が進
行する。
データとして、２ブロック分の、つまり１ブロックＮ個
の発光素子に対し、2Nビット分のシリアルデータがシフ
トレジスタに入力され、記憶される。記憶終了後、シフ
トレジスタに記憶されるデータのうち先行するＮビット
分が第１のラッチ回路にラッチされ、後行するＮビット
分が第２のラッチ回路にラッチされる。この場合、第１
のラッチ回路のデータは入力順に、第２のラッチ回路の
データは入力順とは逆にラッチされる。そして、ラッチ
後、第１のタイミングで、つまり第１の発光素子ブロッ
クが選択されるタイミングに、第１のラッチ回路のラッ
チ信号により、出力回路をドライブし、第１の発光素子
ブロックにつき、データに対応する発光素子を点灯す
る。次に、第２のタイミング、つまり第２の発光素子ブ
ロックが選択されるタイミングに、第２のラッチ回路の
ラッチ信号により、出力回路をドライブし、第２の発光
素子ブロックにつき、データに対応する発光素子を点灯
する。この場合第２の発光素子ブロックの各発光素子は
逆接続となっているが、第２のラッチ回路のデータも逆
方向なので、第１ブロック、第２ブロックとも、例えば
左方から右方に向けて、入力されたデータ順に応じた点
灯となる。続いて、次の２ブロック分のデータがシフト
レジスタに入力されて記憶され、上記と同様に今度は、
第３の発光素子ブロックと第４の発光素子ブロックの点
灯動作がなされ、以後同様に２ブロックずつの点灯が進
行する。
（ヘ）実施例 以下実施例により、この発明をさらに詳細に説明す
る。
る。
第２図は、この発明の一実施例を示すLED駆動回路の
回路接続図である。このLED駆動回路の印字発光部も、
第５図に示す回路と同様、64個のLEDL1、…、LEDL64が
列状に配置されてなるLEDブロックが、ｎ個直列に設け
られている。各LEDブロックB1、…、Bnは、各ブロック
で、LEDL1、L2、…、L64のカソードが共通接続され（第
３図参照）、各ブロックの共通接続点CM1、…、CMnが、
それぞれトランジスタQ1、…、Qnを介して、グランドGN
Dに接続されるようになっている。トランジスタQ1、
…、Qnのスイッチングは、ブロック選択信号発生回路11
からのブロック信号Vk1、Vk2、…、Vknによってなされ
る。また、各LEDブロックB1、…、Bnの各LEDは互いに隣
接するブロック間で正逆正逆…と交互に対応するように
接続されている。例えば、ブロックB1のLEDL1のアノー
ドは、ブロックB2のLEDL64のアノードに、ブロックB1の
LEDL64のアノードは、ブロックB2のLEDL1のアノードに
接続されている。これらの回路構成は、従来と特に変わ
るものではない。
回路接続図である。このLED駆動回路の印字発光部も、
第５図に示す回路と同様、64個のLEDL1、…、LEDL64が
列状に配置されてなるLEDブロックが、ｎ個直列に設け
られている。各LEDブロックB1、…、Bnは、各ブロック
で、LEDL1、L2、…、L64のカソードが共通接続され（第
３図参照）、各ブロックの共通接続点CM1、…、CMnが、
それぞれトランジスタQ1、…、Qnを介して、グランドGN
Dに接続されるようになっている。トランジスタQ1、
…、Qnのスイッチングは、ブロック選択信号発生回路11
からのブロック信号Vk1、Vk2、…、Vknによってなされ
る。また、各LEDブロックB1、…、Bnの各LEDは互いに隣
接するブロック間で正逆正逆…と交互に対応するように
接続されている。例えば、ブロックB1のLEDL1のアノー
ドは、ブロックB2のLEDL64のアノードに、ブロックB1の
LEDL64のアノードは、ブロックB2のLEDL1のアノードに
接続されている。これらの回路構成は、従来と特に変わ
るものではない。
ブロックB1の、各LEDL1、L2、…、L64のアノードは、
１チップの駆動IC21の、64ビットの出力端子O1、…、O
64に、それぞれ対応して接続されている。このブロック
B1と駆動IC21との接続は、ワイヤボンディングによりな
されている。この駆動IC21の内部構成に、実施例LED駆
動回路の特徴がある。
１チップの駆動IC21の、64ビットの出力端子O1、…、O
64に、それぞれ対応して接続されている。このブロック
B1と駆動IC21との接続は、ワイヤボンディングによりな
されている。この駆動IC21の内部構成に、実施例LED駆
動回路の特徴がある。
駆動IC21は、第１図に示すように、シリアル入力デー
タDINを受けて記憶するシフトレジスタ22と、ラッチ回
路23と、ラッチ回路24と、出力回路25とから構成されて
いる。
タDINを受けて記憶するシフトレジスタ22と、ラッチ回
路23と、ラッチ回路24と、出力回路25とから構成されて
いる。
シフトレジスタ22は、記憶ビットセルを構成する128
個のフリップフロップF1、F2、…F128が直列接続され、
さらに各フリップフロップF1、F2、…、F128の入力と出
力間にゲートバッファG1、G2、…、G127が接続され、ま
た、フリップフロップF1の出力と、フリップフロップF
128の入力間にゲートバッファg1が、フリップフロップF
2の出力と、フリップフロップF127の入力間にゲートバ
ッファg2が、以下同様の態様で、すなわち、入力側から
順次のフリップフロップと出力側から、逆方向に向けて
の順次のフリップフロップの組合せの出力と入力間にゲ
ートバッファg3、g4、…が接続され、フリップフロップ
F64の出力とフリップフロップF65の入力間にゲートバッ
ファg64が接続されて構成されている。ゲートバッファG
1、…、G128は、信号OCがローの時、“開”とされ、ハ
イの時に“閉”状態とされる。逆にゲートバッファg1、
…、g64は、信号OCがローの時に“閉”状態とされ、ハ
イの時に“開”状態とされる。
個のフリップフロップF1、F2、…F128が直列接続され、
さらに各フリップフロップF1、F2、…、F128の入力と出
力間にゲートバッファG1、G2、…、G127が接続され、ま
た、フリップフロップF1の出力と、フリップフロップF
128の入力間にゲートバッファg1が、フリップフロップF
2の出力と、フリップフロップF127の入力間にゲートバ
ッファg2が、以下同様の態様で、すなわち、入力側から
順次のフリップフロップと出力側から、逆方向に向けて
の順次のフリップフロップの組合せの出力と入力間にゲ
ートバッファg3、g4、…が接続され、フリップフロップ
F64の出力とフリップフロップF65の入力間にゲートバッ
ファg64が接続されて構成されている。ゲートバッファG
1、…、G128は、信号OCがローの時、“開”とされ、ハ
イの時に“閉”状態とされる。逆にゲートバッファg1、
…、g64は、信号OCがローの時に“閉”状態とされ、ハ
イの時に“開”状態とされる。
ラッチ回路23、ラッチ回路24は、いずれも64個のラッ
チセルからなり、ラッチ回路23は、フリップフロップF
128、F127、…、F65の出力端に入力が接続され、その出
力がラッチ回路24の入力に与えられる。ラッチ回路23
は、ラッチ信号LA2がハイの間、スルー状態となり、そ
の立下がりで、データを保持する。同様にラッチ回路24
は、ラッチ信号LA1がハイの間、スルー状態となり、そ
の立下がりでデータを保持する。また、出力回路25は、
ドランブセルとしての64個のトランジスタ群からなり、
ストローブ信号STRを受けて、ラッチ回路24のラッチデ
ータを出力するようになっている。
チセルからなり、ラッチ回路23は、フリップフロップF
128、F127、…、F65の出力端に入力が接続され、その出
力がラッチ回路24の入力に与えられる。ラッチ回路23
は、ラッチ信号LA2がハイの間、スルー状態となり、そ
の立下がりで、データを保持する。同様にラッチ回路24
は、ラッチ信号LA1がハイの間、スルー状態となり、そ
の立下がりでデータを保持する。また、出力回路25は、
ドランブセルとしての64個のトランジスタ群からなり、
ストローブ信号STRを受けて、ラッチ回路24のラッチデ
ータを出力するようになっている。
次に、実施例回路の動作について説明する。
先ず、駆動IC21のシフトレジスタ22の各フリップフロ
ップF1、…、F128には、第４図（Ａ）に示すクロック信
号CLKが入力され、このクロック信号の立上がりで、DAT
A、つまりシリアルデータDINが読込まれる。データ読込
み中は、第４図（Ａ）に示すように、信号OCはローであ
り、従って、ゲートバッファG1、…、G127が開いてお
り、ゲートバッファg1、…、g64は閉じている。そのた
め、入力されるシリアルデータはクロック信号毎にシフ
トされ、128個のクロック信号で、128ビットのデータ、
つまり２ブロックのデータが完全に、シフトレジスタ22
に格納される。
ップF1、…、F128には、第４図（Ａ）に示すクロック信
号CLKが入力され、このクロック信号の立上がりで、DAT
A、つまりシリアルデータDINが読込まれる。データ読込
み中は、第４図（Ａ）に示すように、信号OCはローであ
り、従って、ゲートバッファG1、…、G127が開いてお
り、ゲートバッファg1、…、g64は閉じている。そのた
め、入力されるシリアルデータはクロック信号毎にシフ
トされ、128個のクロック信号で、128ビットのデータ、
つまり２ブロックのデータが完全に、シフトレジスタ22
に格納される。
格納後、ラッチ信号LA1とラッチ信号LA2が同時にハイ
とされ、ラッチ信号LA1が先にローに落ち、その後、ラ
ッチ信号LA2がローに落ちる。また、ラッチ信号LA1がロ
ーに落ち、ラッチ信号LA2がローに落ちるまでに、信号O
Cがハイとされ、さらにこの信号がハイとなってから、
ラッチ信号LA2がローとなるまでに、クロック信号CLKが
１発入力されるようになっている〔第４図（Ａ）参
照〕。
とされ、ラッチ信号LA1が先にローに落ち、その後、ラ
ッチ信号LA2がローに落ちる。また、ラッチ信号LA1がロ
ーに落ち、ラッチ信号LA2がローに落ちるまでに、信号O
Cがハイとされ、さらにこの信号がハイとなってから、
ラッチ信号LA2がローとなるまでに、クロック信号CLKが
１発入力されるようになっている〔第４図（Ａ）参
照〕。
ラッチ信号LA1、LA2がハイとなると、ラッチ回路23、
24がいずれもスルー状態となり、シフトレジスタ22の、
フリップフロップF65、…、F128の出力データがラッチ
回路LA2を通して、ラッチ回路LA1に入力される。そし
て、ラッチ回路24は、ラッチ信号LA1の立下がりで、デ
ータを保持する。今、シフトレジスタ22に格納されたデ
ータが第１ブロックと第２ブロックの印字データである
とすると、ラッチ回路24には、先行する第１ブロックの
データがラッチされたことになる 次に、信号OCが立上がり、ハイとなると、ゲートバッ
ファG1、…、G127が“閉”となり、ゲートバッファg1、
…、g64が“開”となる。この状態で、クロック信号CLK
が、フリップフロップF1、…、F128に入力されると、ゲ
ートバッファg1、…、g64を通して、フリップフロップF
1、…、F64のデータが、フリップフロップF128、…、F
65に移される。つまり、フリップフロップF1、…、F64
に記憶されていた第２ブロックのデータが、フリップフ
ロップF128、…、F65に転送される。この転送により、
第２ブロックの後行する第１ビット目が、フリップフロ
ップF65に記憶され、後行する第64ビット目がフリップ
フロップF128に記憶される。これは、最初にデータがシ
フトレジスタ22に格納された時に、第１ブロックの先行
する第１ビット目がフリップフロップF128に記憶され、
先行する第64ビットがフリップフロップF65に記憶され
るのとは全く逆となる。すなわち、第２ブロックデータ
は、先後が逆にされて、フリップフロップF128、…、F
65に記憶されたことになる。フリップフロップF128、
…、F65の出力は、ラッチ回路23に入力され、ラッチ信
号LA2の立下がりで、ラッチ回路23に保持される。これ
により、第１ブロックのデータが順方向で、ラッチ回路
24に、第２ブロックのデータが逆方向でラッチ回路23に
ラッチされたことになる。
24がいずれもスルー状態となり、シフトレジスタ22の、
フリップフロップF65、…、F128の出力データがラッチ
回路LA2を通して、ラッチ回路LA1に入力される。そし
て、ラッチ回路24は、ラッチ信号LA1の立下がりで、デ
ータを保持する。今、シフトレジスタ22に格納されたデ
ータが第１ブロックと第２ブロックの印字データである
とすると、ラッチ回路24には、先行する第１ブロックの
データがラッチされたことになる 次に、信号OCが立上がり、ハイとなると、ゲートバッ
ファG1、…、G127が“閉”となり、ゲートバッファg1、
…、g64が“開”となる。この状態で、クロック信号CLK
が、フリップフロップF1、…、F128に入力されると、ゲ
ートバッファg1、…、g64を通して、フリップフロップF
1、…、F64のデータが、フリップフロップF128、…、F
65に移される。つまり、フリップフロップF1、…、F64
に記憶されていた第２ブロックのデータが、フリップフ
ロップF128、…、F65に転送される。この転送により、
第２ブロックの後行する第１ビット目が、フリップフロ
ップF65に記憶され、後行する第64ビット目がフリップ
フロップF128に記憶される。これは、最初にデータがシ
フトレジスタ22に格納された時に、第１ブロックの先行
する第１ビット目がフリップフロップF128に記憶され、
先行する第64ビットがフリップフロップF65に記憶され
るのとは全く逆となる。すなわち、第２ブロックデータ
は、先後が逆にされて、フリップフロップF128、…、F
65に記憶されたことになる。フリップフロップF128、
…、F65の出力は、ラッチ回路23に入力され、ラッチ信
号LA2の立下がりで、ラッチ回路23に保持される。これ
により、第１ブロックのデータが順方向で、ラッチ回路
24に、第２ブロックのデータが逆方向でラッチ回路23に
ラッチされたことになる。
さらに、以後の動作を、第４図（Ａ）のタイムチャート
の時間軸を圧縮して示した第４図（Ｂ）を参照して説明
する。
の時間軸を圧縮して示した第４図（Ｂ）を参照して説明
する。
ラッチ信号LA2がローに落ちた後、ストローブ信号STR
が出力回路25に加えられる。これにより、ラッチ回路24
のラッチデータに応じて、出力回路25のトランジスタが
ONする。一方、第１ブロックを選択する信号VK1がトラ
ンジスタQ1に加えられ、これをONし、第１ブロックのカ
ソードの共通接続CM1をグランドGNDに接続しているの
で、出力回路25の出力データに対応する第１のLEDブロ
ックB1が点灯する。ストローブ信号STRがローに落ち、
第１のLEDブロックB1の点灯が終了すると、ラッチ信号L
A1がラッチ回路24に加えられ、その立下がりで、ラッチ
回路23のデータを保持する。続いて、第２発目のストロ
ーブ信号STRが出力回路25に加えられる。これにより、
ラッチ回路24のラッチデータ、つまり第２ブロックのデ
ータに応じ、出力回路25のトランジスタが同様にONす
る。この時、第２ブロックを選択する信号VK2により、
トランジスタQ2がONしているで、出力回路25の出力デー
タに対応する第２のLEDブロックB2のLEDが点灯する。ラ
ッチ回路24の出力データは、先後逆であるが、LEDブロ
ックB2の各LEDL1、…、L64のアノードが、ブロックB2の
LEDL1、…、L64に逆対応して接続されているので、先行
入力されたビットデータが左側に、後行入力されたビッ
トデータが右側に順次表示され、結局、第１ブロック、
第２ブロックを通じて、入力されたデータビット順に、
左側より右側にかけて順次点灯される。
が出力回路25に加えられる。これにより、ラッチ回路24
のラッチデータに応じて、出力回路25のトランジスタが
ONする。一方、第１ブロックを選択する信号VK1がトラ
ンジスタQ1に加えられ、これをONし、第１ブロックのカ
ソードの共通接続CM1をグランドGNDに接続しているの
で、出力回路25の出力データに対応する第１のLEDブロ
ックB1が点灯する。ストローブ信号STRがローに落ち、
第１のLEDブロックB1の点灯が終了すると、ラッチ信号L
A1がラッチ回路24に加えられ、その立下がりで、ラッチ
回路23のデータを保持する。続いて、第２発目のストロ
ーブ信号STRが出力回路25に加えられる。これにより、
ラッチ回路24のラッチデータ、つまり第２ブロックのデ
ータに応じ、出力回路25のトランジスタが同様にONす
る。この時、第２ブロックを選択する信号VK2により、
トランジスタQ2がONしているで、出力回路25の出力デー
タに対応する第２のLEDブロックB2のLEDが点灯する。ラ
ッチ回路24の出力データは、先後逆であるが、LEDブロ
ックB2の各LEDL1、…、L64のアノードが、ブロックB2の
LEDL1、…、L64に逆対応して接続されているので、先行
入力されたビットデータが左側に、後行入力されたビッ
トデータが右側に順次表示され、結局、第１ブロック、
第２ブロックを通じて、入力されたデータビット順に、
左側より右側にかけて順次点灯される。
なお、第１のLEDブロックB1、第２のLEDブロックB2の
点灯用のストローブ信号STRが入力されるタイミング
に、第３ブロック及び第４ブロック用の２ブロック分の
データがシフトレジスタ22に入力される。そして、第１
ブロック及び第２ブロックのデータを点灯したのと、同
様に第３ブロック及び第４ブロックの点灯動作がなされ
る。以後、同様にして、２ブロック分ずつのデータが入
力され、２ブロック毎の点灯動作が繰り返される。この
実施例はストローブ信号がハイのとき、点灯させるハイ
アクティブタイミングの場合であるが、勿論ローアクテ
ィブでも本発明を適用できる。
点灯用のストローブ信号STRが入力されるタイミング
に、第３ブロック及び第４ブロック用の２ブロック分の
データがシフトレジスタ22に入力される。そして、第１
ブロック及び第２ブロックのデータを点灯したのと、同
様に第３ブロック及び第４ブロックの点灯動作がなされ
る。以後、同様にして、２ブロック分ずつのデータが入
力され、２ブロック毎の点灯動作が繰り返される。この
実施例はストローブ信号がハイのとき、点灯させるハイ
アクティブタイミングの場合であるが、勿論ローアクテ
ィブでも本発明を適用できる。
（ト）発明の効果 この発明によれば、発光素子選択回路を、２ブロック
分のデータを記憶するシフトレジスタと、１ブロック分
のラッチセルを持つ、２個のラッチ回路と、１ブロック
分の出力回路で構成し、２ブロックのデータを一方は順
方向、他方は逆方向配列でデータ出力するものであるか
ら、駆動回路の構成が簡単であり、しかも多層配線のLE
Dヘッドを用いることなく、それでいて、プリンタ制御
部からのデータは、正逆を気にすることなく、ビット順
次に入力できる。そのため、プリンタ制御部の設計が容
易になり、制御部設計者の負担が大幅に軽減される。
分のデータを記憶するシフトレジスタと、１ブロック分
のラッチセルを持つ、２個のラッチ回路と、１ブロック
分の出力回路で構成し、２ブロックのデータを一方は順
方向、他方は逆方向配列でデータ出力するものであるか
ら、駆動回路の構成が簡単であり、しかも多層配線のLE
Dヘッドを用いることなく、それでいて、プリンタ制御
部からのデータは、正逆を気にすることなく、ビット順
次に入力できる。そのため、プリンタ制御部の設計が容
易になり、制御部設計者の負担が大幅に軽減される。
第１図は、この発明の一実施例LED駆動回路の駆動ICの
構成を示すブロック図、第２図は、同実施例LED駆動回
路の全体構成を示すブロック図、第３図は、同LED駆動
回路のLEDブロックの接続状態を示す回路図、第４図
（Ａ）、第４図（Ｂ）は、同実施例LED駆動回路の動作
を説明するためのタイムチャート、第５図は、従来のLE
D駆動回路の構成を示すブロック図、第６図（Ａ）、第
６図（Ｂ）は、同従来のLED駆動回路の動作を説明する
タイムチャートである。 B1・…・Bn:LEDブロック、L1・…・L64:LED、22:シフト
レジスタ、23・24:ラッチ回路、25:出力回路。
構成を示すブロック図、第２図は、同実施例LED駆動回
路の全体構成を示すブロック図、第３図は、同LED駆動
回路のLEDブロックの接続状態を示す回路図、第４図
（Ａ）、第４図（Ｂ）は、同実施例LED駆動回路の動作
を説明するためのタイムチャート、第５図は、従来のLE
D駆動回路の構成を示すブロック図、第６図（Ａ）、第
６図（Ｂ）は、同従来のLED駆動回路の動作を説明する
タイムチャートである。 B1・…・Bn:LEDブロック、L1・…・L64:LED、22:シフト
レジスタ、23・24:ラッチ回路、25:出力回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−254068（ＪＰ，Ａ) 特開 昭55−52511（ＪＰ，Ａ) 特開 昭54−77099（ＪＰ，Ａ) 特開 昭53−42755（ＪＰ，Ａ) 特開 昭60−61274（ＪＰ，Ａ) 特開 昭61−228973（ＪＰ，Ａ)
Claims (1)
- 【請求項１】Ｎ個の発光素子が列設される発光素子ブロ
ックが、複数個直列に配置され、各発光素子の一方の電
極が、相隣接する発光素子ブロック毎に、一方の発光素
子ブロックの配列順第１番目、第２番目、…、第Ｎ番目
の各発光素子に対し、他方の発光素子ブロックの配列順
第Ｎ番目、第（Ｎ−１）番目、…、第１番目の発光素子
が、それぞれ個別に接続されるヘッドと、 発光素子順が逆対応接続されるヘッドと、前記発光素子
ブロックを時分割的に選択するブロック選択回路と、こ
のブロック選択回路のブロック選択に同期して、前記各
発光素子の入力データに応じた信号を供給する発光素子
選択回路とからなる光プリンタの発光素子駆動回路にお
いて、 前記発光素子選択回路が、2N個の記憶セルからなり、2N
ビット毎のシリアル入力データを受けて記憶するシフト
レジスタと、このシフトレジスタの先行するＮビットセ
ルのパラレル出力をラッチする第１のラッチ回路と、前
記シフトレジスタの後行するＮビットセルのパラレル出
力を前記第１のラッチ回路とは逆順のデータ配列にラッ
チする第２のラッチ回路と、Ｎビットのドライブセルか
らなり、各セル出力が前記Ｎ個の発光素子の一方の電極
に対応して接続され、第１のタイミングで前記第１のラ
ッチ回路のラッチ信号に応じて、前記相隣接する発光素
子ブロックの一方の発光素子ブロックの発光素子を選択
ドライブし、第１のタイミングに後行する第２のタイミ
ングで前記第２のラッチ回路のラッチ信号に応じて前記
相隣接する発光素子ブロックの他方の発光素子ブロック
の発光素子を選択ドライブする出力回路とからなるもの
であることを特徴とする光プリンタの発光素子駆動回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP266688A JP2505510B2 (ja) | 1988-01-08 | 1988-01-08 | 光プリンタの発光素子駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP266688A JP2505510B2 (ja) | 1988-01-08 | 1988-01-08 | 光プリンタの発光素子駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01178470A JPH01178470A (ja) | 1989-07-14 |
| JP2505510B2 true JP2505510B2 (ja) | 1996-06-12 |
Family
ID=11535639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP266688A Expired - Fee Related JP2505510B2 (ja) | 1988-01-08 | 1988-01-08 | 光プリンタの発光素子駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2505510B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108871A (ja) * | 1989-09-21 | 1991-05-09 | Kyocera Corp | 画像形成装置 |
-
1988
- 1988-01-08 JP JP266688A patent/JP2505510B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01178470A (ja) | 1989-07-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |