JP2803636B2 - 半導体集積回路パッケージ及びその製造方法 - Google Patents
半導体集積回路パッケージ及びその製造方法Info
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- JP2803636B2 JP2803636B2 JP8130958A JP13095896A JP2803636B2 JP 2803636 B2 JP2803636 B2 JP 2803636B2 JP 8130958 A JP8130958 A JP 8130958A JP 13095896 A JP13095896 A JP 13095896A JP 2803636 B2 JP2803636 B2 JP 2803636B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路パ
ッケージに関し、特にセラミック製の気密封止型の半導
体集積回路パッケージ及び製造方法に関する。
ッケージに関し、特にセラミック製の気密封止型の半導
体集積回路パッケージ及び製造方法に関する。
【０００２】
【従来の技術】この種の半導体集積回路パッケージの従
来技術として、例えば特開昭６０−１２３０４４号公報
には、リッドをシーム溶接で封止する際、パッケージを
構成するセラミックとシールリング及びリッドを構成す
る金属材料との線膨張係数の差により応力が生じ、多層
セラミック基板の段差がついた箇所の接合の境界にその
応力が集中し、クラックが発生してパッケージの気密性
を低下させる、という問題を防止し得るようにした半導
体装置を提供することを目的として、段差部を形成する
キャビティ内のセラミック層の境界部分に丸み又は傾斜
部を設けた構成が提案されている。
来技術として、例えば特開昭６０−１２３０４４号公報
には、リッドをシーム溶接で封止する際、パッケージを
構成するセラミックとシールリング及びリッドを構成す
る金属材料との線膨張係数の差により応力が生じ、多層
セラミック基板の段差がついた箇所の接合の境界にその
応力が集中し、クラックが発生してパッケージの気密性
を低下させる、という問題を防止し得るようにした半導
体装置を提供することを目的として、段差部を形成する
キャビティ内のセラミック層の境界部分に丸み又は傾斜
部を設けた構成が提案されている。
【０００３】図８（Ａ）は、上記公報に提案される従来
の半導体集積回路パッケージの一例を示す断面図であ
る。図８（Ａ）において、４はリードフレーム、５は中
空部、６はチップ搭載面、７は、メタライズパターン
層、８はシールリング面、１０はリッド、１１は開口
部、１２はチップ、１３はセラミック基板、１４はボン
ディングワイヤ、２６はセラミック層間のコーナー領域
に設けた丸み部を示している。このように、多層セラミ
ック基板の段差がついた箇所の接合の境界に丸み部２６
を付加し、これにより、シーム溶接時の応力を分散しク
ラックの発生による気密性の低下を防止する。また、図
８（Ｂ）も上記公報に提案される半導体集積回路パッケ
ージの一例を示す断面図を示したものであり、セラミッ
ク層間のコーナー領域に傾斜部２７が設けられている。
の半導体集積回路パッケージの一例を示す断面図であ
る。図８（Ａ）において、４はリードフレーム、５は中
空部、６はチップ搭載面、７は、メタライズパターン
層、８はシールリング面、１０はリッド、１１は開口
部、１２はチップ、１３はセラミック基板、１４はボン
ディングワイヤ、２６はセラミック層間のコーナー領域
に設けた丸み部を示している。このように、多層セラミ
ック基板の段差がついた箇所の接合の境界に丸み部２６
を付加し、これにより、シーム溶接時の応力を分散しク
ラックの発生による気密性の低下を防止する。また、図
８（Ｂ）も上記公報に提案される半導体集積回路パッケ
ージの一例を示す断面図を示したものであり、セラミッ
ク層間のコーナー領域に傾斜部２７が設けられている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来技術においては、気密封止型セラミック製半導体
集積回路パッケージのシーム溶接による封止工程時のク
ラックの発生を防止するため、多層セラミック基板の境
界部分に丸み部または傾斜部を設けるために、多層セラ
ミック基板の製造工程に、通常と異なる特殊な工程を導
入することが必要とされ、このためコスト増の要因とな
るという問題点を有している。
た従来技術においては、気密封止型セラミック製半導体
集積回路パッケージのシーム溶接による封止工程時のク
ラックの発生を防止するため、多層セラミック基板の境
界部分に丸み部または傾斜部を設けるために、多層セラ
ミック基板の製造工程に、通常と異なる特殊な工程を導
入することが必要とされ、このためコスト増の要因とな
るという問題点を有している。
【０００５】この理由は、多層セラミック基板は、グリ
ーンシート（焼結前のセラミック粉末をバインダでつな
ぎシート状にしたもの）をパンチして成形するのが一般
的な製造プロセスであるため、従来の半導体集積回路パ
ッケージのような丸み部または傾斜部となる部分をグリ
ーンシートに作り込むには、グリーンシートをパンチし
て成形した後、丸み部または傾斜部となる部分をグリー
ンシート積層後にアルミナペーストを塗布する工程が必
要になる。
ーンシート（焼結前のセラミック粉末をバインダでつな
ぎシート状にしたもの）をパンチして成形するのが一般
的な製造プロセスであるため、従来の半導体集積回路パ
ッケージのような丸み部または傾斜部となる部分をグリ
ーンシートに作り込むには、グリーンシートをパンチし
て成形した後、丸み部または傾斜部となる部分をグリー
ンシート積層後にアルミナペーストを塗布する工程が必
要になる。
【０００６】従って、本発明は、上記問題点に鑑みてな
されたものであって、その目的は、気密封止型セラミッ
ク製半導体集積回路パッケージのシーム溶接によるリッ
ド封止工程時のクラックの発生を防止することを可能と
した半導体集積回路パッケージ及びその製造方法を提供
することにある。
されたものであって、その目的は、気密封止型セラミッ
ク製半導体集積回路パッケージのシーム溶接によるリッ
ド封止工程時のクラックの発生を防止することを可能と
した半導体集積回路パッケージ及びその製造方法を提供
することにある。
【０００７】本発明の他の目的は、上記した目的を達成
する際に、気密封止型セラミック製半導体集積回路パッ
ケージを従来の製造プロセスを用いて製造することを可
能とした半導体集積回路パッケージを提供することにあ
る。
する際に、気密封止型セラミック製半導体集積回路パッ
ケージを従来の製造プロセスを用いて製造することを可
能とした半導体集積回路パッケージを提供することにあ
る。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体集積回路パッケージは、ワイヤ接続
用のステッチ面、及びシールリングを取付ける面など製
造工程において必要とされる段差を有する多層セラミッ
ク基板において、前記段差を有する面の間のうちの少な
くとも一つの面の間に、封止工程時に加わる応力分散用
の段差をさらに追加してなる、ことを特徴とする。
め、本発明の半導体集積回路パッケージは、ワイヤ接続
用のステッチ面、及びシールリングを取付ける面など製
造工程において必要とされる段差を有する多層セラミッ
ク基板において、前記段差を有する面の間のうちの少な
くとも一つの面の間に、封止工程時に加わる応力分散用
の段差をさらに追加してなる、ことを特徴とする。
【０００９】また、本発明の半導体集積回路パッケージ
においては、好ましくは、多層セラミック基板と、シー
ルリングと、リードフレームと、を含む半導体集積回路
パッケージにおいて、前記多層セラミック基板の、チッ
プ搭載面とワイヤ接続用のステッチ面、及び／又は、前
記ステッチ面と前記シールリング面のそれぞれの面の間
を分割しその間に、セラミック基板段差をさらに備えた
ことを特徴とする。
においては、好ましくは、多層セラミック基板と、シー
ルリングと、リードフレームと、を含む半導体集積回路
パッケージにおいて、前記多層セラミック基板の、チッ
プ搭載面とワイヤ接続用のステッチ面、及び／又は、前
記ステッチ面と前記シールリング面のそれぞれの面の間
を分割しその間に、セラミック基板段差をさらに備えた
ことを特徴とする。
【００１０】本発明の概要を以下に説明する。本発明に
おいては、半導体集積回路チップの搭載面、ワイヤボン
ディングを打つステッチ面、シールリングを付ける面な
どの段差を有する多層セラミック基板において、それぞ
れの面の間をさらに分割して段差を設けたものである。
このように、半導体集積回路パッケージの多層セラミッ
ク基板の段差を増やすことにより、半導体集積回路パッ
ケージのリッドをシーム溶接で封止する際の応力がかか
る箇所を増やし、１ヶ所のセラミック基板の接合の境界
にかかる応力量を軽減させることにより、クラックの発
生を防止し、気密性の低下の問題を回避することを可能
とし、これにより、歩留り及び信頼性を大幅に向上す
る。
おいては、半導体集積回路チップの搭載面、ワイヤボン
ディングを打つステッチ面、シールリングを付ける面な
どの段差を有する多層セラミック基板において、それぞ
れの面の間をさらに分割して段差を設けたものである。
このように、半導体集積回路パッケージの多層セラミッ
ク基板の段差を増やすことにより、半導体集積回路パッ
ケージのリッドをシーム溶接で封止する際の応力がかか
る箇所を増やし、１ヶ所のセラミック基板の接合の境界
にかかる応力量を軽減させることにより、クラックの発
生を防止し、気密性の低下の問題を回避することを可能
とし、これにより、歩留り及び信頼性を大幅に向上す
る。
【００１１】また、この構成のセラミック製半導体集積
回路パッケージは、パンチして成形したグリーンシート
を積層して製造することができるため、従来の多層セラ
ミック基板の製造プロセスをそのまま用いて製造するこ
とができるという利点を有し、製造コストの増大を抑止
低減している。
回路パッケージは、パンチして成形したグリーンシート
を積層して製造することができるため、従来の多層セラ
ミック基板の製造プロセスをそのまま用いて製造するこ
とができるという利点を有し、製造コストの増大を抑止
低減している。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１３】図１（Ａ）及び図１（Ｂ）は、本発明の第
１の実施の形態を示す平面図及び断面図である。
１の実施の形態を示す平面図及び断面図である。
【００１４】図１を参照すると、本発明の第１の実施の
形態は、多層セラミック基板を用い、セラミック基板の
各層を中空部となる部分５を設け、また外形を加工して
いる。但し、半導体集積回路チップ搭載面６となる層の
セラミック基板は中空部は設けていない。
形態は、多層セラミック基板を用い、セラミック基板の
各層を中空部となる部分５を設け、また外形を加工して
いる。但し、半導体集積回路チップ搭載面６となる層の
セラミック基板は中空部は設けていない。
【００１５】半導体集積回路チップ１２上の電極とワイ
ヤ１４で接続されるステッチを形成したステッチ面７
は、途中の層（図１では３層目）のセラミック基板に設
けられている。
ヤ１４で接続されるステッチを形成したステッチ面７
は、途中の層（図１では３層目）のセラミック基板に設
けられている。
【００１６】そして、多層セラミック基板の最上面（シ
ールリング面）８には、リッド１０と溶接されること
で、パッケージを気密封止する作用をなすシールリング
３が接合されている。また、多層セラミック基板の外側
には、リードフレーム４が接合されている。
ールリング面）８には、リッド１０と溶接されること
で、パッケージを気密封止する作用をなすシールリング
３が接合されている。また、多層セラミック基板の外側
には、リードフレーム４が接合されている。
【００１７】本発明の第１の実施の形態における特徴的
な部分を詳細に説明する。多層セラミック基板の半導体
集積回路チップ搭載面６、ステッチ面７、シールリング
面８のそれぞれの面の間のセラミック基板の開口部及び
外形の寸法を、上の層から下の層にいくに従いその開口
部寸法が狭く、残るセラミック基板が幅広となるように
変えることにより、応力分散用の段を多く形成してい
る。
な部分を詳細に説明する。多層セラミック基板の半導体
集積回路チップ搭載面６、ステッチ面７、シールリング
面８のそれぞれの面の間のセラミック基板の開口部及び
外形の寸法を、上の層から下の層にいくに従いその開口
部寸法が狭く、残るセラミック基板が幅広となるように
変えることにより、応力分散用の段を多く形成してい
る。
【００１８】この段数は、多いほど応力分散の効果はあ
るが、実際には、搭載する半導体集積回路チップの厚み
や組立条件、グリーンシート厚みなどの制約があり、そ
れぞれの面の間で、好ましくは、１乃至４段程度の段数
とされる。
るが、実際には、搭載する半導体集積回路チップの厚み
や組立条件、グリーンシート厚みなどの制約があり、そ
れぞれの面の間で、好ましくは、１乃至４段程度の段数
とされる。
【００１９】図２（Ａ）と、図２（Ｂ）及び図２（Ｃ）
とは、図１に示した本発明の第１の実施の形態のシーム
溶接作業を説明する平面図と、側面図とをそれぞれ示し
たものである。
とは、図１に示した本発明の第１の実施の形態のシーム
溶接作業を説明する平面図と、側面図とをそれぞれ示し
たものである。
【００２０】図２を参照すると、シーム溶接作業は、リ
ッド１０をシールリング３に載せ、テーパ部の形成され
た一対の銅製の回転電極１５を、電極間でリッド１０を
介して電流を流しながら移動させていく。電極の接触箇
所において電流によりジュール熱が発生し、これにより
溶接が行われ、リッド１０全周を移動させる（図２
（Ａ）の矢印が移動方向を示す）ことで封止が完成す
る。
ッド１０をシールリング３に載せ、テーパ部の形成され
た一対の銅製の回転電極１５を、電極間でリッド１０を
介して電流を流しながら移動させていく。電極の接触箇
所において電流によりジュール熱が発生し、これにより
溶接が行われ、リッド１０全周を移動させる（図２
（Ａ）の矢印が移動方向を示す）ことで封止が完成す
る。
【００２１】この溶接時に発生した熱でパッケージの温
度が上昇するが、リッド１０と多層セラミック基板のそ
れぞれの材料固有の熱伝導性、パッケージ構造、回転電
極１５を動かす速度などの条件により、溶接直後のパッ
ケージの温度は一様ではなく温度分布が発生するように
なることがある。
度が上昇するが、リッド１０と多層セラミック基板のそ
れぞれの材料固有の熱伝導性、パッケージ構造、回転電
極１５を動かす速度などの条件により、溶接直後のパッ
ケージの温度は一様ではなく温度分布が発生するように
なることがある。
【００２２】このような温度分布を持った状態から室温
まで冷却された場合のリッド１０と多層セラミック基板
それぞれの部位の温度変化量と、材料固有の線膨張係数
と、による変位量が生じ、それぞれの変位量の不一致に
よりリッドと多層セラミック基板との間に応力が生じ
る。
まで冷却された場合のリッド１０と多層セラミック基板
それぞれの部位の温度変化量と、材料固有の線膨張係数
と、による変位量が生じ、それぞれの変位量の不一致に
よりリッドと多層セラミック基板との間に応力が生じ
る。
【００２３】図２（Ｃ）においては、リッド１０の収縮
により応力が発生する様子を模式的に示したものであ
る。すなわち、図２（Ｃ）に示すように、矢印１７の方
向に応力がかかり、セラミック基板において１８で示す
箇所に応力がかかる。
により応力が発生する様子を模式的に示したものであ
る。すなわち、図２（Ｃ）に示すように、矢印１７の方
向に応力がかかり、セラミック基板において１８で示す
箇所に応力がかかる。
【００２４】この応力は、多層セラミック基板の段差間
の境界部に集中するが、本発明の第１の実施の形態に係
る半導体集積回路パッケージにおいては、多層セラミッ
ク基板の段を半導体集積回路チップ搭載面６、ステッチ
面７、シールリング面８を構成する際に、従来、形成さ
れていた２ヶ所よりも多くしたことにより、段差間の境
界部にかかる応力が分散され、１ヶ所の境界部にかかる
応力量が軽減されるため、応力による多層セラミック基
板のクラックを防止することができる。
の境界部に集中するが、本発明の第１の実施の形態に係
る半導体集積回路パッケージにおいては、多層セラミッ
ク基板の段を半導体集積回路チップ搭載面６、ステッチ
面７、シールリング面８を構成する際に、従来、形成さ
れていた２ヶ所よりも多くしたことにより、段差間の境
界部にかかる応力が分散され、１ヶ所の境界部にかかる
応力量が軽減されるため、応力による多層セラミック基
板のクラックを防止することができる。
【００２５】また、本発明の第１の実施の形態のパッケ
ージの製造工程を、図３を参照して説明する。図３は、
図１に示した本発明の第１の実施の形態に係る半導体集
積回路パッケージの製造プロセスを工程順に示す図であ
る。
ージの製造工程を、図３を参照して説明する。図３は、
図１に示した本発明の第１の実施の形態に係る半導体集
積回路パッケージの製造プロセスを工程順に示す図であ
る。
【００２６】図３に示すように、グリーンシート１９
を、パッケージの中空部及び外形となる部分を抜き型２
０を用いて成形する（図３（Ａ）、図３（Ｂ）参照）。
を、パッケージの中空部及び外形となる部分を抜き型２
０を用いて成形する（図３（Ａ）、図３（Ｂ）参照）。
【００２７】成形したグリーンシート２１（図３（Ｃ）
参照）に導体パターンを印刷し、積層し（図３（Ｄ）参
照）、加圧した後焼成しセラミックを焼結させる。この
多層セラミック基板２にシールリング３、リードフレー
ム４などの金具をロウ付けし（図３（Ｅ）参照）、導体
や金具表面の処理を施して完了する。
参照）に導体パターンを印刷し、積層し（図３（Ｄ）参
照）、加圧した後焼成しセラミックを焼結させる。この
多層セラミック基板２にシールリング３、リードフレー
ム４などの金具をロウ付けし（図３（Ｅ）参照）、導体
や金具表面の処理を施して完了する。
【００２８】
【実施例】上記した本発明の第１の実施の形態をより詳
細に説明すべく、本発明の実施例について図４を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図４を参照し
て以下に説明する。
【００２９】図４を参照すると、本発明の実施例は、多
層セラミック基板にアルミナ、シールリング及びリッド
にコバールをそれぞれ用いている。
層セラミック基板にアルミナ、シールリング及びリッド
にコバールをそれぞれ用いている。
【００３０】多層アルミナ基板に、半導体集積回路チッ
プ搭載面６からワイヤ接続用のステッチ面７までに２
段、ステッチ面７からシールリング２３が接合された最
上面までに２段、それぞれ段差を有している。
プ搭載面６からワイヤ接続用のステッチ面７までに２
段、ステッチ面７からシールリング２３が接合された最
上面までに２段、それぞれ段差を有している。
【００３１】アルミナ、コバールの物性を示すパラメー
タ例を表１に示す。
タ例を表１に示す。
【００３２】
【表１】
【００３３】次に、本発明の実施例の動作について、図
５を参照して詳細に説明する。
５を参照して詳細に説明する。
【００３４】リッド２５をシーム溶接する際、リッド２
５をシールリングに載せ、テーパ部の形成された一対の
銅製の回転電極１５を、電極間でリッド２５を介して電
流を流しながら移動させることで、電極の接触箇所で電
流によるジュール熱により溶接が行われ、リッド２５全
周を移動させることで封止が完成する。溶接箇所は８０
０℃以上の高温になる。
５をシールリングに載せ、テーパ部の形成された一対の
銅製の回転電極１５を、電極間でリッド２５を介して電
流を流しながら移動させることで、電極の接触箇所で電
流によるジュール熱により溶接が行われ、リッド２５全
周を移動させることで封止が完成する。溶接箇所は８０
０℃以上の高温になる。
【００３５】この溶接作業は室温で行われる。溶接後の
パッケージの温度分布は、リッド中央で３００℃、パッ
ケージの底部で１００℃という温度勾配を持ったものと
なる。
パッケージの温度分布は、リッド中央で３００℃、パッ
ケージの底部で１００℃という温度勾配を持ったものと
なる。
【００３６】この状態から室温まで冷却する時のそれぞ
れの温度差と線膨張係数から定められる変位量の差によ
り応力が生じる。
れの温度差と線膨張係数から定められる変位量の差によ
り応力が生じる。
【００３７】この時の応力がある一定量に及ぶとアルミ
ナにダメージが生じ、パッケージの気密性が損なわれる
が、本実施例のパッケージでは多層アルミナ基板の段差
を多く取ることにより、１ヶ所の段差にかかる応力を低
減することができるため、アルミナにダメージを与えず
パッケージの気密性に支障が出ることはない。
ナにダメージが生じ、パッケージの気密性が損なわれる
が、本実施例のパッケージでは多層アルミナ基板の段差
を多く取ることにより、１ヶ所の段差にかかる応力を低
減することができるため、アルミナにダメージを与えず
パッケージの気密性に支障が出ることはない。
【００３８】本実施例に係る半導体集積回路パッケージ
の製造工程も、図３に示した製造工程により製造され
る。
の製造工程も、図３に示した製造工程により製造され
る。
【００３９】次に、本発明の第２の実施の形態を図６を
参照して詳細に説明する。
参照して詳細に説明する。
【００４０】図６を参照すると、本発明の第２の実施の
形態は、多層セラミック基板に、半導体集積回路チップ
搭載面６からワイヤ１４接続用のステッチ面７までに１
段、ステッチ面７からシールリング３が接合された最上
面８までに２段、それぞれ段差を有している。
形態は、多層セラミック基板に、半導体集積回路チップ
搭載面６からワイヤ１４接続用のステッチ面７までに１
段、ステッチ面７からシールリング３が接合された最上
面８までに２段、それぞれ段差を有している。
【００４１】本発明の第２の実施の形態においては、チ
ップ搭載面６とステッチ面７との間の分割を省略した
が、ステッチ面７とシールリング面８の分割により応用
分割の効果が得られる。このように、それぞれの面の間
の段数は、２に限定されるものではない。また、それぞ
れの面の間の段数は同じ数である必要はない。
ップ搭載面６とステッチ面７との間の分割を省略した
が、ステッチ面７とシールリング面８の分割により応用
分割の効果が得られる。このように、それぞれの面の間
の段数は、２に限定されるものではない。また、それぞ
れの面の間の段数は同じ数である必要はない。
【００４２】また、リードフレーム４の取り付け位置は
ステッチ面７と同じ面である必要はなく、図７（Ａ）及
び図７（Ｂ）に示すような構造においても同じ効果を有
する。
ステッチ面７と同じ面である必要はなく、図７（Ａ）及
び図７（Ｂ）に示すような構造においても同じ効果を有
する。
【００４３】図７（Ａ）に示す例ではリードフレーム４
は最下層基板裏面、図７（Ｂ）に示す例では最下層基板
の側面に取り付けられている。
は最下層基板裏面、図７（Ｂ）に示す例では最下層基板
の側面に取り付けられている。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を有する。
下記記載の効果を有する。
【００４５】本発明の第１の効果は、気密封止型セラミ
ック製半導体集積回路パッケージのシーム溶接による封
止工程時のクラックの発生を防止することができる、と
いうことである。このため、本発明は、半導体集積回路
パッケージの信頼性の特段の向上を達成するものであ
る。
ック製半導体集積回路パッケージのシーム溶接による封
止工程時のクラックの発生を防止することができる、と
いうことである。このため、本発明は、半導体集積回路
パッケージの信頼性の特段の向上を達成するものであ
る。
【００４６】この理由は、本発明においては、半導体集
積回路パッケージの多層セラミック基板の段差を増やす
ことにより、半導体集積回路パッケージのリッドをシー
ム溶接で封止する際の応力がかかる箇所を増やし、１ヶ
所のセラミック基板の接合の境界にかかる応力量を軽減
させることによりクラックの発生を防止し気密性の低下
の問題を回避することができるからである。
積回路パッケージの多層セラミック基板の段差を増やす
ことにより、半導体集積回路パッケージのリッドをシー
ム溶接で封止する際の応力がかかる箇所を増やし、１ヶ
所のセラミック基板の接合の境界にかかる応力量を軽減
させることによりクラックの発生を防止し気密性の低下
の問題を回避することができるからである。
【００４７】本発明の第２の効果は、従来技術として特
開昭６０−１２３０４４号公報に示される、多層セラミ
ック基板の境界部分に丸み部または傾斜部を設けるため
に、アルミナペーストの塗布という特殊な工程を経るこ
となく、製造することが可能であるということである。
このため、本発明によれば、コストの増大を抑止低減し
ながら高信頼性半導体集積回路パッケージを実現するこ
とを可能としている。
開昭６０−１２３０４４号公報に示される、多層セラミ
ック基板の境界部分に丸み部または傾斜部を設けるため
に、アルミナペーストの塗布という特殊な工程を経るこ
となく、製造することが可能であるということである。
このため、本発明によれば、コストの増大を抑止低減し
ながら高信頼性半導体集積回路パッケージを実現するこ
とを可能としている。
【００４８】この理由は、本発明においては、この構成
のセラミック製半導体集積回路パッケージは、パンチし
て成形したグリーンシートを積層して構成することがで
きるため、通常の多層セラミック基板の製造プロセスを
用いて製造することができることによる。
のセラミック製半導体集積回路パッケージは、パンチし
て成形したグリーンシートを積層して構成することがで
きるため、通常の多層セラミック基板の製造プロセスを
用いて製造することができることによる。
【図１】本発明の第１の実施の形態を示す平面図及び断
面図である。
面図である。
【図２】図１の本発明の第１の実施の形態におけるシー
ム溶接作業を説明する平面図及び側面図である。
ム溶接作業を説明する平面図及び側面図である。
【図３】本発明の第１の実施の形態のパッケージ製造工
程を示す図である。
程を示す図である。
【図４】本発明の実施例を示す平面図及び断面図であ
る。
る。
【図５】本発明の実施例におけるシーム溶接作業を説明
する平面図及び側面図である。
する平面図及び側面図である。
【図６】本発明の別の実施の形態を示す断面図である。
【図７】本発明のさらに別の実施の形態を示す断面図で
ある。
ある。
【図８】従来の半導体集積回路パッケージを示す断面図
である。
である。
１ パッケージ ２ 多層セラミック基板 ３ シールリング ４ リードフレーム ５ 中空部 ６ チップ搭載面 ７ ステッチ面 ８ シールリング面 ９ 応力分散用段 １０ リッド １１ 開口部 １２ チップ １３ セラミック基板 １４ ワイヤ １５ 回転電極 １６ 電極の移動方向 １７ 応力のかかる方向 １８ 応力のかかる箇所 １９ グリーンシート ２０ 抜き型 ２１ 成形後のグリーンシート ２２ 多層アルミナ基板 ２３ シールリング（コバール） ２４ リードフレーム（コバール） ２５ リッド（コバール） ２６ 丸み部 ２７ 傾斜部
Claims (5)
- 【請求項１】ワイヤ接続用のステッチ面、及びシールリ
ングを取付ける面など製造工程において必要とされる段
差を有する多層セラミック基板において、 前記段差を有する面の間のうちの少なくとも一つの面の
間に、封止工程時に加わる応力分散用の段差をさらに追
加してなる、ことを特徴とする半導体集積回路パッケー
ジ。 - 【請求項２】多層セラミック基板と、シールリングと、
リードフレームと、を含む半導体集積回路パッケージに
おいて、 前記多層セラミック基板の、チップ搭載面とワイヤ接続
用のステッチ面、及び／又は、前記ステッチ面と前記シ
ールリング面のそれぞれの面の間を分割しその間に、セ
ラミック基板段差をさらに備えたことを特徴とする半導
体集積回路パッケージ。 - 【請求項３】ワイヤ接続用のステッチ面、シールリング
を付けるシールリング面など段差を有する多層セラミッ
ク基板構成の半導体集積回路パッケージにおいて、 前記シールリング面と前記ステッチ面の間をさらに分割
し下層のセラミック基板の方が上層よりも幅広となるよ
うにして、前記シールリング面と前記ステッチ面との間
に少なくとも一つの段差を設け、セラミック基板段差を
増やすことで、パッケージのリッドをシーム溶接にて封
止する際に、応力のかかる箇所を分散させるように構成
してなることを特徴とする半導体集積回路パッケージ。 - 【請求項４】半導体集積回路チップ搭載面と前記ステッ
チ面との間にも少なくとも一つの段差を設けたことを特
徴とする請求項２記載の半導体集積回路パッケージ。 - 【請求項５】多層セラミック基板と、シールリングと、
リードフレームと、を含む半導体集積回路パッケージの
製造方法において、 前記多層セラミック基板のチップ搭載面、ワイヤ接続用
のステッチ面、及び前記シールリング面のそれぞれの面
の間に、セラミック基板形状を下の層になるに従い開口
部寸法を狭くし、且つ残るセラミック基板幅が広くなる
ように変えて形成することにより段を設ける工程を、 含むことを特徴とする半導体集積回路パッケージの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8130958A JP2803636B2 (ja) | 1996-04-26 | 1996-04-26 | 半導体集積回路パッケージ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8130958A JP2803636B2 (ja) | 1996-04-26 | 1996-04-26 | 半導体集積回路パッケージ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09293799A JPH09293799A (ja) | 1997-11-11 |
| JP2803636B2 true JP2803636B2 (ja) | 1998-09-24 |
Family
ID=15046617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8130958A Expired - Lifetime JP2803636B2 (ja) | 1996-04-26 | 1996-04-26 | 半導体集積回路パッケージ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803636B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001156215A (ja) * | 1999-11-24 | 2001-06-08 | Toshiba Electronic Engineering Corp | セラミックパッケージ |
| JP6034054B2 (ja) * | 2012-04-27 | 2016-11-30 | 京セラ株式会社 | 電子部品収納用パッケージおよび電子装置 |
| JP5680226B2 (ja) * | 2012-07-27 | 2015-03-04 | 京セラ株式会社 | 配線基板およびパッケージ、ならびに電子装置 |
| JP6575301B2 (ja) | 2014-10-31 | 2019-09-18 | 三菱マテリアル株式会社 | 封止用ペースト、ろう接合材とその製造方法、封止用蓋材とその製造方法、及びパッケージ封止方法 |
| JP6955366B2 (ja) * | 2017-04-25 | 2021-10-27 | 京セラ株式会社 | 電子素子実装用基板、電子装置および電子モジュール |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5374369A (en) * | 1976-12-15 | 1978-07-01 | Toshiba Corp | Semiconductor ceramic package |
| JPS6012287Y2 (ja) * | 1978-09-29 | 1985-04-20 | 九州日本電気株式会社 | 半導体装置 |
| JPS5839046U (ja) * | 1981-09-07 | 1983-03-14 | 富士通株式会社 | 半導体パツケ−ジ |
| JPS6212951U (ja) * | 1986-06-26 | 1987-01-26 | ||
| JPS6480058A (en) * | 1987-09-21 | 1989-03-24 | Nec Corp | Semiconductor device |
-
1996
- 1996-04-26 JP JP8130958A patent/JP2803636B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09293799A (ja) | 1997-11-11 |
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