JP2770759B2 - 揮発性メモリセル - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関するもの
であり、特に金属絶縁半導体構造で構成される揮発性半
導体メモリ装置に関する。
であり、特に金属絶縁半導体構造で構成される揮発性半
導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリの基本となる２つのタイプ
が知られており、その１つは揮発性メモリ、もう１つは
不揮発性メモリである。揮発性メモリにおいて、電力供
給が半導体装置に行われなくなった時に格納されたデー
タは失なわれる。不揮発性メモリは、装置への電力供給
は行われなくなった後の延長された期間まで格納された
データを保持する。
が知られており、その１つは揮発性メモリ、もう１つは
不揮発性メモリである。揮発性メモリにおいて、電力供
給が半導体装置に行われなくなった時に格納されたデー
タは失なわれる。不揮発性メモリは、装置への電力供給
は行われなくなった後の延長された期間まで格納された
データを保持する。
【０００３】コンピュータ構成において、不揮発性メモ
リはめったに又は決して変更のないプログラムやデータ
の長期間格納のために使用され、揮発性メモリはプログ
ラムの実行中のデータ及びプログラム命令の短期間格納
のために使用される。
リはめったに又は決して変更のないプログラムやデータ
の長期間格納のために使用され、揮発性メモリはプログ
ラムの実行中のデータ及びプログラム命令の短期間格納
のために使用される。
【０００４】周知の揮発性メモリ装置は２つのカテゴリ
ーに分けられる。スタテックランダムアクセスメモリ
（ＳＲＡＭ）はフリップフロップのラッチから構成さ
れ、各々は電力が供給される限り、１ビットのデータを
保持する。ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）では、各メモリセルは１つのトランジスタとコン
デンサから作成される。
ーに分けられる。スタテックランダムアクセスメモリ
（ＳＲＡＭ）はフリップフロップのラッチから構成さ
れ、各々は電力が供給される限り、１ビットのデータを
保持する。ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）では、各メモリセルは１つのトランジスタとコン
デンサから作成される。
【０００５】図１はＤＲＡＭセルの構成を示し、Ｃは電
荷が充電されるコンデンサ、Ｔはコンデンサに電荷を供
給するために機能し、コンデンサの充電又は放電された
状態を読出すために異なるバイアス状態の下で動作され
るトランジスタを示す。データビットはコンデンサに電
荷として格納され、コンデンサの漏れ電流によって時間
とともに減衰する。よって、ＤＲＡＭ装置でのデータの
各ビットは回復不能に減少する前に定期的にリフレッシ
ュされる。
荷が充電されるコンデンサ、Ｔはコンデンサに電荷を供
給するために機能し、コンデンサの充電又は放電された
状態を読出すために異なるバイアス状態の下で動作され
るトランジスタを示す。データビットはコンデンサに電
荷として格納され、コンデンサの漏れ電流によって時間
とともに減衰する。よって、ＤＲＡＭ装置でのデータの
各ビットは回復不能に減少する前に定期的にリフレッシ
ュされる。
【０００６】また、周知のＤＲＡＭセルは突然のイオン
放射によって故障しやすい。そのような放射はメモリ装
置の動作環境で又はメモリ装置を入れるために使用され
るパッケージ材料で、宇宙線という形で大気に生じるも
のである。粒子又は入射光線がメモリ装置に生じると、
誘電層又は基板層での電子／ホールの組によって設定さ
れた一時的な導通パスを生じる。この導電パスは電荷蓄
積コンデンサの誘電層又は電荷蓄積コンデンサ下のＰＮ
接合のいずれかを突き破って通過し、いずれにしても、
電荷の損失つまり蓄積されたデータの損失が生じる。
放射によって故障しやすい。そのような放射はメモリ装
置の動作環境で又はメモリ装置を入れるために使用され
るパッケージ材料で、宇宙線という形で大気に生じるも
のである。粒子又は入射光線がメモリ装置に生じると、
誘電層又は基板層での電子／ホールの組によって設定さ
れた一時的な導通パスを生じる。この導電パスは電荷蓄
積コンデンサの誘電層又は電荷蓄積コンデンサ下のＰＮ
接合のいずれかを突き破って通過し、いずれにしても、
電荷の損失つまり蓄積されたデータの損失が生じる。
【０００７】周知の不揮発性メモリ装置では、電荷はＩ
ＧＦＥＴ’ｓコンダクタンスを変調することにより絶縁
ゲート電界効果トランジスタ（ＩＧＦＥＴｓ）のチャネ
ル領域の上に直接に蓄積される。また、これはトランジ
スタの閾値電圧の変調とみなすことができる。そのよう
な現象は長期間格納タイプのメモリ装置の製造に使用さ
れる。誘電層に完全に埋設された多結晶シリコンのよう
な導電性材料のフローティングゲートが誘電層の周辺を
介するトンネル効果によって供給される電荷を保持する
ために使用される。
ＧＦＥＴ’ｓコンダクタンスを変調することにより絶縁
ゲート電界効果トランジスタ（ＩＧＦＥＴｓ）のチャネ
ル領域の上に直接に蓄積される。また、これはトランジ
スタの閾値電圧の変調とみなすことができる。そのよう
な現象は長期間格納タイプのメモリ装置の製造に使用さ
れる。誘電層に完全に埋設された多結晶シリコンのよう
な導電性材料のフローティングゲートが誘電層の周辺を
介するトンネル効果によって供給される電荷を保持する
ために使用される。
【０００８】また周知技術（本願発明者による米国特許
第４，８６８，６１８号）として電荷トラップでＩＧＦ
ＥＴＳのチャネル層の上の電荷蓄積に使用する長期間格
納メモリ装置がある。そのような電子トラップは少なく
とも７ｎｍ（米国特許第４，８６８，６１８号明細書の
コラム３の第４３行〜第４７行に、イオンの高い濃度は
インターフェースに隣接せず、７ｎｍより大きい大きさ
を得ようとすることが明記される）だけ半導体／誘電体
インターフェースから分離された誘電体内に意図的に導
かれる。誘電層内に埋設されたそのようなトラップは大
変長い格納時間を有する。
第４，８６８，６１８号）として電荷トラップでＩＧＦ
ＥＴＳのチャネル層の上の電荷蓄積に使用する長期間格
納メモリ装置がある。そのような電子トラップは少なく
とも７ｎｍ（米国特許第４，８６８，６１８号明細書の
コラム３の第４３行〜第４７行に、イオンの高い濃度は
インターフェースに隣接せず、７ｎｍより大きい大きさ
を得ようとすることが明記される）だけ半導体／誘電体
インターフェースから分離された誘電体内に意図的に導
かれる。誘電層内に埋設されたそのようなトラップは大
変長い格納時間を有する。
【０００９】以上説明した揮発性メモリセルは、不揮発
性メモリより大変高速の読み出し及び書き込みの時間を
有するという長所を有する。よって、揮発性メモリセル
は高速で短期間蓄積が要求されるコンピュータプログラ
ムの実行中の使用に有効である。
性メモリより大変高速の読み出し及び書き込みの時間を
有するという長所を有する。よって、揮発性メモリセル
は高速で短期間蓄積が要求されるコンピュータプログラ
ムの実行中の使用に有効である。
【００１０】不揮発性メモリはめったに又は決して変更
のないデータの長期間格納に適しており、不揮発性メモ
リは電力が供給される限りデータを保持するがプログラ
ム実行にとっては大変遅い。
のないデータの長期間格納に適しており、不揮発性メモ
リは電力が供給される限りデータを保持するがプログラ
ム実行にとっては大変遅い。
【００１１】揮発性及び不揮発性メモリは共にコンピュ
ータの構成で必要とされるものであるが、揮発性メモリ
はプログラムの動作速度を決定するということにおいて
より重要な構成要素である。
ータの構成で必要とされるものであるが、揮発性メモリ
はプログラムの動作速度を決定するということにおいて
より重要な構成要素である。
【００１２】利用可能な揮発性メモリの２つのタイプの
間において、ＳＲＡＭはメモリでのデータのリフレッシ
ュの必要がなく回路設計が簡略化されるという長所を有
する。ＳＲＡＭのメモリサイクル時間は約１０ｎｓであ
る。これはＤＲＡＭのサイクル時間よりかなり早い。
間において、ＳＲＡＭはメモリでのデータのリフレッシ
ュの必要がなく回路設計が簡略化されるという長所を有
する。ＳＲＡＭのメモリサイクル時間は約１０ｎｓであ
る。これはＤＲＡＭのサイクル時間よりかなり早い。
【００１３】ＤＲＡＭ回路に保持されるデータのリフレ
ッシュは通常数ミリセカンド毎に行われなければなら
ず、ＳＲＡＭをベースとする回路よりもより複雑な設計
で作成される。
ッシュは通常数ミリセカンド毎に行われなければなら
ず、ＳＲＡＭをベースとする回路よりもより複雑な設計
で作成される。
【００１４】
【発明が解決しようとする課題】これらの明らかな欠点
は、ＤＲＡＭセルは製造コストが安価であってチップ当
りセルの面積がＳＲＡＭセルより小さくできることか
ら、大メモリ容量の回路の場合には相殺される。１９８
０年にＰ．ホーロウッツ氏及びＷ．ヒル氏は、同時代の
ＳＲＡＭセルのユニット価格当り８倍のメモリ容量のＤ
ＲＡＭを提供されると推定していた。
は、ＤＲＡＭセルは製造コストが安価であってチップ当
りセルの面積がＳＲＡＭセルより小さくできることか
ら、大メモリ容量の回路の場合には相殺される。１９８
０年にＰ．ホーロウッツ氏及びＷ．ヒル氏は、同時代の
ＳＲＡＭセルのユニット価格当り８倍のメモリ容量のＤ
ＲＡＭを提供されると推定していた。
【００１５】ＤＲＡＭ揮発性セルの主要な魅力は、大変
小さい表面領域であるが、セルの大きさの縮小が限界に
達した。それは、メモリの提供における十分なる電荷を
保持するように要求されたコンデンサの物理的なサイズ
とトランジスタとコンデンサの間の内部接続に必要とさ
れる領域である。
小さい表面領域であるが、セルの大きさの縮小が限界に
達した。それは、メモリの提供における十分なる電荷を
保持するように要求されたコンデンサの物理的なサイズ
とトランジスタとコンデンサの間の内部接続に必要とさ
れる領域である。
【００１６】トランジスタのチャネル上の電荷蓄積を用
いている周知のメモリセルは、高い電圧及びフローティ
ングゲート又は埋設されたトラップを充電又は放電する
ために要求される比較的長い時間によって、長期間格納
メモリ装置に適するのみである。そのようなメモリセル
は数百マイクロセカンドの書き込みサイクル時間を有し
ており、よって高速で短期間のデータ格納にとって有用
ではない。
いている周知のメモリセルは、高い電圧及びフローティ
ングゲート又は埋設されたトラップを充電又は放電する
ために要求される比較的長い時間によって、長期間格納
メモリ装置に適するのみである。そのようなメモリセル
は数百マイクロセカンドの書き込みサイクル時間を有し
ており、よって高速で短期間のデータ格納にとって有用
ではない。
【００１７】本発明の目的は従来の可能なる限界より小
さなサイズの揮発性メモリセルを構成することである。
さなサイズの揮発性メモリセルを構成することである。
【００１８】本発明の他の目的は別のコンデンサを必要
としない揮発性メモリセルを構成することである。
としない揮発性メモリセルを構成することである。
【００１９】本発明の他の目的は、周知のＤＲＡＭセル
に要求される時間に匹敵できる時間で、かつ通常の動作
電圧より高くない電圧を使用して、読み出し書き込み及
び消去が可能なメモリセルを提供することである。
に要求される時間に匹敵できる時間で、かつ通常の動作
電圧より高くない電圧を使用して、読み出し書き込み及
び消去が可能なメモリセルを提供することである。
【００２０】更に本発明の他の目的は電荷の蓄積を分散
することにより、入射イオン放射による故障をなくすこ
とである。
することにより、入射イオン放射による故障をなくすこ
とである。
【００２１】
【課題を解決するための手段及び作用】本発明は、イン
ターフェース電荷トラップが、ＩＧＦＥＴのチャネル領
域の上で、半導体基板層と誘電層の間のインターフェー
スに非常に接近してもうけられるメモリセルを提供す
る。インターフェーストラップは電荷を蓄積し、電荷の
大きさ及び極性に従ってトランジスタの閾値を変調す
る。ＩＧＦＥＴのゲート、ドレイン及びソースに供給さ
れる固定の電圧を用いて、電流の流れは蓄積される電荷
によって変調され、この変調された電流はメモリセルの
内容をあらわす。
ターフェース電荷トラップが、ＩＧＦＥＴのチャネル領
域の上で、半導体基板層と誘電層の間のインターフェー
スに非常に接近してもうけられるメモリセルを提供す
る。インターフェーストラップは電荷を蓄積し、電荷の
大きさ及び極性に従ってトランジスタの閾値を変調す
る。ＩＧＦＥＴのゲート、ドレイン及びソースに供給さ
れる固定の電圧を用いて、電流の流れは蓄積される電荷
によって変調され、この変調された電流はメモリセルの
内容をあらわす。
【００２２】本発明のメモリセルは、メモリセルチャネ
ル領域をなす層でシリコン基板上の酸化シリコン層の中
にシリコンイオンをインプラントすることによって提供
される。そして、次に、本発明のＩＧＦＥＴ揮発性メモ
リセルは、上記構造に、ゲート誘電層と基板を形成す
る。この方法は、イオンインプラントの間に基板の層の
中に侵入したシリコンイオンがドーピング効果を生じ
ず、かつ生じたダメージはアニール工程によって修復さ
れるという長所を有する。
ル領域をなす層でシリコン基板上の酸化シリコン層の中
にシリコンイオンをインプラントすることによって提供
される。そして、次に、本発明のＩＧＦＥＴ揮発性メモ
リセルは、上記構造に、ゲート誘電層と基板を形成す
る。この方法は、イオンインプラントの間に基板の層の
中に侵入したシリコンイオンがドーピング効果を生じ
ず、かつ生じたダメージはアニール工程によって修復さ
れるという長所を有する。
【００２３】そのようなインプラント及びそのようなイ
ンプラントによって形成されるインターフェーストラッ
プは、本発明の発明者等による「サーマルＳｉＯ２にお
いてＳｉのインプラントにより提供されるＳｉ−ＳｉＯ
２における電子状態」１９９０年，ｖｏｌ３３，Ｎｏ．
５，Ｐ．５２３〜Ｐ．５３０，Ｓｏｌｉｄ Ｓｔａｔｅ
Ｅｌｅｃｔｒｏｎｉｃｓに開示されている。この方法
はＮチャネルＩＧＦＥＴｓに揮発性メモリセルを提供す
ることに適している。
ンプラントによって形成されるインターフェーストラッ
プは、本発明の発明者等による「サーマルＳｉＯ２にお
いてＳｉのインプラントにより提供されるＳｉ−ＳｉＯ
２における電子状態」１９９０年，ｖｏｌ３３，Ｎｏ．
５，Ｐ．５２３〜Ｐ．５３０，Ｓｏｌｉｄ Ｓｔａｔｅ
Ｅｌｅｃｔｒｏｎｉｃｓに開示されている。この方法
はＮチャネルＩＧＦＥＴｓに揮発性メモリセルを提供す
ることに適している。
【００２４】電荷は電子トラップに蓄積されるので、電
荷は格納媒体を介して自由に移動できない。これは、入
射イオン粒子または光線がその通路で電荷トラップから
の電荷の損失とイオン化を生じるが、一時的な導電通路
の形成により蓄積された電荷の大きな割合の損失を生じ
ないことを意味する。
荷は格納媒体を介して自由に移動できない。これは、入
射イオン粒子または光線がその通路で電荷トラップから
の電荷の損失とイオン化を生じるが、一時的な導電通路
の形成により蓄積された電荷の大きな割合の損失を生じ
ないことを意味する。
【００２５】入射イオン粒子または光線の通路から離れ
たトラップに格納された電荷は導電パスに向かって流れ
ることができない。
たトラップに格納された電荷は導電パスに向かって流れ
ることができない。
【００２６】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２は本発明に係るＮチャネルメモリセル１０の
断面図を示す。酸化シリコン層１２とＰ形ドープシリコ
ン基板１３は共通インターフェース１５を構成する。Ｎ
形のドレインとソース領域１６，１７は２酸化シリコン
１２の長手方向のいずれかの端に配置されている。電荷
トラップＥｔは、インターフェース１５に極めて接近し
た酸化層１２、例えばインターフェースとインターフェ
ースから約１ｎｍの距離との間の酸化層に存在してい
る。導電層１８は酸化層１２の上に配置されている。
する。図２は本発明に係るＮチャネルメモリセル１０の
断面図を示す。酸化シリコン層１２とＰ形ドープシリコ
ン基板１３は共通インターフェース１５を構成する。Ｎ
形のドレインとソース領域１６，１７は２酸化シリコン
１２の長手方向のいずれかの端に配置されている。電荷
トラップＥｔは、インターフェース１５に極めて接近し
た酸化層１２、例えばインターフェースとインターフェ
ースから約１ｎｍの距離との間の酸化層に存在してい
る。導電層１８は酸化層１２の上に配置されている。
【００２７】メモリセル１０は電荷トラップＥｔに電荷
を蓄積することによって、又は電荷を除去することによ
って機能する。トラップが過多の電子で満たされると、
負の電荷がインターフェース１５に現われる。正の電圧
がゲート電極１８に供給されるとき、これはシリコン１
３の表面の反転層の形成を妨げる。実際に、トランジス
タ１０の閾値電圧が上昇される。電荷が電荷トラップＥ
ｔに蓄積されないときに閾値変化がなく、かつ正のゲー
ト電圧がゲート電極１８に供給されるとき、反転層が、
通常、半導体１３の表面に形成される。有用な容量のメ
モリ装置を形成するために、本発明に係る複数のメモリ
セルは共通の半導体基板に集積され、そのようなセルは
行と列のマトリクスにより電気的に接続され、所定の１
つのセルが所定のセル上で実行される読み出し及び書き
込む動作を実施するためにアドレスされる。
を蓄積することによって、又は電荷を除去することによ
って機能する。トラップが過多の電子で満たされると、
負の電荷がインターフェース１５に現われる。正の電圧
がゲート電極１８に供給されるとき、これはシリコン１
３の表面の反転層の形成を妨げる。実際に、トランジス
タ１０の閾値電圧が上昇される。電荷が電荷トラップＥ
ｔに蓄積されないときに閾値変化がなく、かつ正のゲー
ト電圧がゲート電極１８に供給されるとき、反転層が、
通常、半導体１３の表面に形成される。有用な容量のメ
モリ装置を形成するために、本発明に係る複数のメモリ
セルは共通の半導体基板に集積され、そのようなセルは
行と列のマトリクスにより電気的に接続され、所定の１
つのセルが所定のセル上で実行される読み出し及び書き
込む動作を実施するためにアドレスされる。
【００２８】図３は本発明の揮発性メモリセルの典型的
な電気的接続を示す。ソース１７と基板１３は共に電気
的に接続され、更に電圧Ｖｓに接続されるビット線
Ｂｊ’に接続され、ドレイン１６は電圧ＶＤに接続され
るビット線Ｂｊに接続され、ゲート電極１８は電圧ＶＧ
に接続するワード線Ｗｉに接続されている。
な電気的接続を示す。ソース１７と基板１３は共に電気
的に接続され、更に電圧Ｖｓに接続されるビット線
Ｂｊ’に接続され、ドレイン１６は電圧ＶＤに接続され
るビット線Ｂｊに接続され、ゲート電極１８は電圧ＶＧ
に接続するワード線Ｗｉに接続されている。
【００２９】セルの内容を読み出すことは、ビット線Ｂ
ｊ，Ｂｊ’とセルに接続されたワード線Ｗｉに固定電圧
ＶＳ，ＶＤ及びＶＧを供給することによって成され、そ
の結果のチャネル電流を読み出すことによって成され
る。比較的に高い電流が通常の閾値、ここでは空のトラ
ップＥｔ及び状態“０”に相当し、比較的に低い電流が
上昇される閾値、ここでは満たされたトラップＥｔ及び
状態“１”に相当する。セルのプログラミングつまり書
き込みはトラップＥｔを満たすか、又は空にすることに
より行なわれる。充填はメモリセルのバイアスを逆にバ
イアスして過剰な電子をインターフェース１５に累積す
ることにより行なわれる。インターフェースの酸化層の
十分な電位傾斜により、“１”をセルに書き込む。トラ
ップを空にすることは、メモリセルのチャネルを累積に
バイアスして、インターフェース１５に十分なホールを
累積することにより行なわれる。酸化層の十分な電位傾
斜により、トラップの電子はホールと再結合して結果的
にトラップは空となり、セルに“０”が書き込まれる。
ｊ，Ｂｊ’とセルに接続されたワード線Ｗｉに固定電圧
ＶＳ，ＶＤ及びＶＧを供給することによって成され、そ
の結果のチャネル電流を読み出すことによって成され
る。比較的に高い電流が通常の閾値、ここでは空のトラ
ップＥｔ及び状態“０”に相当し、比較的に低い電流が
上昇される閾値、ここでは満たされたトラップＥｔ及び
状態“１”に相当する。セルのプログラミングつまり書
き込みはトラップＥｔを満たすか、又は空にすることに
より行なわれる。充填はメモリセルのバイアスを逆にバ
イアスして過剰な電子をインターフェース１５に累積す
ることにより行なわれる。インターフェースの酸化層の
十分な電位傾斜により、“１”をセルに書き込む。トラ
ップを空にすることは、メモリセルのチャネルを累積に
バイアスして、インターフェース１５に十分なホールを
累積することにより行なわれる。酸化層の十分な電位傾
斜により、トラップの電子はホールと再結合して結果的
にトラップは空となり、セルに“０”が書き込まれる。
【００３０】典型的な例として、 セルを読み出すために、 ＶＳ＝０Ｖ，ＶＧ＝ＶＤ＝＋ＶＢＧ／２ セルに“０”を書き込むために、 ＶＳ＝ＶＤ＝０Ｖ，ＶＧ＝−ＶＢＧ セルに“１”を書き込むために、 ＶＳ＝ＶＤ＝０Ｖ，ＶＧ＝＋ＶＢＧ
【００３１】ＶＢＧはセルのプログラムに要求される最
小電圧であり、揮発性メモリセルの通常の動作電圧より
大きくない。典型的な例としてその電圧は３Ｖ〜５Ｖで
ある。“０”を書き込むために要求される負の電圧はオ
ンチップのＤＣ変換回路によって発生することができ
る。
小電圧であり、揮発性メモリセルの通常の動作電圧より
大きくない。典型的な例としてその電圧は３Ｖ〜５Ｖで
ある。“０”を書き込むために要求される負の電圧はオ
ンチップのＤＣ変換回路によって発生することができ
る。
【００３２】１つのセル１０における書き込み動作中
に、ゲートが同じワード線Ｗｉに接続された他のメモリ
セルはプログラムされてはならない。これは、プログラ
ムされるセルに結合するビット線（Ｂｊ，Ｂｊ’）以外
のビット線を、プログラムされるセルのＶＧとＶＤの平
均の電圧にプログラムすることにより達成される。これ
は他のセルがプログラムするために累積または反転に十
分にバイアスされることから防ぐ。
に、ゲートが同じワード線Ｗｉに接続された他のメモリ
セルはプログラムされてはならない。これは、プログラ
ムされるセルに結合するビット線（Ｂｊ，Ｂｊ’）以外
のビット線を、プログラムされるセルのＶＧとＶＤの平
均の電圧にプログラムすることにより達成される。これ
は他のセルがプログラムするために累積または反転に十
分にバイアスされることから防ぐ。
【００３３】セルがプログラムされると、プログラミン
グ電圧は除去され、トラップの電荷蓄積特性はデータビ
ットを保持するために使用される。蓄積された電荷は電
子放射により減少するが、インタフェーストラップはあ
る時間の間電荷を保持する。放電の率は、トラップが半
導体に近接しているので重要である。メモリ装置に格納
されたデータが無制限に保持されることを確実にするた
めに、制御回路は蓄積された電荷が回復できないぐらい
に減少する前にメモリ装置に各データビットを定期的に
読み出し及び再度書き込まれるために使用される。
グ電圧は除去され、トラップの電荷蓄積特性はデータビ
ットを保持するために使用される。蓄積された電荷は電
子放射により減少するが、インタフェーストラップはあ
る時間の間電荷を保持する。放電の率は、トラップが半
導体に近接しているので重要である。メモリ装置に格納
されたデータが無制限に保持されることを確実にするた
めに、制御回路は蓄積された電荷が回復できないぐらい
に減少する前にメモリ装置に各データビットを定期的に
読み出し及び再度書き込まれるために使用される。
【００３４】セルの保持期間は、制御回路が他の全ての
セルをリフレッシュして当該セルをもう１度リフレッシ
ュするまでの時間に対し十分に長くなければならない。
保持期間は半導体とトラップの近接によって定まる減少
率、及びセルのチャネル領域の上の電子トラップの密度
に従う。よって、電子トラップは十分な密度を有しなけ
ればならず、各セルが読めなくなる前になされるためリ
フレッシュの全サイクルの間データを保持しなければな
らない。
セルをリフレッシュして当該セルをもう１度リフレッシ
ュするまでの時間に対し十分に長くなければならない。
保持期間は半導体とトラップの近接によって定まる減少
率、及びセルのチャネル領域の上の電子トラップの密度
に従う。よって、電子トラップは十分な密度を有しなけ
ればならず、各セルが読めなくなる前になされるためリ
フレッシュの全サイクルの間データを保持しなければな
らない。
【００３５】先に開示されたインターフェース電荷トラ
ップＥｔは、適度なトラップエネルギーを有しなければ
ならず、それにより回路の通常の動作電圧によってトラ
ップを充填又は空にすることを実現する。Ｎチャネルメ
モリセルの場合、これはシリコン導電帯のエッジに近い
エネルギーを有するエネルギートラップを必要とする。
もし電荷トラップが導電帯のエッジからかなり離れたエ
ネルギーをもつと、トラップの充填及び放電は遅く、プ
ログラム及び消去時間が増加し、又は、全く充填しなく
なりセルの動作が妨げられる。エネルギーをもった電子
トラップが導電帯のエッジに近すぎると、トラップは急
速に充填及び空になり、保持時間を短くする。電子トラ
ップエネルギーはトラップが生成される過程の特性であ
る。
ップＥｔは、適度なトラップエネルギーを有しなければ
ならず、それにより回路の通常の動作電圧によってトラ
ップを充填又は空にすることを実現する。Ｎチャネルメ
モリセルの場合、これはシリコン導電帯のエッジに近い
エネルギーを有するエネルギートラップを必要とする。
もし電荷トラップが導電帯のエッジからかなり離れたエ
ネルギーをもつと、トラップの充填及び放電は遅く、プ
ログラム及び消去時間が増加し、又は、全く充填しなく
なりセルの動作が妨げられる。エネルギーをもった電子
トラップが導電帯のエッジに近すぎると、トラップは急
速に充填及び空になり、保持時間を短くする。電子トラ
ップエネルギーはトラップが生成される過程の特性であ
る。
【００３６】本発明に係る揮発性メモリは、現在の半導
体の製造技術と置換可能な方法によって製造される。裸
のＰ形ドープシリコン基板１３は酸化雰囲気中で熱せら
れ３０ｎｍ又はそれ以下の値の厚さのシリコン酸化層１
２が成長する。酸化シリコン層１２は電荷トラップＥｔ
を生成するために正に荷電したシリコンイオンが埋め込
まれる。ポリシリコン導電層１８がＣＶＤ又は他の適切
な技術によって酸化層１２にデポジットされる。エッチ
ング及びホトリゾグラフィ工程により形成されるべき揮
発性メモリセル１０のチャネルの他の全ての領域から導
電層１８と酸化シリコン層１２を取り除く。ｎ形のイン
プラント又は拡散及びマスキング工程によりソース及び
ドレイン領域１７，１６を形成する。
体の製造技術と置換可能な方法によって製造される。裸
のＰ形ドープシリコン基板１３は酸化雰囲気中で熱せら
れ３０ｎｍ又はそれ以下の値の厚さのシリコン酸化層１
２が成長する。酸化シリコン層１２は電荷トラップＥｔ
を生成するために正に荷電したシリコンイオンが埋め込
まれる。ポリシリコン導電層１８がＣＶＤ又は他の適切
な技術によって酸化層１２にデポジットされる。エッチ
ング及びホトリゾグラフィ工程により形成されるべき揮
発性メモリセル１０のチャネルの他の全ての領域から導
電層１８と酸化シリコン層１２を取り除く。ｎ形のイン
プラント又は拡散及びマスキング工程によりソース及び
ドレイン領域１７，１６を形成する。
【００３７】インターフェース１５にできるだけ接近し
て電荷トラップＥｔを配置して、インターフェースから
０．５ｎｍ以上離れて最小数の電子トラップを有するこ
とが要求される。インターフェーストラップの位置は埋
め込まれたシリコンイオンの位置に対応する。また、電
子トラップは格納されたデータを高速に書き込み、かつ
リフレッシュを実現するために半導体層に極めて接近し
ていなければならない。高い密度のトラップがインター
フェース１５に近接してもうけられ、インターフェース
から１ｎｍ以上、好ましくは０．５〜０．７ｎｍの距離
ではトラップの密度は最小にならなければならない。こ
れはインプラントエネルギーを可変することによって制
御される。電子トラップ密度は与えられた大きさのセル
において適切な保持時間を提供するために十分高く提供
しなければならない。特定の応用に対する、適切なドー
ズ量とエネルギーはモデリング及び実験によって簡単に
決定される。
て電荷トラップＥｔを配置して、インターフェースから
０．５ｎｍ以上離れて最小数の電子トラップを有するこ
とが要求される。インターフェーストラップの位置は埋
め込まれたシリコンイオンの位置に対応する。また、電
子トラップは格納されたデータを高速に書き込み、かつ
リフレッシュを実現するために半導体層に極めて接近し
ていなければならない。高い密度のトラップがインター
フェース１５に近接してもうけられ、インターフェース
から１ｎｍ以上、好ましくは０．５〜０．７ｎｍの距離
ではトラップの密度は最小にならなければならない。こ
れはインプラントエネルギーを可変することによって制
御される。電子トラップ密度は与えられた大きさのセル
において適切な保持時間を提供するために十分高く提供
しなければならない。特定の応用に対する、適切なドー
ズ量とエネルギーはモデリング及び実験によって簡単に
決定される。
【００３８】図４Ａはシリコンイオンの最適なインプラ
ントのプロフィールを示す図（寸法は示さない）であ
る。インプラントされたイオン１９の密度曲線はインタ
ーフェース１５の近くでピークを有し、多数のイオンが
インターフェース１５とインターフェースから約０．５
ｎｍの限界２０の間に存在し、イオンはこの範囲の外側
には存在しない。これは従来の技術では達成され得な
い。
ントのプロフィールを示す図（寸法は示さない）であ
る。インプラントされたイオン１９の密度曲線はインタ
ーフェース１５の近くでピークを有し、多数のイオンが
インターフェース１５とインターフェースから約０．５
ｎｍの限界２０の間に存在し、イオンはこの範囲の外側
には存在しない。これは従来の技術では達成され得な
い。
【００３９】図４Ｂは本発明に係るシリコンイオンのイ
ンプラントにおける適切なインプラントプロフィールを
示す。インプラントイオンの密度曲線２２はインターフ
ェース１５の上又は極めて接近してピークを有する。イ
ンプラント密度はインターフェース１５からの距離に従
って急激に減少し、インターフェース１５から限界２０
以上に離れた位置ではインプラントイオンはほとんど存
在しない。インプラントパラメータドーズ量と密度はイ
ンターフェース１５でシリコンインプラントのイオンの
密度が最大になるように設計されなければならない。基
板１３の中にインプラントされたシリコンイオンは、ア
ニールされて、単結晶基板の一部分をなすようになる。
ドーピングの影響は生じさせず、インプラントから結果
的になされる全ての物理的なダメージはアニール工程に
よって修復される。効果的には、基板にはインプラント
されたイオンが存在しない。
ンプラントにおける適切なインプラントプロフィールを
示す。インプラントイオンの密度曲線２２はインターフ
ェース１５の上又は極めて接近してピークを有する。イ
ンプラント密度はインターフェース１５からの距離に従
って急激に減少し、インターフェース１５から限界２０
以上に離れた位置ではインプラントイオンはほとんど存
在しない。インプラントパラメータドーズ量と密度はイ
ンターフェース１５でシリコンインプラントのイオンの
密度が最大になるように設計されなければならない。基
板１３の中にインプラントされたシリコンイオンは、ア
ニールされて、単結晶基板の一部分をなすようになる。
ドーピングの影響は生じさせず、インプラントから結果
的になされる全ての物理的なダメージはアニール工程に
よって修復される。効果的には、基板にはインプラント
されたイオンが存在しない。
【００４０】適切なインプラントは、シリコン基板と２
２〜２３ｎｍ厚さの酸化シリコンゲートの誘電層との間
のインターフェースにピークインプラント密度を実現す
るために、２×１０１４ｃｍ−３〜２×１０１６ｃｍ
−３の間のドーズ量で２５ｋｅＶ又はそれ以下のインプ
ラントエネルギーで実行される。装置の誘電層は比較的
にかなり薄く、従ってエネルギーのわずかな変化により
誘電層の厚さの大きい部分に渡ってピークインプラント
ドーズ量が動く。推奨されるドーズ量は電荷保持のため
にインターフェース近傍での多数のトラップと、インタ
ーフェースから０．５ｎｍ以上離れた位置での少数のト
ラップとの兼ね合いで決まる。
２〜２３ｎｍ厚さの酸化シリコンゲートの誘電層との間
のインターフェースにピークインプラント密度を実現す
るために、２×１０１４ｃｍ−３〜２×１０１６ｃｍ
−３の間のドーズ量で２５ｋｅＶ又はそれ以下のインプ
ラントエネルギーで実行される。装置の誘電層は比較的
にかなり薄く、従ってエネルギーのわずかな変化により
誘電層の厚さの大きい部分に渡ってピークインプラント
ドーズ量が動く。推奨されるドーズ量は電荷保持のため
にインターフェース近傍での多数のトラップと、インタ
ーフェースから０．５ｎｍ以上離れた位置での少数のト
ラップとの兼ね合いで決まる。
【００４１】当業者であれば、本発明の技術思想から離
れることなく本発明の多くの変形が可能であり、特に全
ての電圧の極性の反転と適切なエネルギーレベルのイン
ターフェーストラップによってＰ形チャネルの使用が可
能である。“１”を充填されたトラップと空の“０”の
トラップの論理的意味は正反対としてもよい。要求され
るインターフェーストラップを導入する他の方法は、半
導体と誘電材料の特別な組み合わせを用いることであ
る。窒化シリコン誘電を有するリン化インジウムは本発
明に係るＮチャネル装置を提供するための適切なエネル
ギーレベルのトラップを含む。誘電厚みの変化、ＩＧＦ
ＥＴｓの周知の改良、変形、複合ソース及びドレイン構
造の使用などは本発明のメモリセルに適用可能である。
れることなく本発明の多くの変形が可能であり、特に全
ての電圧の極性の反転と適切なエネルギーレベルのイン
ターフェーストラップによってＰ形チャネルの使用が可
能である。“１”を充填されたトラップと空の“０”の
トラップの論理的意味は正反対としてもよい。要求され
るインターフェーストラップを導入する他の方法は、半
導体と誘電材料の特別な組み合わせを用いることであ
る。窒化シリコン誘電を有するリン化インジウムは本発
明に係るＮチャネル装置を提供するための適切なエネル
ギーレベルのトラップを含む。誘電厚みの変化、ＩＧＦ
ＥＴｓの周知の改良、変形、複合ソース及びドレイン構
造の使用などは本発明のメモリセルに適用可能である。
【００４２】前述するメモリセルは比較的小さな半導体
表面の領域を占めるという長所を有し、達成されるメモ
リセルの大変高い密度を実現する。本発明のメモリセル
を用いて、１０９ビット（１ギガビット）以上のメモリ
容量を持つ揮発性メモリ回路が製造される。更に、６４
メガビットのようなメモリ容量は（従来の装置の典型的
な表面の面積のほぼ５０％）かなり小さい表面領域をも
って提供され得、ダイ（１チップ）当たりの製造コスト
を減らし、かつダイの歩留りを増やす。更に、トランジ
スタの表面上に分布された電荷蓄積手段の使用は、セル
が入射イオン放射によって故障する可能性が少ないこと
を意味する。
表面の領域を占めるという長所を有し、達成されるメモ
リセルの大変高い密度を実現する。本発明のメモリセル
を用いて、１０９ビット（１ギガビット）以上のメモリ
容量を持つ揮発性メモリ回路が製造される。更に、６４
メガビットのようなメモリ容量は（従来の装置の典型的
な表面の面積のほぼ５０％）かなり小さい表面領域をも
って提供され得、ダイ（１チップ）当たりの製造コスト
を減らし、かつダイの歩留りを増やす。更に、トランジ
スタの表面上に分布された電荷蓄積手段の使用は、セル
が入射イオン放射によって故障する可能性が少ないこと
を意味する。
【００４３】本発明の一実施例から改良、変形や改造は
当業者であれば簡単に行うことができる。そのような改
良、変形や改造はこの明細書の一部に含まれ、本発明の
技術思想と見地内に含まれる。よって、この明細書は一
実施例のみによるものであり、これに限定されるもので
はない。本発明は前記特許請求の範囲及び等価なものの
みによって限定される。
当業者であれば簡単に行うことができる。そのような改
良、変形や改造はこの明細書の一部に含まれ、本発明の
技術思想と見地内に含まれる。よって、この明細書は一
実施例のみによるものであり、これに限定されるもので
はない。本発明は前記特許請求の範囲及び等価なものの
みによって限定される。
【図１】周知の揮発性メモリセルを示す回路図である。
【図２】本発明に係るメモリセルの断面図である。
【図３】コンデンサを用いない揮発性メモリセルを使用
したメモリ回路の一部を示す回路図である。
したメモリ回路の一部を示す回路図である。
【図４Ａ】本発明に係る装置の理想化されたインプラン
トプロフィールを示す特性図である。
トプロフィールを示す特性図である。
【図４Ｂ】本発明に係る装置のインプラントプロフィー
ルを示す特性図である。
ルを示す特性図である。
１２ 絶縁層 １３ 半導体層 １５ インターフェース
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 ＩＥＥＥ ＴＰＡＮＳＡＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＣＥ Ｓ，ＶＯＬ．ＥＤ−34，ＮＯ．11 Ｎｏ ｖｅｍｂｅｒ 1987 ｐ．2372−ｐ. 2373 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8242 H01L 27/108 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項１】 絶縁層（１２）の中に電荷トラップ（Ｅ
ｔ）を有する絶縁ゲート電界効果トランジスタを有する
揮発性メモリセルであって、前記電荷トラップ（Ｅｔ）
は、半導体層（１３）と絶縁層（１２）の間のインター
フェース（１５）の近傍又は隣接してピーク密度を有
し、前記電荷トラップ（Ｅｔ）の実質的に全てはインタ
ーフェース（１５）から１．０ｎｍ以内にもうけられた
揮発性メモリセルにおいて、 前記半導体層（１３）はＰ形ドープシリコンを有し、前
記絶縁層（１２）は前記電荷トラップを形成するインプ
ラントされたシリコンイオンを含む酸化シリコン層を有
することを特徴とする揮発性メモリセル。 - 【請求項２】 前記電荷トラップ（Ｅｔ）の実質的に全
てはインターフェース（１５）から０．５〜０．７ｎｍ
にもうけられる請求項１に記載の揮発性メモリセル。 - 【請求項３】 半導体層（１３）はリン化インジウムを
有し、絶縁層（１２）は窒化シリコンを有する請求項１
に記載の揮発性メモリセル。 - 【請求項４】 請求項１に係る複数のメモリセル（１
０）を有し、前記揮発性メモリ装置に接続された制御回
路によって個々のセルのアドレッシングを実現するため
に行と列に配列される揮発性メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR93420474.4 | 1993-11-29 | ||
| EP93420474A EP0655788B1 (en) | 1993-11-29 | 1993-11-29 | A volatile memory cell |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9339447A Division JP2998728B2 (ja) | 1993-11-29 | 1997-11-26 | 揮発性メモリセル及び製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07211797A JPH07211797A (ja) | 1995-08-11 |
| JP2770759B2 true JP2770759B2 (ja) | 1998-07-02 |
Family
ID=8214793
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6317760A Expired - Fee Related JP2770759B2 (ja) | 1993-11-29 | 1994-11-29 | 揮発性メモリセル |
| JP9339447A Expired - Fee Related JP2998728B2 (ja) | 1993-11-29 | 1997-11-26 | 揮発性メモリセル及び製造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9339447A Expired - Fee Related JP2998728B2 (ja) | 1993-11-29 | 1997-11-26 | 揮発性メモリセル及び製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5608250A (ja) |
| EP (1) | EP0655788B1 (ja) |
| JP (2) | JP2770759B2 (ja) |
| DE (1) | DE69316628T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19600422C1 (de) * | 1996-01-08 | 1997-08-21 | Siemens Ag | Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung |
| DE19632834C2 (de) * | 1996-08-14 | 1998-11-05 | Siemens Ag | Verfahren zur Herstellung feiner Strukturen und dessen Verwendung zur Herstellung einer Maske und eines MOS-Transistors |
| KR100265692B1 (ko) * | 1997-07-03 | 2000-09-15 | 윤덕용 | 에이에프엠을이용한비휘발성메모리소자와해당메모리소자의운영방법 |
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