JP2767601B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【発明の詳細な説明】 〔概要〕 本発明は高速半導体素子であるヘテロ接合・バイポー
ラ・トランジスタ（HBT）の構造に関し， 大規模集積回路の動作時の発熱や速やかに放散される
ようなHBT構造の開発を目的とし， シリコン基板（１）の表面に形成された凹部（３）
と、該凹部（３）内に、コレクタ層、ベース層、及び該
ベース層よりバンドギャップの大きいエミッタ層を順次
積層し、それぞれが有極性半導体からなる半導体層構造
（６）とを有することにより構成する。
ラ・トランジスタ（HBT）の構造に関し， 大規模集積回路の動作時の発熱や速やかに放散される
ようなHBT構造の開発を目的とし， シリコン基板（１）の表面に形成された凹部（３）
と、該凹部（３）内に、コレクタ層、ベース層、及び該
ベース層よりバンドギャップの大きいエミッタ層を順次
積層し、それぞれが有極性半導体からなる半導体層構造
（６）とを有することにより構成する。
本発明は高速半導体素子であるヘテロ接合バイポーラ
・トランジスタの構造に関する。
・トランジスタの構造に関する。
ヘテロ接合バイポーラ・トランジスタ（HBT）は，高
速性と電流駆動能力が高いという２大長所を有する。
速性と電流駆動能力が高いという２大長所を有する。
本来有する高速性のために，開発努力を目覚ましく，
回路の大規模な集積化が行われている。
回路の大規模な集積化が行われている。
しかし，消費電力が高いために，大規模集積化を行う
ためには，発熱対策が避けられず，抜本的な方法が望ま
れている。
ためには，発熱対策が避けられず，抜本的な方法が望ま
れている。
このため，上記発熱対策を至急開発する必要がある。
〔従来の技術〕 従来技術において，発熱対策として，一つ考えられて
いるのは,GaAs on Si技術の採用である。
いるのは,GaAs on Si技術の採用である。
第４図に示すように,Si基板27上に，化合物半導体を
エピタキシャル成長する技術は，現在GaAsが主流であ
り，且つ，エピタキシャル層28内に形成するHBT29は現
在GaAs/AlGaAs系半導体が主流であるので，以下の発明
ではGaAs On Siについて述べるが，本来は，等極性半導
体上に有極性半導体を成長する広範囲の技術である。
エピタキシャル成長する技術は，現在GaAsが主流であ
り，且つ，エピタキシャル層28内に形成するHBT29は現
在GaAs/AlGaAs系半導体が主流であるので，以下の発明
ではGaAs On Siについて述べるが，本来は，等極性半導
体上に有極性半導体を成長する広範囲の技術である。
さて,GaAs On Si技術は,Siに比べて４％格子定数の大
きいGaAsが（以前には，格子不整が大きいのでエピタキ
シャル成長できないと考えられていたのに対して）良好
にエピタキシャル成長できることが立証された技術であ
る。
きいGaAsが（以前には，格子不整が大きいのでエピタキ
シャル成長できないと考えられていたのに対して）良好
にエピタキシャル成長できることが立証された技術であ
る。
これは同時に，等極性半導体上に有極性半導体が成長
できることが立証されたことでもある。
できることが立証されたことでもある。
これらの成果は,GaAs/Si界面に生じる種々の欠陥，例
えば，転移，積層欠陥，微小双晶，逆位相領域等の抑止
ないし制御を経て，達成されたものである。
えば，転移，積層欠陥，微小双晶，逆位相領域等の抑止
ないし制御を経て，達成されたものである。
このための手段としては，アニーリング，微傾斜面方
位の基板，超格子バッファ層等がある。
位の基板，超格子バッファ層等がある。
GaAs on Si技術そのものの説明はこの程度にして，次
に,HBTにこの材料を採用する意義について述べる。
に,HBTにこの材料を採用する意義について述べる。
GaAsは熱伝導率の低い材料として知られている。室温
で46W/m・Ｋである。この技術が採用されるまでは，半
絶縁性GaAs基板の上にエピタキシャル層が形成されてい
た。これに対して，熱伝導率が約３倍高い145W/m・Ｋの
Si基板を採用する利点は非常に大きい。
で46W/m・Ｋである。この技術が採用されるまでは，半
絶縁性GaAs基板の上にエピタキシャル層が形成されてい
た。これに対して，熱伝導率が約３倍高い145W/m・Ｋの
Si基板を採用する利点は非常に大きい。
即ち,500〜600℃までは一般に物体からの熱放射率は
低いので，室温を少し上回る温度領域では，熱放散は専
ら伝導で行われる。よって，約３倍熱伝導率の高いSi基
板を用いれば，エピタキシャル層での，動作状態での温
度上昇は，極めて軽減される。
低いので，室温を少し上回る温度領域では，熱放散は専
ら伝導で行われる。よって，約３倍熱伝導率の高いSi基
板を用いれば，エピタキシャル層での，動作状態での温
度上昇は，極めて軽減される。
前記の説明の如く,Si基板の上にGaAsエピタキシャル
層を成長し，更にAlGaAs/GaAs構造のHBTを形成すれば，
回路動作時に主にコレクタ接合で発生する熱が速やかに
下層のSi基板に伝達されて，接合部に熱が蓄積し難くな
る。
層を成長し，更にAlGaAs/GaAs構造のHBTを形成すれば，
回路動作時に主にコレクタ接合で発生する熱が速やかに
下層のSi基板に伝達されて，接合部に熱が蓄積し難くな
る。
よって,Si基板に適切なヒート・シンクを付設してお
けば,HBT回路の高密度実装が可能となる。
けば,HBT回路の高密度実装が可能となる。
しかし,AlGaAs/GaAs HBTの接合部から下方のSi基板に
は，熱放散が速やかに行われるが，接合部から横方向に
は同一材料のAlGaAs/GaAsであるので，回路の実装密度
が高くなればなる程，熱伝導率の低い同一材料で発熱す
る接合部を取り巻く構造を採用していることは，欠点と
なる。
は，熱放散が速やかに行われるが，接合部から横方向に
は同一材料のAlGaAs/GaAsであるので，回路の実装密度
が高くなればなる程，熱伝導率の低い同一材料で発熱す
る接合部を取り巻く構造を採用していることは，欠点と
なる。
このため，本発明は，大規模集積回路の動作時の発熱
が速やかに放散されるようなHBT構造の半導体装置の開
発を目的として，提供されるものである。大規模集積回
路の動作時の発熱が速やかに放散されるようなHBT構造
の半導体装置の開発を目的として，提供されるものであ
る。
が速やかに放散されるようなHBT構造の半導体装置の開
発を目的として，提供されるものである。大規模集積回
路の動作時の発熱が速やかに放散されるようなHBT構造
の半導体装置の開発を目的として，提供されるものであ
る。
第１図は本発明の原理説明図である。
図において,1はSi基板,2は絶縁膜,3は凹部,4はヘテロ
エピタキシャル層,5は多結晶,6はHBT構造である。
エピタキシャル層,5は多結晶,6はHBT構造である。
Si基板にエッチング法でパターニングして，凹部を形
成して，凹部内にAlGaAs/GaAs等の化合物半導体による
ヘテロ構造のHBTを配置する。
成して，凹部内にAlGaAs/GaAs等の化合物半導体による
ヘテロ構造のHBTを配置する。
このために，第１図（ａ）に示すように,Si基板１に
二酸化シリコン（SiO2）等の絶縁膜２でマスクをして，
第１図（ｂ）に示すように，湿式ないし乾式のエッチン
グを行って,Si基板１の表面に凹部３を設ける。
二酸化シリコン（SiO2）等の絶縁膜２でマスクをして，
第１図（ｂ）に示すように，湿式ないし乾式のエッチン
グを行って,Si基板１の表面に凹部３を設ける。
次に，第１図（ｃ）に示すように，分子線結晶成長法
（MBE法），有機金属気相成長法（MOCVD法），或いは原
子層気相成長法（ALE法）によって，凹部３内に化合物
半導体のヘテロ・エピタキシャル層４を成長する。
（MBE法），有機金属気相成長法（MOCVD法），或いは原
子層気相成長法（ALE法）によって，凹部３内に化合物
半導体のヘテロ・エピタキシャル層４を成長する。
この間，マスクした絶縁薄膜上には，特にMBE法によ
る成長では化合物半導体の多結晶５が積層するが，不要
なのでエッチング除去すれば良い。
る成長では化合物半導体の多結晶５が積層するが，不要
なのでエッチング除去すれば良い。
続いて，第１図（ｄ）に示すように，ヘテロエピタキ
シャル層４内に，イオン注入，エッチングおよび，電極
形成等の通常のHBT形成工程を付加して，少なくともコ
レクタ層，ベース層，及びベース層よりバンドギャップ
の大きいエミッタ層を順次積層した半導体層構造，所
謂,HBT構造６を形成する。
シャル層４内に，イオン注入，エッチングおよび，電極
形成等の通常のHBT形成工程を付加して，少なくともコ
レクタ層，ベース層，及びベース層よりバンドギャップ
の大きいエミッタ層を順次積層した半導体層構造，所
謂,HBT構造６を形成する。
Si基板１の凹部３に選択的にHBT構造６を形成したの
で，接合部で発生した熱は，下方だけでなく，横方向の
Si基板１に伝導して放散される。
で，接合部で発生した熱は，下方だけでなく，横方向の
Si基板１に伝導して放散される。
Si材料はAlGaAs/GaAs等のHBT材料よりも熱伝導率が高
いので，この構造は，高密度実装すれば一層良好な結果
をもたらす。
いので，この構造は，高密度実装すれば一層良好な結果
をもたらす。
第２図は本発明の化合物半導体ヘテロエピタキシャル
選択成長層の工程順模式断面図，又，第３図はHBT構造
形式の一実施例の工程順模式断面図である。
選択成長層の工程順模式断面図，又，第３図はHBT構造
形式の一実施例の工程順模式断面図である。
第２図において,7はSi基板,8はSiO2膜,9は凹部に形成
した一般的な化合物半導体の選択成長層の形状,10は高
抵抗層である。
した一般的な化合物半導体の選択成長層の形状,10は高
抵抗層である。
先ず，本発明の構造は，結晶成長法と深く関わりがあ
るので,Si基板の凹部パターン内にHBT構造を如何に配置
するかを，結晶成長法と関係付けながら，詳細にのべ
る。
るので,Si基板の凹部パターン内にHBT構造を如何に配置
するかを，結晶成長法と関係付けながら，詳細にのべ
る。
｛100｝面方位のSi基板を用意する。面方位をジャス
トにするか，オフ・アングルを設けるかについては，周
囲の技術があり（例えば２度オフが用いられることが多
い），本発明の骨子とは関わりのない部分であるから，
この点や,GaAs/Si界面などGaAs On Si成長技術そのもの
に関することは，ここでは述べない。
トにするか，オフ・アングルを設けるかについては，周
囲の技術があり（例えば２度オフが用いられることが多
い），本発明の骨子とは関わりのない部分であるから，
この点や,GaAs/Si界面などGaAs On Si成長技術そのもの
に関することは，ここでは述べない。
Si基板に，湿式あるいは乾式エッチング法で，凹部パ
ターンを形成する。このメサ・パターンは個々のHBT単
体を各々設ける方が良い。だから,HBT単体の大きさは様
々であるが，例えば，パターン寸法はHBT自体の寸法よ
りもやや大きくして〜数μ角程度が目安である。凹部パ
ターンの深さは,HBT構造のを含むヘテロ・エピタキシャ
ル層の厚さをバッファ層厚も加えた数値程度にする。通
常は２〜３μである。
ターンを形成する。このメサ・パターンは個々のHBT単
体を各々設ける方が良い。だから,HBT単体の大きさは様
々であるが，例えば，パターン寸法はHBT自体の寸法よ
りもやや大きくして〜数μ角程度が目安である。凹部パ
ターンの深さは,HBT構造のを含むヘテロ・エピタキシャ
ル層の厚さをバッファ層厚も加えた数値程度にする。通
常は２〜３μである。
凹部の底面の面方位は，特に理由があって指定する以
外は基板の面方位と同じく｛100｝で良い。しかし，凹
部周囲の側部は，垂直面になるか，斜面になるかは，エ
ッチング工程におけるプロセス依存性が強いので，一概
には言えない。一般的には｛100｝や｛110｝などのよう
な低指数面が鮮明には現れないと考えた方が良い。
外は基板の面方位と同じく｛100｝で良い。しかし，凹
部周囲の側部は，垂直面になるか，斜面になるかは，エ
ッチング工程におけるプロセス依存性が強いので，一概
には言えない。一般的には｛100｝や｛110｝などのよう
な低指数面が鮮明には現れないと考えた方が良い。
さて,Si基板７に対する凹部のパターニングはフォト
リソグラフィを用いるが，第２図（ａ）に示すように,S
iO2膜８等の絶縁薄膜によりマスクを設けておく。
リソグラフィを用いるが，第２図（ａ）に示すように,S
iO2膜８等の絶縁薄膜によりマスクを設けておく。
次に，通常の前処理を行った後，化合物半導体のヘテ
ロエピタキシャル選択成長層９の結晶成長を行う。
ロエピタキシャル選択成長層９の結晶成長を行う。
ここで，適用した結晶成長の方法をMBE法,MOCVD,ALE
法に分類して述べる。
法に分類して述べる。
凹部の底面は３種のどの方法で成長しても，基本的に
は違いがない。方法で変化が見られるのは，斜面ないし
側面である。
は違いがない。方法で変化が見られるのは，斜面ないし
側面である。
MBE法では，此処で個々のファセットが現れる。MOCVD
法では，此処で現れるファセットは単純化される。一
方,ALE法では，此処でファセットは現れず，底面と同様
なエピタキシャル層が斜面ないし側面にも形成される。
法では，此処で現れるファセットは単純化される。一
方,ALE法では，此処でファセットは現れず，底面と同様
なエピタキシャル層が斜面ないし側面にも形成される。
本発明においては，凹部の中央部のみをHBT構造に積
極的に利用して，凹部の側面および底面は，第２図
（ｂ）及び（ｃ）に示すように，概ね高抵抗層10の領域
を形成し，能動領域としては用いない。
極的に利用して，凹部の側面および底面は，第２図
（ｂ）及び（ｃ）に示すように，概ね高抵抗層10の領域
を形成し，能動領域としては用いない。
尤も,ALE法による斜面ないし側面の層は，積極的な利
用を考えることができるものである。
用を考えることができるものである。
次に，本発明によるHBT形成の一実施例について，第
３図により説明する。
３図により説明する。
第３図において,11はSi基板,12はSiO2膜,13は凹部,14
はバッファ層,15は高抵抗層,16は活性層,17はサブコレ
クタ層,18はコレクタ層,19はベース層,20はエミッタ層,
21はキャップ層,22はWSi膜,23はp+外部ベース領域,24は
エミッタ電極,25はベース電極,26はコレクタ電極であ
る。
はバッファ層,15は高抵抗層,16は活性層,17はサブコレ
クタ層,18はコレクタ層,19はベース層,20はエミッタ層,
21はキャップ層,22はWSi膜,23はp+外部ベース領域,24は
エミッタ電極,25はベース電極,26はコレクタ電極であ
る。
先ず,Si基板11上にSiO2膜12を形成し，第３図（ａ）
に示すように,SiO3膜をパターニングした後,SiO2膜をマ
スクとしてSi表面をエッチングしてHBT構造を形成する
ための凹部13を設ける。
に示すように,SiO3膜をパターニングした後,SiO2膜をマ
スクとしてSi表面をエッチングしてHBT構造を形成する
ための凹部13を設ける。
次に,MBE法,MOCVD法,ALE法等を用いて,Si基板11の凹
部13内に，化合物半導体のヘテロエピタキシャル層を順
次積層していく。
部13内に，化合物半導体のヘテロエピタキシャル層を順
次積層していく。
先ず，第３図（ｂ）に示すように，エピタキシャル層
の結晶性を良くするために，バッフア層14としてGaAsを
約１μの厚さに成長する。
の結晶性を良くするために，バッフア層14としてGaAsを
約１μの厚さに成長する。
ただし,HBT構造を有するエピタキシャル層とSi基板の
間に設けるバッファ層14には，高抵抗化に関して工夫を
施した法が良い。
間に設けるバッファ層14には，高抵抗化に関して工夫を
施した法が良い。
方法は，第３図（ｃ）に示すようにGaAsバッファ層14
の中に，高抵抗層15を形成するために，クローム（Cr）
などのドーパントをイオン注入法などで含有せしめる。
或いは，酸イオンの注入も有効な方法である。又,GaAs
バッファ層14の上に不純物無添加のAlGaAs層を成長する
と，この層は高抵抗であるから，これを利用する方法も
ある。
の中に，高抵抗層15を形成するために，クローム（Cr）
などのドーパントをイオン注入法などで含有せしめる。
或いは，酸イオンの注入も有効な方法である。又,GaAs
バッファ層14の上に不純物無添加のAlGaAs層を成長する
と，この層は高抵抗であるから，これを利用する方法も
ある。
続いて,AlGaAs/GaAs系の活性層16を高抵抗層15の上に
積層する。
積層する。
活性層16は通常のサブコレクタ層17,コレクタ層18,ベ
ース層19,エミッタ層20,キャップ層21よりなり，これら
の層をを順番に積めば良い。
ース層19,エミッタ層20,キャップ層21よりなり，これら
の層をを順番に積めば良い。
AlGaAs/GaAs系においては，下層より順番にｎ＋GaAs,
n型GaAs,p＋型AlGaAs（グレード層）,n型AlGaAs,n＋型G
aAsないしInGaAsである。
n型GaAs,p＋型AlGaAs（グレード層）,n型AlGaAs,n＋型G
aAsないしInGaAsである。
各層の厚さについては，通常のHBTの構造で，以下の
ように作成した。
ように作成した。
サブコレクタ層が5,000Å，コレクタ層が4,000Å，ベ
ース層が500Å，エミッタ層が3,000Å，キャップ層が50
0Åである。
ース層が500Å，エミッタ層が3,000Å，キャップ層が50
0Åである。
更に，第３図（ｅ）に示すように,HBTの構造を形成し
た上は，凹部の斜面や側面の結晶性の悪さが原因で，通
電のリークがあっては良くないので，これらの領域を電
気的に不活性化しておく。即ち，水素，ヘリウム，酸
素，或いは他の不活性イオンなどをイオン注入する。
た上は，凹部の斜面や側面の結晶性の悪さが原因で，通
電のリークがあっては良くないので，これらの領域を電
気的に不活性化しておく。即ち，水素，ヘリウム，酸
素，或いは他の不活性イオンなどをイオン注入する。
マスクに用いたSiO2などの絶縁薄膜上には，成長法の
種類によって結果が異なる。MBE法では，多結晶が積層
する。MOCVD法やALE法では，何も積層しない。
種類によって結果が異なる。MBE法では，多結晶が積層
する。MOCVD法やALE法では，何も積層しない。
尚，多結晶はエッチングによって優先的に除去するこ
とができる。又，マスクの絶縁薄膜上では，そのまま回
路の配線を敷設して利用することができる。
とができる。又，マスクの絶縁薄膜上では，そのまま回
路の配線を敷設して利用することができる。
次に，第３図（ｆ）に上記工程迄のSi基板の凹部内の
構造を拡大して示す。
構造を拡大して示す。
続いて，第３図（ｇ）に示すように,W Si膜22をパタ
ーニングして，イオン注入法により,p+外部ベース領域2
3を形成する。
ーニングして，イオン注入法により,p+外部ベース領域2
3を形成する。
更に，第３図（ｈ）に示すように，通常とHBT製作工
程によりWSiのエミッター電極24,Cr/Auのベース電極25,
Au・Ge合金のコレクタ電極26を形成して,Si基板11の凹
部13の内にHBT構造を形成する。
程によりWSiのエミッター電極24,Cr/Auのベース電極25,
Au・Ge合金のコレクタ電極26を形成して,Si基板11の凹
部13の内にHBT構造を形成する。
HBT構造がSi基板の凹部に形成されているため，横方
向も熱伝導性の良いSiであり，熱放散が良くなるので,H
BT集積回路の高密度化を達成することができる。
向も熱伝導性の良いSiであり，熱放散が良くなるので,H
BT集積回路の高密度化を達成することができる。
【図面の簡単な説明】 第１図は本発明の原理説明図， 第２図は本発明の化合物半導体ヘテロエピタキシャル選
択成長層の工程順模式断面図， 第３図は本発明の一実施例の工程順模式断面図， 第４図は従来構造の説明図 である。 図において， １はSi基板,2は絶縁膜， ３は凹部， ４はヘテロエピタキシャル層， ５は多結晶,6はHBT構造， ７はSi基板,8はSiO2膜， ９は選択成長層,10は高抵抗層， 11はSi基板,12はSiO2膜， 13は凹部,14はバッファ層， 15は高抵抗層,16は活性層， 17はサブコレクタ層,18はコレクタ層， 19はベース層,20はエミッタ層， 21はキャップ層,22はWSi膜， 23はp+外部ベース領域， 24はエミッタ電極,25はベース電極， 26はコレクタ電極 である。
択成長層の工程順模式断面図， 第３図は本発明の一実施例の工程順模式断面図， 第４図は従来構造の説明図 である。 図において， １はSi基板,2は絶縁膜， ３は凹部， ４はヘテロエピタキシャル層， ５は多結晶,6はHBT構造， ７はSi基板,8はSiO2膜， ９は選択成長層,10は高抵抗層， 11はSi基板,12はSiO2膜， 13は凹部,14はバッファ層， 15は高抵抗層,16は活性層， 17はサブコレクタ層,18はコレクタ層， 19はベース層,20はエミッタ層， 21はキャップ層,22はWSi膜， 23はp+外部ベース領域， 24はエミッタ電極,25はベース電極， 26はコレクタ電極 である。
Claims (1)
- 【請求項１】シリコン基板（１）の表面に形成された凹
部（３）と、該凹部（３）内に、コレクタ層、ベース
層、及び該ベース層よりバンドギャップの大きいエミッ
タ層を順次積層し、それぞれが有極性半導体からなる半
導体層構造（６）とを有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056917A JP2767601B2 (ja) | 1989-03-09 | 1989-03-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056917A JP2767601B2 (ja) | 1989-03-09 | 1989-03-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02237035A JPH02237035A (ja) | 1990-09-19 |
| JP2767601B2 true JP2767601B2 (ja) | 1998-06-18 |
Family
ID=13040834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056917A Expired - Lifetime JP2767601B2 (ja) | 1989-03-09 | 1989-03-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767601B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100499522B1 (ko) * | 2001-11-03 | 2005-07-07 | 조신호 | 초고속 반도체 광전도 스위칭 장치 |
| JP4883547B2 (ja) * | 2003-04-28 | 2012-02-22 | 住友化学株式会社 | 化合物半導体エピタキシャル基板 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63211674A (ja) * | 1987-02-26 | 1988-09-02 | Nec Corp | トランジスタ |
| JPS6421961A (en) * | 1987-07-16 | 1989-01-25 | Nec Corp | Transistor |
-
1989
- 1989-03-09 JP JP1056917A patent/JP2767601B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02237035A (ja) | 1990-09-19 |
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