JP2750171B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、スタック型メモリセルを有するDRAM（Dy
namic Random Access Memory）ICのコンタクト寸法を微
細に加工できるようにした半導体装置の製造方法に関す
るものである。
namic Random Access Memory）ICのコンタクト寸法を微
細に加工できるようにした半導体装置の製造方法に関す
るものである。
（従来の技術） 基板Si表面上にセルキャパシタを形成するいわゆるプ
レーナ型DRAMの微細化は面積上の制約から高集積化に適
さず、1M DRAM以降はスタック、またはトレンチ型のい
わゆる三次元構造のセルが精力的に開発されてきた。
レーナ型DRAMの微細化は面積上の制約から高集積化に適
さず、1M DRAM以降はスタック、またはトレンチ型のい
わゆる三次元構造のセルが精力的に開発されてきた。
これらの開発の中でも、スタックトキャパシタセルは
製造上の容易性から広く使用されているが、今後の微細
化のためには、さらに容量の増加が必須とされている。
製造上の容易性から広く使用されているが、今後の微細
化のためには、さらに容量の増加が必須とされている。
第２図は代表的なスタックトキャパシタのセル断面構
造を示している。この第２図の101は半導体Si基板（以
下、Si基板という）、102,103はそれぞれこのSi基板101
と反対の導電性を有する拡散層、104はトランスファ電
極、105は薄いゲート絶縁膜、106は分離のための厚いフ
ィールド酸化膜である。
造を示している。この第２図の101は半導体Si基板（以
下、Si基板という）、102,103はそれぞれこのSi基板101
と反対の導電性を有する拡散層、104はトランスファ電
極、105は薄いゲート絶縁膜、106は分離のための厚いフ
ィールド酸化膜である。
これらのフィールド酸化膜106、拡散層102,103および
トランスファ電極104上を覆うように、全面に絶縁膜110
が形成されており、拡散層102上の絶縁膜110に開孔して
コンタクト部109が形成されている。
トランスファ電極104上を覆うように、全面に絶縁膜110
が形成されており、拡散層102上の絶縁膜110に開孔して
コンタクト部109が形成されている。
このコンタクト部109を介して多結晶Si膜を堆積させ
て、キャパシタ下部電極108が形成されており、このキ
ャパシタ下部電極108は拡散層102に導通している。
て、キャパシタ下部電極108が形成されており、このキ
ャパシタ下部電極108は拡散層102に導通している。
キャパシタ下部電極108上には、容量となる薄い絶縁
膜112が形成されている。この絶縁膜112は通常酸化膜、
窒化膜の複合膜が用いられる。
膜112が形成されている。この絶縁膜112は通常酸化膜、
窒化膜の複合膜が用いられる。
この絶縁膜112上には、キャパシタ上部電極113が多結
晶Si膜により形成されている。
晶Si膜により形成されている。
このキャパシタ上部電極113上には、メタル配線との
絶縁分離を行う絶縁層114が堆積されている。この絶縁
層114は通常ボロン、リンなどを不純物として含む酸化
膜が用いられる。
絶縁分離を行う絶縁層114が堆積されている。この絶縁
層114は通常ボロン、リンなどを不純物として含む酸化
膜が用いられる。
絶縁膜114の形成後、拡散層103上の絶縁膜110と114に
コンタクト部116を形成し、このコンタクト部116を通し
て、メタル配線115を形成し、拡散層103と導通させてい
る。このメタル配線115はビット線なるものである。
コンタクト部116を形成し、このコンタクト部116を通し
て、メタル配線115を形成し、拡散層103と導通させてい
る。このメタル配線115はビット線なるものである。
（発明が解決しようとする課題） しかしながら、上記構成のスタックトキャパシタセル
では、微細化した場合、メモリセル部分でSi基板101と
メタル配線115との導通を図るコンタクト部116の面積も
小さくなり、特にスタック構造の場合、段差構造が急峻
となるため、コンタクト部分でのメタル配線被覆性の低
下、固相エピタキシャルによるコンタクト抵抗の増大な
ど信頼性上の課題が懸念される。
では、微細化した場合、メモリセル部分でSi基板101と
メタル配線115との導通を図るコンタクト部116の面積も
小さくなり、特にスタック構造の場合、段差構造が急峻
となるため、コンタクト部分でのメタル配線被覆性の低
下、固相エピタキシャルによるコンタクト抵抗の増大な
ど信頼性上の課題が懸念される。
この発明は前記従来技術が持っている問題点のうち、
ビットラインとなるメタル配線のコンタクト部における
信頼性が低下する点について解決した半導体装置の製造
方法を提供するものである。
ビットラインとなるメタル配線のコンタクト部における
信頼性が低下する点について解決した半導体装置の製造
方法を提供するものである。
（課題を解決するための手段） この発明は前記問題点を解決するために、半導体装置
の製造方法において、半導体基板上にトランスファゲー
トを形成した後、酸化膜、多結晶Si膜、窒化膜および酸
化膜からなる多層膜を形成してメモリセル領域とビット
線コンタクト領域を半導体基板が露出するまで開孔部を
形成する工程と、全面に多結晶Si膜を堆積させてメモリ
セル領域とビット線コンタクト領域とにパターン化して
絶縁膜を介して配線パターンを形成する工程とを導入し
たものである。
の製造方法において、半導体基板上にトランスファゲー
トを形成した後、酸化膜、多結晶Si膜、窒化膜および酸
化膜からなる多層膜を形成してメモリセル領域とビット
線コンタクト領域を半導体基板が露出するまで開孔部を
形成する工程と、全面に多結晶Si膜を堆積させてメモリ
セル領域とビット線コンタクト領域とにパターン化して
絶縁膜を介して配線パターンを形成する工程とを導入し
たものである。
（作 用） この発明によれば、半導体装置の製造方法において、
以上のような工程を導入したので、半導体基板上のメモ
リセル領域とビット線コンタクト領域に多層膜を開孔し
て半導体基板の表面を露出させ、若干の酸化を行って、
多結晶Siの露出部を厚く酸化させ、窒化膜上の酸化膜と
半導体基板上の酸化膜を除去した後、開孔部を含む全面
に多結晶Si膜を生成し、この多結晶Si膜をセル領域とビ
ット線上コンタクトパッド領域に分けてパターン形成
し、さらに絶縁膜を形成した後、この絶縁膜を開孔して
ビット線上コンタクトパッド領域の多結晶Si膜に導通す
るように開孔部を形成し、この開孔部を介してAlを主体
とする配線パターンを形成すると、この配線パターンは
多結晶Si膜を通してビット線となる半導体基板と導通す
る。したがって、前記問題点が除去できる。
以上のような工程を導入したので、半導体基板上のメモ
リセル領域とビット線コンタクト領域に多層膜を開孔し
て半導体基板の表面を露出させ、若干の酸化を行って、
多結晶Siの露出部を厚く酸化させ、窒化膜上の酸化膜と
半導体基板上の酸化膜を除去した後、開孔部を含む全面
に多結晶Si膜を生成し、この多結晶Si膜をセル領域とビ
ット線上コンタクトパッド領域に分けてパターン形成
し、さらに絶縁膜を形成した後、この絶縁膜を開孔して
ビット線上コンタクトパッド領域の多結晶Si膜に導通す
るように開孔部を形成し、この開孔部を介してAlを主体
とする配線パターンを形成すると、この配線パターンは
多結晶Si膜を通してビット線となる半導体基板と導通す
る。したがって、前記問題点が除去できる。
（実施例） 以下、この発明の半導体装置の製造方法の実施例につ
いて図面に基づき説明する。第１図（ａ）ないし第１図
（ｈ）はその一実施例の工程断面図である。
いて図面に基づき説明する。第１図（ａ）ないし第１図
（ｈ）はその一実施例の工程断面図である。
まず、第１図（ａ）はDRAMのメモリセルにおいて、ト
ランスファゲートが形成された直後の断面が示されてい
る この第１図（ａ）において、半導体基板としての半導
体Si基板１（以下、Si基板という）上に厚いフィールド
酸化膜２および薄いゲート絶縁膜４上にゲート電極３を
形成し、このゲート電極３をマスクにして、Si基板１上
に不純物を注入して、このSi基板１とは反対の導電型を
有する拡散層5,6を形成する。
ランスファゲートが形成された直後の断面が示されてい
る この第１図（ａ）において、半導体基板としての半導
体Si基板１（以下、Si基板という）上に厚いフィールド
酸化膜２および薄いゲート絶縁膜４上にゲート電極３を
形成し、このゲート電極３をマスクにして、Si基板１上
に不純物を注入して、このSi基板１とは反対の導電型を
有する拡散層5,6を形成する。
この後、第１図（ｂ）に示すように、全面に酸化膜
７、多結晶Si膜８、窒化膜９、酸化膜10を順次連続的に
生成する。
７、多結晶Si膜８、窒化膜９、酸化膜10を順次連続的に
生成する。
次に、第１図（ｃ）に示すように、公知のホトリソ技
術により、これらの酸化膜７、多結晶Si膜８、窒化膜
９、酸化膜10からなる多層膜を拡散層5,6の表面が露出
するまで開孔部11,12を形成する。
術により、これらの酸化膜７、多結晶Si膜８、窒化膜
９、酸化膜10からなる多層膜を拡散層5,6の表面が露出
するまで開孔部11,12を形成する。
次に、第１図（ｄ）に示すように、酸化処理を施こす
ことにより、Si基板１上、すなわち、拡散層5,6の上に
薄い酸化膜14,16を形成する。また、このとき、多結晶S
i膜８の露出した側壁部には、酸化速度の差を利用し
て、厚い酸化膜13,15,17,18が形成される。
ことにより、Si基板１上、すなわち、拡散層5,6の上に
薄い酸化膜14,16を形成する。また、このとき、多結晶S
i膜８の露出した側壁部には、酸化速度の差を利用し
て、厚い酸化膜13,15,17,18が形成される。
また、第１図（ｅ）に示すように、最上層の酸化膜10
およびSi基板１上の酸化膜14,16を全面除去することに
より、最上層の酸化膜10とのエッチング選択比の大きい
窒化物23,24,25およびSi基板１の表面20,21が露出す
る。
およびSi基板１上の酸化膜14,16を全面除去することに
より、最上層の酸化膜10とのエッチング選択比の大きい
窒化物23,24,25およびSi基板１の表面20,21が露出す
る。
次に、第１図（ｆ）に示すように、全面に多結晶Si膜
26を堆積させ、Si基板１とのオーミック性を得るため全
面にイオン注入法により、Ｎ型になるようにイオン種を
打ち込む。
26を堆積させ、Si基板１とのオーミック性を得るため全
面にイオン注入法により、Ｎ型になるようにイオン種を
打ち込む。
このイオン打込み法により、拡散層5,6には、第１図
（ｆ）のごとく、拡散層27,28が形成される。
（ｆ）のごとく、拡散層27,28が形成される。
次に第１図（ｇ）に示すように、公知のホトリソエッ
チング法により、多結晶Si膜26のパターニングを行い、
キャパシタ領域30とビット線上コンタクトパッド領域31
を形成する。
チング法により、多結晶Si膜26のパターニングを行い、
キャパシタ領域30とビット線上コンタクトパッド領域31
を形成する。
次に、第１図（ｈ）に示すように、全面に絶縁膜41を
形成した後、ビット線上コンタクトパッド形成領域31の
部分に開孔部42を形成する。
形成した後、ビット線上コンタクトパッド形成領域31の
部分に開孔部42を形成する。
次に、Alを主体とする配線パターン40を形成する。こ
の配線パターン40は開孔部42を通して、ビット線上コン
タクトパッド領域31とコンタクトする。かくして、スタ
ック型メモリセルを有するDRAM構造が得られる。
の配線パターン40は開孔部42を通して、ビット線上コン
タクトパッド領域31とコンタクトする。かくして、スタ
ック型メモリセルを有するDRAM構造が得られる。
すなわち、従来、セル領域では、下層多結晶SiとSi基
板と接触させキャパシタを形成させていたのに対して、
この発明では、上層の多結晶Si26をSi基板１と接触さ
せ、キャパシタを作成するため、ビット線上コンタクト
パッド領域31となる部分に多結晶Si膜26を残存させるこ
とが可能となり、固相エピタキシャルに起因する抵抗の
増大、配線の段差被覆性に起因する信頼性低下を考慮す
ることなく、コンタクト寸法を微細化することが可能と
なるとともに、一層目の多結晶Si膜８をパターニングし
ないため、配線を含め平滑化が出来る。
板と接触させキャパシタを形成させていたのに対して、
この発明では、上層の多結晶Si26をSi基板１と接触さ
せ、キャパシタを作成するため、ビット線上コンタクト
パッド領域31となる部分に多結晶Si膜26を残存させるこ
とが可能となり、固相エピタキシャルに起因する抵抗の
増大、配線の段差被覆性に起因する信頼性低下を考慮す
ることなく、コンタクト寸法を微細化することが可能と
なるとともに、一層目の多結晶Si膜８をパターニングし
ないため、配線を含め平滑化が出来る。
（発明の効果） 以上、詳細に説明したように、この発明によれば、ビ
ット線形成領域に酸化膜、多結晶Si膜、窒化膜、酸化膜
からなる多層膜を形成した後、半導体基板が露出する開
孔部を形成し、この開孔部を含む全面に多結晶Si膜を生
成し、この多結晶Si膜をセル領域とビット線上コンタク
トパッド領域とに分けてパターン化し、ビット線上コン
タクトパッド領域に絶縁膜を介して配線パターンを形成
するようにしたので、コンタクト寸法の微細化と配線を
含め、平坦化が可能となる利点がある。
ット線形成領域に酸化膜、多結晶Si膜、窒化膜、酸化膜
からなる多層膜を形成した後、半導体基板が露出する開
孔部を形成し、この開孔部を含む全面に多結晶Si膜を生
成し、この多結晶Si膜をセル領域とビット線上コンタク
トパッド領域とに分けてパターン化し、ビット線上コン
タクトパッド領域に絶縁膜を介して配線パターンを形成
するようにしたので、コンタクト寸法の微細化と配線を
含め、平坦化が可能となる利点がある。
第１図（ａ）ないし第１図（ｈ）はこの発明の半導体装
置の製造方法の一実施例の工程断面図、第２図は従来の
スタックトキャパシタセルの断面図である。 １……Si基板、３……ゲート電極、5,6,27,28……拡散
層、7,10,13〜18……酸化膜、8,26……多結晶Si膜、9,2
3〜25……窒化膜、11,12,42……開孔部、30……キャパ
シタ領域、31……ビット線上コンタクトパッド領域、40
……配線パターン。
置の製造方法の一実施例の工程断面図、第２図は従来の
スタックトキャパシタセルの断面図である。 １……Si基板、３……ゲート電極、5,6,27,28……拡散
層、7,10,13〜18……酸化膜、8,26……多結晶Si膜、9,2
3〜25……窒化膜、11,12,42……開孔部、30……キャパ
シタ領域、31……ビット線上コンタクトパッド領域、40
……配線パターン。
Claims (1)
- 【請求項１】（ａ）半導体基板上にトランスファゲート
を作成した後、酸化膜、多結晶Si膜、窒化膜、酸化膜か
らなる多層膜を形成してこの多層膜を貫通し、セル部分
とビット線部分に上記半導体基板に達する開孔部を形成
する工程と、 （ｂ）上記開孔部の側面に露出した上記多結晶Si膜およ
び上記半導体基板の表面を酸化する工程と、 （ｃ）上記窒化膜を露出し、かつ上記半導体基板の表面
が露出するように酸化膜を除去した後に上記半導体基板
表面を含む全面に多結晶Si膜を堆積する工程と、 （ｄ）ビット線の上記開孔部を含む上記多結晶Si膜およ
びメモリセルを含む上記多結晶Si膜をパターン化して分
離した後に、絶縁膜を全面に形成する工程と、 （ｅ）上記ビット線上に形成された上記多結晶Si膜に導
通するように前記絶縁膜を開孔して配線を形成する工程
と、 よりなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1259923A JP2750171B2 (ja) | 1989-10-06 | 1989-10-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1259923A JP2750171B2 (ja) | 1989-10-06 | 1989-10-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03123073A JPH03123073A (ja) | 1991-05-24 |
| JP2750171B2 true JP2750171B2 (ja) | 1998-05-13 |
Family
ID=17340808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1259923A Expired - Fee Related JP2750171B2 (ja) | 1989-10-06 | 1989-10-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2750171B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960011653B1 (ko) * | 1993-04-16 | 1996-08-24 | 현대전자산업 주식회사 | 디램 셀 및 그 제조방법 |
-
1989
- 1989-10-06 JP JP1259923A patent/JP2750171B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03123073A (ja) | 1991-05-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |