JP2722567B2 - テスト選択回路 - Google Patents
テスト選択回路Info
- Publication number
- JP2722567B2 JP2722567B2 JP63303170A JP30317088A JP2722567B2 JP 2722567 B2 JP2722567 B2 JP 2722567B2 JP 63303170 A JP63303170 A JP 63303170A JP 30317088 A JP30317088 A JP 30317088A JP 2722567 B2 JP2722567 B2 JP 2722567B2
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- Japan
- Prior art keywords
- circuit
- output
- signal
- lsi
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- Tests Of Electronic Circuits (AREA)
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- Testing Of Individual Semiconductor Devices (AREA)
Description
【発明の詳細な説明】 技術分野 本発明はテスト選択回路に関し、特にLSI（Large Sca
le Integrated Circuit）の内部のテストを行うための
テスト選択回路に関する。
le Integrated Circuit）の内部のテストを行うための
テスト選択回路に関する。
従来技術 一般に、LSI等の集積回路においては実使用状態でそ
の内部の信号波形を外部に取出して各種測定器により評
価を行うことが望ましい。従来、そのようなLSIの評価
を行う場合、LSI内部に予め選択回路（セレクタ）等を
設け、さらに複数の観測点からの信号をその入力側に接
続しておき、LSI外部から選択制御のための制御信号を
入力して必要な観測点信号を択一的に外部に取出してい
た。
の内部の信号波形を外部に取出して各種測定器により評
価を行うことが望ましい。従来、そのようなLSIの評価
を行う場合、LSI内部に予め選択回路（セレクタ）等を
設け、さらに複数の観測点からの信号をその入力側に接
続しておき、LSI外部から選択制御のための制御信号を
入力して必要な観測点信号を択一的に外部に取出してい
た。
しかし、上述した従来のテスト方式では制御信号を入
力するための専用の入力端子を新たにLSIに設けなけれ
ばならず、高集積化が要請されている今日においては得
策ではないという欠点があった。
力するための専用の入力端子を新たにLSIに設けなけれ
ばならず、高集積化が要請されている今日においては得
策ではないという欠点があった。
発明の目的 本発明の目的は、制御信号を入力するための専用の入
力端子を新たに設けずに所望の観測点の信号を取出すこ
とができるテスト選択回路を提供することである。
力端子を新たに設けずに所望の観測点の信号を取出すこ
とができるテスト選択回路を提供することである。
発明の構成 本発明によるテスト選択回路は、選択制御信号に応じ
て集積回路内部各部の信号を択一的に外部に出力する選
択回路を含む集積回路内に設けられ、前記選択制御信号
を送出するテスト選択回路であって、複数のフリップフ
ロップにより構成され、前記集積回路内の各部のリセッ
ト用のリセット信号の有効期間中前記集積回路の動作用
のクロック信号に応答してシフト動作を行うシフト回路
を有し、前記リセット信号の有効期間の終了タイミング
時の前記フリップフロップの各出力を選択制御信号とし
たことを特徴とする。
て集積回路内部各部の信号を択一的に外部に出力する選
択回路を含む集積回路内に設けられ、前記選択制御信号
を送出するテスト選択回路であって、複数のフリップフ
ロップにより構成され、前記集積回路内の各部のリセッ
ト用のリセット信号の有効期間中前記集積回路の動作用
のクロック信号に応答してシフト動作を行うシフト回路
を有し、前記リセット信号の有効期間の終了タイミング
時の前記フリップフロップの各出力を選択制御信号とし
たことを特徴とする。
実施例 以下、図面を用いて本発明の実施例を説明する。
第１図は本発明によるテスト選択回路一実施例の構成
を示すブロック図である。図において、本発明の一実施
例によるテスト選択回路はＤ型のフリップフロップ（以
下FFと略す）5,6,9,10,11……12と、ナンド回路７と、
３入力のアンド回路８と、２入力のアンド回路13,14,15
……とを含んで構成されており、集積回路内に設けられ
るものである。なお、１はリセット信号入力用のリセッ
ト端子、２はクロック信号入力用のクロック端子であ
り、これら各端子を介してLSI内の各部にリセット信号
３及びクロック信号４が供給されるものとする。
を示すブロック図である。図において、本発明の一実施
例によるテスト選択回路はＤ型のフリップフロップ（以
下FFと略す）5,6,9,10,11……12と、ナンド回路７と、
３入力のアンド回路８と、２入力のアンド回路13,14,15
……とを含んで構成されており、集積回路内に設けられ
るものである。なお、１はリセット信号入力用のリセッ
ト端子、２はクロック信号入力用のクロック端子であ
り、これら各端子を介してLSI内の各部にリセット信号
３及びクロック信号４が供給されるものとする。
また、FF5及び６並びにナンド回路７はリセット信号
３の有効エッジをクロック信号４で微分する微分回路を
構成している。
３の有効エッジをクロック信号４で微分する微分回路を
構成している。
FF9,10,11……12は周知のシフト回路を構成してお
り、このシフト回路は上述した微分回路によってリセッ
トされるものである。さらに、このシフト回路はリセッ
ト信号３の有効期間（ロウレベル）中にクロック信号４
によってシフト動作を行い、FF12の出力であるキャリ信
号19がロウレベルとなった時以後はアンド回路８によっ
てクロック信号４がマスクされてシフト動作しないよう
に構成されている。なお、Ｒはリセット端子である。
り、このシフト回路は上述した微分回路によってリセッ
トされるものである。さらに、このシフト回路はリセッ
ト信号３の有効期間（ロウレベル）中にクロック信号４
によってシフト動作を行い、FF12の出力であるキャリ信
号19がロウレベルとなった時以後はアンド回路８によっ
てクロック信号４がマスクされてシフト動作しないよう
に構成されている。なお、Ｒはリセット端子である。
アンド回路13はFF9の出力ＱとFF10の出力との論理
積出力である出力16を送出するものである。同様に、ア
ンド回路14はFF10の出力ＱとFF11の出力との論理積の
出力17を送出するものであり、以下FF15……についても
同様の出力18……を送出するものとする。
積出力である出力16を送出するものである。同様に、ア
ンド回路14はFF10の出力ＱとFF11の出力との論理積の
出力17を送出するものであり、以下FF15……についても
同様の出力18……を送出するものとする。
なお、アンド回路13,14,15……の各出力16,17,18……
は図示せぬセレクタの制御端子に入力されているものと
する。また、そのセレクタの入力端子にはLSI内の図示
せぬ複数の観測点からの出力信号が入力されているもの
とする。さらにまた、そのセレクタの出力端子はLSIの
図示せぬ外部端子に接続されているものとする。したが
って、アンド回路13,14,15……の各出力16,17,18……の
論理値によって複数の観測点のうちの１つが選択されて
LSI外部に送出されるのである。
は図示せぬセレクタの制御端子に入力されているものと
する。また、そのセレクタの入力端子にはLSI内の図示
せぬ複数の観測点からの出力信号が入力されているもの
とする。さらにまた、そのセレクタの出力端子はLSIの
図示せぬ外部端子に接続されているものとする。したが
って、アンド回路13,14,15……の各出力16,17,18……の
論理値によって複数の観測点のうちの１つが選択されて
LSI外部に送出されるのである。
かかる構成からなる本実施例のテスト選択回路の動作
について第２図を用いて説明する。第２図は第１図の各
部の信号の波形を示すタイムチャートである。図におい
ては、リセット信号3,クロック信号4,ナンド回路７の出
力、FF9〜11の各出力Ｑ、キャリ信号19及びアンド回路1
3〜15の各出力16〜18が示されている。なお、斜線部は
不定期間を示している。
について第２図を用いて説明する。第２図は第１図の各
部の信号の波形を示すタイムチャートである。図におい
ては、リセット信号3,クロック信号4,ナンド回路７の出
力、FF9〜11の各出力Ｑ、キャリ信号19及びアンド回路1
3〜15の各出力16〜18が示されている。なお、斜線部は
不定期間を示している。
まず、クロック信号４が入力されている状態において
リセット信号３が有効（ロウレベル）になると（時刻T
1）、その有効エッジがFF5及び６並びにナンド回路７か
らなる微分回路によって微分され、ナンド回路７の出力
がロウレベルとなる。すると、FF9〜12はすべてリセッ
トされる。また、このとき、FF5の出力Ｑはロウレベル
である。なお、このときLSI各部はリセットされる。
リセット信号３が有効（ロウレベル）になると（時刻T
1）、その有効エッジがFF5及び６並びにナンド回路７か
らなる微分回路によって微分され、ナンド回路７の出力
がロウレベルとなる。すると、FF9〜12はすべてリセッ
トされる。また、このとき、FF5の出力Ｑはロウレベル
である。なお、このときLSI各部はリセットされる。
次に、時刻T2においてクロック信号４の立上りでFF6
の出力Ｑがロウレベル、がハイレベルとなるため、以
後アンド回路８を介してFF9〜12にはクロック信号４が
入力されることになる。つまり、アンド回路８の出力に
応じてFF9〜12により構成されるシフト回路はシフト動
作を行うことになるのである。
の出力Ｑがロウレベル、がハイレベルとなるため、以
後アンド回路８を介してFF9〜12にはクロック信号４が
入力されることになる。つまり、アンド回路８の出力に
応じてFF9〜12により構成されるシフト回路はシフト動
作を行うことになるのである。
さらに、時刻T3においてはFF9の出力Ｑはハイレベ
ル、FF10,FF11……の各出力Ｑはロウレベルとなる。こ
のときFF10の出力はハイレベルであるため、アンド回
路13の出力16はハイレベルとなる。すなわち、時刻T3に
おいてはアンド回路13,14,15……から夫々「１」，
「０」，「０」，……（正論理の場合）が図示せぬセレ
クタに送出されていることになる。
ル、FF10,FF11……の各出力Ｑはロウレベルとなる。こ
のときFF10の出力はハイレベルであるため、アンド回
路13の出力16はハイレベルとなる。すなわち、時刻T3に
おいてはアンド回路13,14,15……から夫々「１」，
「０」，「０」，……（正論理の場合）が図示せぬセレ
クタに送出されていることになる。
そして、その後にリセット信号が無効（ハイレベル）
になると、時刻T4においてはFF5の出力Ｑはハイレベ
ル、FF9及び10の各出力Ｑはハイレベルとなる。また、F
F11〜12の各出力Ｑはロウレベルのままである。このと
きFF11の出力はハイレベルであるため、アンド回路14
の出力17はハイレベルとなる。すなわち、時刻T4におい
てはアンド回路13,14,15,……から夫々「０」，
「１」，「０」，……（正論理の場合）が図示せぬセレ
クタに送出されていることになる。
になると、時刻T4においてはFF5の出力Ｑはハイレベ
ル、FF9及び10の各出力Ｑはハイレベルとなる。また、F
F11〜12の各出力Ｑはロウレベルのままである。このと
きFF11の出力はハイレベルであるため、アンド回路14
の出力17はハイレベルとなる。すなわち、時刻T4におい
てはアンド回路13,14,15,……から夫々「０」，
「１」，「０」，……（正論理の場合）が図示せぬセレ
クタに送出されていることになる。
さらに時刻T5においてはFF6の出力Ｑはハイレベル、
出力はロウレベルとなり、各FF9〜12へのクロック信
号はマスクされ、シフト動作は停止する。すると、それ
以後は各FF9〜12は出力Ｑ及びを保持することにな
る。
出力はロウレベルとなり、各FF9〜12へのクロック信
号はマスクされ、シフト動作は停止する。すると、それ
以後は各FF9〜12は出力Ｑ及びを保持することにな
る。
こうすることによって、それ以後は図示せぬセレクタ
を介して図示せぬ１つの観測点からの出力信号がLSIの
外部に送出されるため、その出力信号を各種の測定器に
入力せしめれば容易にテストを行うことができるのであ
る。つまり、シフト動作を停止させた後にLSIを動作さ
せれば、実使用状態におけるテストを行うことができる
のである。
を介して図示せぬ１つの観測点からの出力信号がLSIの
外部に送出されるため、その出力信号を各種の測定器に
入力せしめれば容易にテストを行うことができるのであ
る。つまり、シフト動作を停止させた後にLSIを動作さ
せれば、実使用状態におけるテストを行うことができる
のである。
また、リセット信号３の有効期間の長さに応じて数種
類の観測点の信号を択一的にLSI外部に送出することが
できるのである。
類の観測点の信号を択一的にLSI外部に送出することが
できるのである。
ここで、リセット信号４の有効期間が十分に長いとき
にはFF12からキャリ信号19がロウレベルとして送出され
る。これにより、アンド回路８の入力の１つがロウレベ
ルとなるため、FF9〜12へのクロック信号はマスクさ
れ、シフト動作は停止する。この場合においても各FF9
〜12は出力Ｑ及びを保持しているため、上述と同様に
図示せぬセレクタを介して図示せぬ観測点の出力信号が
LSIの外部に送出されるのである。
にはFF12からキャリ信号19がロウレベルとして送出され
る。これにより、アンド回路８の入力の１つがロウレベ
ルとなるため、FF9〜12へのクロック信号はマスクさ
れ、シフト動作は停止する。この場合においても各FF9
〜12は出力Ｑ及びを保持しているため、上述と同様に
図示せぬセレクタを介して図示せぬ観測点の出力信号が
LSIの外部に送出されるのである。
つまり、本発明においては、第１図の回路及び図示せ
ぬセレクタさらには必要な観測点からセレクタへの入力
配線、外部端子への出力配線を含めてLSIを設計すれ
ば、実使用状態におけるLSI内部の所望の観測点の出力
波形を観測できるのである。
ぬセレクタさらには必要な観測点からセレクタへの入力
配線、外部端子への出力配線を含めてLSIを設計すれ
ば、実使用状態におけるLSI内部の所望の観測点の出力
波形を観測できるのである。
また、本発明においてはシフト動作を行わせるために
入力するリセット信号及びクロック信号を既存の端子か
ら入力することができるため、新たに入力端子を設ける
必要がなく、集積化の上で非常に有効である。
入力するリセット信号及びクロック信号を既存の端子か
ら入力することができるため、新たに入力端子を設ける
必要がなく、集積化の上で非常に有効である。
発明の効果 以上説明したように本発明は、シフト回路の出力によ
ってセレクタを制御することにより所望の観測点の信号
の波形を観測することができ、容易にLSIのテストを行
うことができるという効果がある。
ってセレクタを制御することにより所望の観測点の信号
の波形を観測することができ、容易にLSIのテストを行
うことができるという効果がある。
第１図は本発明の実施例によるテスト選択回路の構成を
示すブロック図、第２図は第１図の動作を示すタイムチ
ャートである。 主要部分の符号の説明 5,6,9〜12……フリップフロップ ７……ナンド回路 8,13,14,15……アンド回路
示すブロック図、第２図は第１図の動作を示すタイムチ
ャートである。 主要部分の符号の説明 5,6,9〜12……フリップフロップ ７……ナンド回路 8,13,14,15……アンド回路
Claims (1)
- 【請求項１】選択制御信号に応じて集積回路内部各部の
信号を択一的に外部に出力する選択回路を含む集積回路
内に設けられ、前記選択制御信号を送出するテスト選択
回路であって、複数のフリップフロップにより構成さ
れ、前記集積回路内の各部のリセット用のリセット信号
の有効期間中前記集積回路の動作用のクロック信号に応
答してシフト動作を行うシフト回路を有し、前記リセッ
ト信号の有効期間の終了タイミング時の前記フリップフ
ロップの各出力を選択制御信号としたことを特徴とする
テスト選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63303170A JP2722567B2 (ja) | 1988-11-30 | 1988-11-30 | テスト選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63303170A JP2722567B2 (ja) | 1988-11-30 | 1988-11-30 | テスト選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02147975A JPH02147975A (ja) | 1990-06-06 |
| JP2722567B2 true JP2722567B2 (ja) | 1998-03-04 |
Family
ID=17917732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63303170A Expired - Fee Related JP2722567B2 (ja) | 1988-11-30 | 1988-11-30 | テスト選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2722567B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4908056B2 (ja) * | 2006-05-15 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置のテスト実行方法 |
-
1988
- 1988-11-30 JP JP63303170A patent/JP2722567B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02147975A (ja) | 1990-06-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |