JP2698462B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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    • H01L2224/73104Bump and layer connectors the bump connector being embedded into the layer connector

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  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体素子、特に挟ピッチ、多端子の半
導体素子を回路基板に実装して半導体装置を製造する半
導体装置の製造方法に関するものである。
〔従来の技術〕
挟ピッチ、多端子の半導体素子を回路基板に実装する
のに適した技術としてマイクロバンプボンディング実装
技術(MBB実装技術)がある。この技術を第3図に示し
た工程図を用いて説明する。第3図(a)は突起電極51
を有する半導体素子52である。第3図(b)に示すよう
に、この半導体素子52に光硬化性の絶縁性樹脂53を塗布
する。ついで、第3図(c)に示すように、配線電極54
を有する回路基板55に半導体素子52を搭載し、突起電極
51と配線電極54とを位置合わせする。つぎに、第3図
(d)に示すように、半導体素子52と回路基板55を加圧
治具56を用いて加圧する。この際、突起電極51と配線電
極54の間に存在する絶縁性樹脂53は加圧により周囲に押
し出され、突起電極51と配線電極54は接触し、両者は電
気的に接続する。この状態のまま絶縁性樹脂53にUV線を
照射し、絶縁性樹脂53を硬化させる。絶縁性樹脂53の硬
化後は第3図(e)に示すように、加圧を除去しても半
導体素子52は絶縁性樹脂53により回路基板55に固定され
ており、突起電極51と配線電極54とは接触により電気的
接続は保たれる。
〔発明が解決しようとする課題〕
しかしながら、この方法で配線電極52を実装する場
合、半導体素子52や回路基板55の熱膨張係数と絶縁性樹
脂53の熱膨張係数が異なるため、系全体の温度が上昇し
たとき、絶縁性樹脂53と半導体素子52や回路基板55の間
に熱応力が発生し、半導体素子52や回路基板55が破壊す
ることがあった。また、絶縁性樹脂53の熱膨張により、
半導体素子52と回路基板55のギャップが増大し、そのた
め、半導体素子52と回路基板55の電極間の接触が開き、
両者の電気的接続が損なわれるといった問題が生じ、さ
らに、絶縁性樹脂53の硬化の際の収縮力が甚だしい場合
には絶縁性樹脂53の硬化収縮力により半導体素子52や回
路基板55が破壊するといった問題点があった。
したがって、この発明の目的は、絶縁性樹脂の熱膨張
係数や収縮応力を低減させ、半導体素子の突起電極と回
路基板の配線電極とを安定した状態で接続できる半導体
装置の製造方法を提供することである。
〔課題を解決するための手段〕
請求項(1)の半導体装置の製造方法は、突起電極を
有する半導体素子に第1の絶縁性樹脂を塗布し、前記半
導体素子の突起電極が存在しない領域に、繊維もしくは
粉体状の絶縁性フィラーを分散させた第2の絶縁性樹脂
を射出して前記第1の絶縁性樹脂を押しのけ、前記半導
体素子の突起電極が回路基板の配線電極に対応するよう
に、前記半導体素子を回路基板上に搭載してこの半導体
素子と前記回路基板を加圧し、加圧した状態で前記第1
および第2の絶縁性樹脂を硬化させた後、加圧を除去し
て前記半導体素子を前記回路基板に電気的に接続するも
のである。
請求項(2)の半導体装置の製造方法は、少なくとも
半導体素子の突起電極が存在する領域のみに、第1の絶
縁性樹脂を塗布し、前記半導体素子の突起電極が存在し
ない領域に、繊維もしくは粉体状の絶縁性フィラーを分
散させた第2の絶縁性樹脂を射出し、前記半導体素子の
突起電極が回路基板の配線電極に対応するように、前記
半導体素子を回路基板上に搭載してこの半導体素子と前
記回路基板を加圧し、加圧した状態で前記第1および第
2の絶縁性樹脂を硬化させた後、加圧を除去して前記半
導体素子を前記回路基板に電気的に接続するものであ
る。
〔作用〕
絶縁性フィラーを絶縁性樹脂中に分散させたので、絶
縁性樹脂の熱膨張係数が低減し、これにより系全体に温
度変化が生じたときに絶縁性樹脂と半導体素子や回路基
板の間に発生する熱応力を低減させることができ、半導
体素子や回路基板の破壊を防ぐ。
また、絶縁性樹脂の熱膨張量が低減するため、絶縁性
樹脂の熱膨張により半導体素子と回路基板とのギャップ
が開くことを防ぎ、これにより突起電極と配線電極との
接触による電気的接続が開いてしまうことを防ぐ。
さらに、絶縁性樹脂が硬化収縮する際に発生する収縮
応力が低減するため、絶縁性樹脂の硬化の際に半導体素
子や回路基板が絶縁性樹脂の収縮応力により破壊される
ことを防ぐ。
請求項(2)においては、絶縁性フィラーが突起電極
と配線電極の間に介在して接触不良が生じるのを確実に
回避できる。
〔実施例〕
この発明の一実施例を第1図に示した工程図に基づい
て説明する。第1図(a)に示すように、半導体素子1
は周囲縁に突起電極2を有する。この突起電極2はAuか
らなり、フォトリソグラフィ等の技術を用いたAuメッキ
により半導体素子1の電極上にあらかじめ形成してお
く。この半導体素子1に、第1図(b)に示すように、
光硬化性の第1の絶縁性樹脂3を塗布する。この第1の
絶縁性樹脂3としては、エポキシ系樹脂、アクリル系樹
脂等を用いる。ついで、第1図(c)に示すように、第
1の絶縁性樹脂3に粉体状もしくは繊維状の絶縁性フィ
ラー4を分散させた第2の絶縁性樹脂5を、半導体素子
1の突起電極2が存在しない領域に、1回目に塗布した
第1の絶縁性樹脂3の上から射出する。この際、第1の
絶縁性樹脂3の量と射出する第2の絶縁性樹脂5の量と
その圧力とを制御することにより、第1の絶縁性樹脂3
は突起電極2を設けた周囲縁に押し出され、突起電極2
と配線電極7のコンタクト部以外の領域にのみ第2の絶
縁性樹脂5層を形成させることができる(第1図(d)
参照)。絶縁性フィラー4としては、SiO2やAl2O3等を
用いる。ついで、第1図(e)に示すように、配線電極
7を有する回路基板6に半導体素子1を搭載し、突起電
極2と配線電極7とを位置合わせする。回路基板6のベ
ースとなる絶縁性基板8はガラス、セラミック等からな
り、配線電極7はAu、Al等からなる。つぎに、第1図
(f)に示すように、半導体素子1と回路基板6を加圧
治具9を用いて加圧する。この際、突起電極2と配線電
極7との間に存在する第1の絶縁性樹脂3は加圧により
周囲に押し出され、突起電極2と配線電極7は接触し、
両者は電気的に接続する。また、絶縁性フィラー4は突
起電極2の存在する領域に分散されていないので突起電
極2と配線電極7の間に挟まれることはなく、接触不良
となることはない。そして、この局所的に成分の異なる
絶縁性樹脂5′にUV線を照射し、絶縁性樹脂5′を硬化
させる。このとき、回路基板6の絶縁性基板8がガラス
等の光透過性の物質である場合は、回路基板6側からUV
線(UV1)を照射し、セラミック等の光透過性の物質で
ある場合は、半導体素子1の側面からUV線(UV2)を照
射する。また、絶縁性樹脂5′の硬化の際に発生する収
縮応力が大きな場合でも、絶縁性樹脂5′中に含浸させ
た絶縁性フィラー4により、樹脂層で発生する収縮応力
は小さく抑えることができるので、絶縁性樹脂5′の収
縮応力により半導体素子1や回路基板6が破壊されるこ
とはない。絶縁性樹脂5′の硬化後は、第1図(g)に
示すように、加圧を除去する。このとき半導体素子1は
絶縁性樹脂5′により回路基板6に固定されており、突
起電極2と配線電極7との電気的接続は保たれる。
第2図は別の工程図である。即ち、1回目に塗布する
第1の絶縁性樹脂3を、半導体素子1の突起電極2のみ
に限定して塗布し(第2図(a)参照)、絶縁性フィラ
ー4を含有した第2の絶縁性樹脂5を、半導体素子1の
突起電極2が存在しない領域に限定して射出し(第2図
(b)参照)、第1図(d)と同様の局所的に成分の異
なる絶縁性樹脂5′を半導体素子1上に形成している
(第2図(c)参照)。この後の工程は第1図(e)〜
(f)と同様である。
こうして形成した半導体装置は、絶縁性樹脂5′中に
分散させた絶縁性フィラー4により樹脂層の熱膨張係数
が低く抑えられているので、系全体に熱的ストレスが生
じた場合でも、半導体素子1や回路基板6が破壊するこ
とはない。また、樹脂層の熱膨張により半導体素子1と
回路基板6のギャップが開いて突起電極2と配線電極5
との電気的接続が損なわれることはない。また、第2図
の実施例では、絶縁性フィラー4が突起電極2と配線電
極7の間に介在する虞が全くないので、電極の接続が阻
害されることはない。
〔発明の効果〕
絶縁性フィラーを絶縁性樹脂中に含浸させることによ
り、絶縁性樹脂の熱膨張係数を小さく抑えることができ
系全体に温度変化が生じたときに、熱応力により半導体
素子や回路基板が破壊されることはない。
また、絶縁性樹脂の熱膨張により半導体素子と回路基
板のギャップが開いて突起電極と配線電極の電気的接続
が損なわれることはない。
さらに、絶縁性樹脂の硬化の際に発生する収縮応力を
小さく抑えることができ、収縮応力により半導体素子や
回路基板が破壊されることを防止できる。
請求項(2)では、突起電極と配線電極のコンタクト
部に絶縁性フィラーが介在する虞が全くないので、突起
電極と配線電極の電気的接続が阻害されることがない。
【図面の簡単な説明】
第1図はこの発明の一実施例の半導体装置の製造方法の
工程図、第2図は別の実施例の工程図、第3図は従来例
の工程図である。 1…半導体素子、2…突起電極、3…第1の絶縁性樹
脂、4…絶縁性フィラー、5…第2の絶縁性樹脂、6…
回路基板、7…配線電極

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】突起電極を有する半導体素子に第1の絶縁
    性樹脂を塗布し、前記半導体素子の突起電極が存在しな
    い領域に、繊維もしくは粉体状の絶縁性フィラーを分散
    させた第2の絶縁性樹脂を射出して前記第1の絶縁性樹
    脂を押しのけ、前記半導体素子の突起電極が回路基板の
    配線電極に対応するように、前記半導体素子を回路基板
    上に搭載してこの半導体素子と前記回路基板を加圧し、
    加圧した状態で前記第1および第2の絶縁性樹脂を硬化
    させた後、加圧を除去して前記半導体素子を前記回路基
    板に電気的に接続することを特徴とする半導体装置の製
    造方法。
  2. 【請求項2】少なくとも半導体素子の突起電極が存在す
    る領域のみに、第1の絶縁性樹脂を塗布し、前記半導体
    素子の突起電極が存在しない領域に、繊維もしくは粉体
    状の絶縁性フィラーを分散させた第2の絶縁性樹脂を射
    出し、前記半導体素子の突起電極が回路基板の配線電極
    に対応するように、前記半導体素子を回路基板上に搭載
    してこの半導体素子と前記回路基板を加圧し、加圧した
    状態で前記第1および第2の絶縁性樹脂を硬化させた
    後、加圧を除去して前記半導体素子を前記回路基板に電
    気的に接続することを特徴とする半導体装置の製造方
    法。
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DE4242408C2 (de) * 1991-12-11 1998-02-26 Mitsubishi Electric Corp Verfahren zum Verbinden eines Schaltkreissubstrates mit einem Halbleiterteil
FR2709871B1 (fr) * 1993-09-06 1995-10-13 Commissariat Energie Atomique Procédé d'assemblage de composants par hybridation et collage.
US5543585A (en) * 1994-02-02 1996-08-06 International Business Machines Corporation Direct chip attachment (DCA) with electrically conductive adhesives
JPH0837190A (ja) * 1994-07-22 1996-02-06 Nec Corp 半導体装置
JP3284262B2 (ja) 1996-09-05 2002-05-20 セイコーエプソン株式会社 液晶表示装置及びそれを用いた電子機器
JP2848357B2 (ja) * 1996-10-02 1999-01-20 日本電気株式会社 半導体装置の実装方法およびその実装構造
FR2803435A1 (fr) * 1999-12-30 2001-07-06 Schlumberger Systems & Service Procede de montage en flip-chip de circuits integres sur des circuits electriques

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