JP2688610B2 - 接地跳返り雑音を著しく減じる出力バッファ - Google Patents

接地跳返り雑音を著しく減じる出力バッファ

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JP2688610B2 JP63170007A JP17000788A JP2688610B2 JP 2688610 B2 JP2688610 B2 JP 2688610B2 JP 63170007 A JP63170007 A JP 63170007A JP 17000788 A JP17000788 A JP 17000788A JP 2688610 B2 JP2688610 B2 JP 2688610B2
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    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

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Description

【発明の詳細な説明】 発明の背景 この発明は一般に集積回路に関するものであり、特
に、接地跳返り雑音を著しく減じるための出力バッファ
回路に関するものである。
周知のように、ディジタル論理回路はエレクトロニク
スの分野で広く使用されている。そのような用途の或る
ものは、或る集積回路デバイスの論理と別な集積回路デ
バイスの論理の間をインターフェイスするためものであ
る。出力バッファ回路はこのインターフェイス機能の重
要な構成要素である。出力バッファは、可能化される
と、集積回路の他の論理回路から受信されたデータ信号
の関数である出力信号を与える。
出力バッファ回路は、典型的には、出力端子に接続さ
れるプルアップ電界効果トランジスタ（FET）とプルダ
ウン電界効果トランジスタを使用する。入力データ信号
および可能化信号の状態に依存して、プルアップ電界効
果トランジスタかプルダウン電界効果トランジスタのい
ずれかが急速にオンにされ、その他方がオフにされる。
一般に、先行技術の出力バッファ回路はバイポーラ集
積回路で起こり得る大きさの出力駆動電流を与えること
ができなかった。プルダウン電界効果トランジスタの大
きさをプルアップ電界効果トランジスタの大きさのおよ
そ２倍まで増加させることにより出力バッファからのよ
り高い出力駆動電流を達成するための試みがなされてき
た。しかしながら、この結果速度が犠牲になり、かつプ
ルダウントランジスタがオンにされるときに電源ライン
のインピーダンスおよびインダクタンス成分を通って流
れる大きな瞬間電流により出力信号歪が生じ、出力バッ
ファの内部接地電位ノードで誘導性雑音を引き起こし
た。
それゆえ、バイポーラ集積回路に匹敵する高い電流駆
動能力を有し、しかも接地跳返り雑音による出力信号の
歪を著しく減じる、改良された出力バッファ回路を提供
することが望ましい。この発明の出力バッファ回路は、
プルアップトランジスタの大きさに等しい大きさの第１
のプルダウントランジスタと、高い電流駆動能力を有す
るようなより大型の第２のプルダウントランジスタとを
含む。出力がローまたは論理「０」のレベルに達した後
まで第２のより大きなプルダウントランジスタのターン
オンを遅延させることにより、跳返り雑音の低減が達成
される。
発明の概要 したがって、この発明の一般的な目的は、製造および
組立てが比較的簡単かつ経済的で、しかも先行技術の出
力バッファの不利な点を克服する、改良された出力バッ
ファを提供することである。
この発明の目的は、接地跳返り雑音を著しく減じる、
改良された出力バッファを提供することである。
この発明の別な目的は、プルアップトランジスタの大
きさに等しい大きさの第１のプルダウントランジスタ
と、高い電流駆動能力を有するようなより大型の第２の
プルダウントランジスタとを含む、改良された出力バッ
ファを提供することである。
この発明のなお別な目的は、第１のプルダウントラン
ジスタと、第２のプルダウントランジスタと、論理ゲー
トデバイスとを含み、出力がローの論理レベルに達した
後まで第２のプルダウントランジスタのターンオンを遅
延させるための、改良された出力バッファを提供するこ
とである。
こういった目標および目的に従って、この発明は、接
地跳返り雑音を著しく低減しかつプルアップトランジス
タ回路と、プルダウントランジスタ回路と、第１の論理
回路と、第２の論理回路と、第３の論理回路とを含む、
出力ノードで出力信号を生じるための、改良された出力
バッファの提供に関連する。プルアップトランジスタ回
路は第１の制御信号に応答して、出力ノードでローの論
理レベルからハイの論理レベルへの遷移をゆっくりと起
こす。プルダウントランジスタ回路は第２および第３の
制御信号に応答して、出力ノードでハイの論理レベルか
らローの論理レベルへの遷移をゆっくりと起こす。プル
アップ回路はプルアップトランジスタを含み、このトラ
ンジスタは主電極の一方が第１の電源端子に結合され、
他方の主電極が出力ノードに結合され、さらに制御電極
が第１の制御信号を受信するように結合される。プルダ
ウン回路は第１のプルダウントランジスタを含み、この
トランジスタは主電極の一方が第２の電源端子に結合さ
れ、他方の主電極が出力ノードに結合され、さらに制御
電極が第２の制御信号を受信するように結合される。プ
ルダウン回路は第２のプルダウントランジスタをさらに
含み、このトランジスタは主電極の一方が第２の電源端
子に結合され、他方の主電極が出力ノードに結合され、
さらに制御電極が第３の制御信号を受信するように結合
される。
第１の論理回路はローからハイへの遷移を行なうデー
タ入力信号およびローからハイへの遷移を行なう出力信
号に応答して、第１の制御信号を発生する。第２の論理
回路はハイからローへの遷移を起こすデータ入力信号及
びハイからローへの遷移を起こす出力信号に応答して、
第２の制御信号を発生する。第３の論理回路はハイから
ローへの遷移を行なうデータ入力信号およびハイからロ
ーへの遷移を行なう出力信号に応答して、出力ノードが
ハイからローへの遷移を行なった後まで第２のプルダウ
ントランジスタをオフにされたままで維持し、それによ
り接地跳返り雑音を著しく減じる。
この発明のこれらおよび他の目的および利点は、全体
を通して同じ参照番号が対応する部分を示す添付の図面
に関連して読まれると、次の詳細な説明からより十分に
明らかとなるであろう。
好ましい実施例の説明 ここで図面を参照すると、第１図にはＮチャネルプル
アップ電界効果トランジスタ（FET）N1およびＮチャネ
ルプルダウンFET N2から形成された先行技術の出力バ
ッファ回路10の概略回路図が示されている。バッファ回
路10は、データ入力ノードＢで受信されたデータ入力信
号Ｄおよび可能化入力ノードＣで受信された可能化信号
▲▼に応答して、出力ノードＡで出力信号を出す。
バッファ回路10はNOR論理ゲート12、14およびインバー
タ16、18、20、22を含む。バッファ回路10の構成要素す
べての電力は第１の外部電源端子24および第２の外部電
極端子26により与えられる。第１の電源電位VCCは第１
の端子24で供給され、第２の電源または接地電位GNDは
第２の端子26で与えられる。
バッファ回路10の出力ノードＡは、抵抗RLおよびコン
デンサCLから形成された容量性負荷を駆動するために使
用される。第１の外部電源端子24は、電源ラインにおい
てインピーダンス成分とインダクタンス成分を表わす直
列接続された抵抗器R1および誘導子L1を介して内部電源
電位ノードＤに接続される。同様に、第２の外部電源端
子26は、電源ラインにおいてインピーダンスおよびイン
ダクタンス成分を表わす直列接続された抵抗器R2および
誘導子L2を介して内部接地電位ノードＥに接続される。
NORゲート12はライン28で可能化信号▲▼を受信
し、ライン30でデータ入力信号Ｄの反転されたものまた
は補数を受信し、さらにライン32でデータ入力信号Ｄの
補数を受信する。データ入力信号Ｄはインバータ16、18
および20を介して３回反転されて、ライン30で反転され
たデータ入力信号を生じる。データ入力信号Ｄはまた
インバータ16により一度反転され、ライン32で反転され
たデータ入力信号を生じる。NORゲート12の出力はプ
ルアップトランジスタN1のゲートに供給される。
NORゲート14はライン34に同じ可能化信号▲▼を
受信し、ライン36で非反転データ入力信号Ｄを受信し、
ライン38で非反転データ入力信号を受信する。データ入
力信号Ｄはインバータ16および22を介して２回反転さ
れ、ライン36で非反転データ入力信号Ｄを生じる。ノー
ドＢで受信されるデータ入力信号Ｄはまた、ライン38を
介してNORゲート14の入力へ直接送られる。NORゲート14
の出力はプルダウントランジスタN2のゲートに供給され
る。
可能化信号▲▼がローまたは論理「０」レベル
（GND）にあり、かつデータ入力信号Ｄがハイ（VCC）ま
たは論理「１」レベルにあるときは、NORゲート12の出
力はハイのレベルになり、NORゲート14の出力はローの
レベルになる。これにより、論理「１」（VCC）はトラ
ンジスタN1のゲートに与えられ、論理「０」（GND）は
トランジスタN2のゲートに与えられる。その結果、Ｎチ
ャネルFET N1はオンにされ、ＮチャネルFET N2はオフ
にされる。したがって、出力ノードＡは電源電位VCCの
方へプルアップされる。
他方で、可能化信号▲▼がローまたは論理「０」
のレベル（GND）にあり、かつデータ入力信号Ｄがロー
（GND）または論理「０」のレベルにあるときには、NOR
ゲート12の出力はローのレベルになり、NORゲート14の
出力はハイのレベルになる。これにより、論理「０」
（GND）はトランジスタN1のゲートに与えられ、論理
「１」（VCC）はトランジスタN2のゲートに与えられ
る。その結果、出力ノードＡは接地電位の方へプルダウ
ンされる。
可能化信号▲▼がハイまたは論理「１」のレベル
（VCC）にあるときには、NORゲート12および14の両方の
出力が論理「０」にあり、ＮチャネルトランジスタN1お
よびN2の両方がオフになるようにする。これは、出力バ
ッファ回路10が可能化されない出力ノードＡが高インピ
ーダンス３状態モードを生じる。
出力バッファ回路10における駆動電流の大きさを上昇
させて先行技術のパイポーラ出力バッファに等しくなる
ようにするために、プルダウントランジスタN2の物理的
大きさはプルアップトランジスタN1の大きさのおよそ２
倍になるようにされる。その結果、トランジスタN2をオ
ンにすると誘導子L2を流れ込む大きな瞬間電流を発生
し、それは内部接地電位ノードＥで接地跳返り雑音を生
じる電圧変化を引き起こす。また、トランジスタN1をオ
ンにすると誘導子L1へ流れ込む類似する瞬間電流を発生
し、それは内部電源電位ノードＤで出力信号リンギング
を生じる電圧変化を引き起こす。しかしながら、ノード
Ｄでの変動はノードＥのものより小さくなる。それゆ
え、速度を犠牲にすること、および内部接地跳返り雑音
および／または出力信号リンギングによる出力信号歪の
増加という犠牲を払うだけで、出力バッファ回路10で高
駆動電流が達成され得ることがわかる。
第２図においては、第１図のバッファ回路10に優る改
良を表わしている、この発明の出力バッファ回路10aが
示されている。出力バッファ回路10aはバイポーラI.C.
に匹敵する高電流駆動を与え、しかも接地跳返り雑音に
よる出力信号の歪をかなり減じる。出力バッファ回路10
aはデータ入力ノードＢで受信されるデータ入力信号Ｄ
および可能化入力ノードＣで受信される第１の可能化信
号▲▼ならびに可能化入力ノードＦで受信される第
２の可能化信号OEに応答して、出力ノードＡで出力信号
を与える。
出力バッファ回路10aは、NOR論理ゲート12、13、14お
よび15と、インバータ16、18、20および22と、AND論理
ゲート17と、可能化トランジスタN4およびN6と、制御ト
ランジスタN5およびN7と、プルアップトランジスタN1
と、第１および第２のプルダウントランジスタN3および
N8とを含む。バッファ回路10aの電力は第１の外部電源
端子24および第２の外部電源端子26により与えられる。
第１の電源電位VCCは第１の端子24で与えられ、第２の
電源または接地電位GNDは第２の端子26で与えられる。
NORゲート12はライン28で可能化信号▲▼を受信
し、ライン30でデータ入力信号Ｄの反転されたものまた
は補数を受信し、さらにライン32でデータ入力信号Ｄの
補数を受信する。データ入力信号Ｄはインバータ16、18
および20を介して３回反転され、ライン30で反転された
データ入力信号を生じる。データ入力信号Ｄはまたイ
ンバータ16により一度反転され、ライン32で反転された
データ入力信号を生じる。NORゲート12の出力はノー
ド３でプルアップトランジスタN1のゲートに供給され
る。
NORゲート14はライン34で同じ可能化信号▲▼を
受信し、ライン36で非反転データ入力信号Ｄを受信し、
さらにライン38で非反転データ入力信号Ｄを受信する。
データ入力信号Ｄはインバータ16および22を介して２回
反転され、ライン36で非反転データ入力信号Ｄを生じ
る。ノードＢで受信されたデータ入力信号Ｄはまた、ラ
イン38を介してNORゲート14の入力に直接送られる。NOR
ゲート14の出力はノード４で第１のプルダウントランジ
スタN3のゲートに供給される。
NORゲート13はインバータ16の出力を介してライン40
で反転されたデータ入力信号を受信し、かつライン42
上の出力ノードＡで出力信号を受信する。NORゲート13
の出力はノード６で制御トランジスタN5のゲートに供給
される。トランジスタN5はそのドレインが可能化トラン
ジスタN4のソースに接続され、そのソースがまたノード
３に接続される。可能化トランジスタN4はそのゲートが
ノードＦで可能化信号OEに接続され、そのドレインがプ
ルアップトランジスタN1のドレインに接続される。
ANDゲート17はライン44上の出力ノードＡで出力信号
を受信し、かつライン46で反転されたデータ信号を受
信する。ANDゲート17の出力はノード７で制御トランジ
スタN7のゲートに与えられる。トランジスタN7はそのド
レインが可能化トランジスタN6のソースに接続され、そ
のソースがノード４に接続される。トランジスタN6はそ
のドレインがプルアップトランジスタN3およびN8のドイ
ンまたは出力ノードＡに接続され、そのゲートが第２の
可能化信号OEに接続される。
NORゲート15はライン48で第１の可能化信号▲▼
を受信し、ライン50上の出力ノードＡで出力信号を受信
し、さらにライン52でデータ入力信号Ｄを受信する。NO
Rゲート15の出力は第２のプルダウントランジスタN8の
ゲートに供給される。トランジスタN3およびN8は、それ
らのドレイン−ソース電導経路が出力ノードＡと内部接
地ノードＥの間で並列に接続される。具体的には、トラ
ンジスタN3およびN8のドレインは出力ノードＡに接続さ
れ、それらのソースはノードＥに接続される。
ここで図面の第３図の（ａ）ないし（ｈ）を参照する
が、それらはこの発明の動作の理解に役立つように、第
２図の出力バッファ回路10aの種々の点で現われる波形
を例示している。第２図のプルアップ動作がここで説明
される。まず、時間t0で第１の可能化信号▲▼はロ
ーであり、第２の可能化信号OEはハイであり、さらに出
力ノードＡでの出力信号はローであると仮定される。出
力ノードＡの波形は第３図の（ｃ）に示されている。し
たがって、可能化トランジスタN4およびN6は両方ともオ
ンにされる。さらに、第１および第２のプルダウントラ
ンジスタは両方とのオンにされると仮定される。この理
由は、時間t0ではそれぞれのトランジスタN3およびN8の
ゲート（ノード４および５）がハイのレベルにあるから
である。ノード４および５での波形は第３図のそれぞれ
の（ｅ）と（ｆ）に例示されている。反転されたデータ
が瞬間的にハイからローへの遷移を行なう時間t1では
（第３図の（ｂ））、第３図の（ｅ）および（ｆ）から
わかるように、トランジスタN3およびN8は急速にオフさ
れる。しかしながら、ノードＡでの出力信号（第３図の
（ｃ））はまだローのレベルのままである。
その結果、NORゲート13の出力は、第３図の（ｇ）で
示されるように、時間t2でローのレベルからハイのレベ
ルへスイッチされる。これにより制御トランジスタN5は
オンにされ、したがってノード３は、第３図の（ｄ）に
描かれるように、トランジスタN4およびN5を介して電源
電位VCCに向けて上昇し始める。しかしながら、NORゲー
ト12の出力が最初ローであるので、ノード３はトランジ
スタN4およびN5のターンオン抵抗器とNORゲート12の比
により決定される電圧に達するにすぎない。ノード３で
のこの電圧は、電源電位VCCより低くなる。これは第３
図の（ｄ）において点Ｘで示されている。NORゲート12
の出力がローのレベルからハイのレベルへスイッチした
後、ノード３は結局電源電位VCCに達する。第３図の
（ｇ）からわかるように、出力ノードＡがハイになった
後、NORゲート13の出力は時間t3でローのレベルにスイ
ッチバックされる。NORゲート13および制御トランジス
タN5はプルアップトランジスタN1をゆっくりとオンにす
るために使用されるので、これによりトランジスタN1を
介する瞬間的なプルアップ電流は減じられ、したがっ
て、電源電位VCCに接続される直列接続された抵抗器R1
および誘導子L1をわたって発生される雑音が最小にされ
る。
ここで第２図のプルダウン動作を説明していく。これ
は、第３図の（ｂ）で例示されるように、反転されたデ
ータがローからハイへの遷移を行なう時間t5で起こ
る。その結果、プルアップトランジスタN1は、第３図の
（ｄ）に示されるように、時間t6で急速にオフにされ
る。第３図の（ｃ）に示されるように、時間t5では出力
ノードＡはハイのままであるので、これによりANDゲー
ト17の出力は時間t7でローのレベルからハイのレベルへ
スイッチされる。これは第３図の（ｈ）に描かれてい
る。その結果、制御トランジスタN7はオンにされ、した
がって第３図の（ｅ）に描かれるように、ノード４は電
源VCCに向けて上昇し始める。しかしながら、NORゲート
14が最初にローであるので、ノード４はトランジスタN6
およびN7においてターンオン抵抗器の比により決定され
る電圧に達するにすぎない。ノード４でのこの電圧はノ
ードＡでの高レベル電圧より小さく、ノードＡでの高レ
ベル電圧は電源電位VCCより小さい。これは第３図の
（ｅ）において点Ｙで示されている。NORゲート14の出
力がローのレベルからハイのレベルにスイッチした後、
ノード４は結局電源電位VCCに達する。その結果、第３
図の（ｃ）に示されるように、出力ノードＡは時間t8で
ローにプルされる。第３図の（ｈ）からわかるように、
出力ノードＡがローになった後、ANDゲート17の出力は
時間t9でローのレベルにスイッチバックされる。ノード
５でのNORゲート15の出力は、出力ノードＡがローにな
った後でしか上昇し始めず、それにより第２のプルダウ
ントランジスタN8がオンになるのを遅延させる。
ANDゲート17および制御トランジスタN7はプルダウン
トランジスタN3をゆっくりとオンにしてプルダウン動作
を始めるために使用されるので、トランジスタN3を通る
瞬間電流は第１図のトランジスタN2を通る電流より小さ
くなる。このことは、プルダウントランジスタN2（第１
図）を２個のトランジスタN3およびN8に分割することに
よっても達成される。高駆動能力を与えるために、第１
のプルダウントランジスタN3の大きさはプルアップトラ
ンジスタN1の大きさに等しくされ、さらに第２のプルダ
ウントランジスタN8の大きさは第１のプルダウントラン
ジスタN3に等しいかまたはそれよりも大きい大きさにさ
れる。第２のプルダウントランジスタN8は、その出力が
ローのレベルに達した後まではオンにされないことが認
められる。したがって、第２のプルダウントランジスタ
は、電源ラインにおけるインダクタンスによる接地跳返
り雑音を著しく減じる、第１のプルダウントランジスタ
N3のターンオンに関して、それ自体のターンオンで遅延
される。
第４図には、Ｐチャネルプルアップ電界効果トランジ
スタ（FET）P1およびＮチャネルプルダウンFET N2から
形成された、先行技術のCMOS出力バッファ回路110の概
略回路図が示されている。データ入力ノードＢで受信さ
れたデータ入力信号Ｄと、可能化入力ノードＣで受信さ
れた第１の可能化信号▲▼と、可能化入力ノードＦ
で受信された第２の可能化信号OEに応答して、バッファ
回路110は出力ノードＡで出力信号で与える。第４図の
回路は第１図の回路に実質的に同一であるので、ここで
はその違いだけを論じてゆく。第１図のNORゲート12はN
ANDゲート12aに置換されている。さらに、第１図のイン
バータ18および20はここでは除去されている。こういっ
た変化を除けば、第４図の回路の動作は実質的に第１図
の回路に同一である。
ここで第５図を参照すると、この発明に従って構成さ
れた出力バッファ110aの代替の実施例の概略回路図が描
かれている。出力バッファ回路110aは第４図のバッファ
回路110に優る改良点を表わしている。出力バッファ回
路110aはバイポーラI.C.に匹敵する高電流駆動能力を提
供し、しかも接地跳返り雑音による出力信号の歪を著し
く減じる。データ入力ノードＢで受信されたデータ入力
信号Ｄと、可能化入力ノードＣで受信された第１の可能
化信号▲▼と、可能化入力ノードＦで受信された第
２の可能化信号OEと応答して、出力バッファ回路110aは
出力ノードＡで出力信号を出す。第２図のNORゲート12
がNANDゲート12bに置換されていることを除けば、第５
図の回路は第２図の回路に実質的に同一である。さら
に、第１図のインバータ18および20は除去されており、
制御トランジスタN4およびN6の接続は修正されている。
第１のプルダウントランジスタN3の大きさはプルアップ
トランジスタP1の大きさより小さく、第２のプルダウン
トランジスタN8の大きさは第１のプルダウントランジス
タN3の大きさに等しいかまたはそれより大きい。
こういった変化を除けば、第５図の回路の動作は第２
図の回路の動作に実質的に同一であり、したがって繰返
して言及されない。第６図の（ａ）ないし（ｈ）におい
ては、第５図の回路の種々の点での波形が例示されてい
る。見てのとおり、第６図の（ｄ）を除けば、これらの
波形は第３図の（ａ）ないし（ｈ）の波形に実質的に同
一である。これはノード３、またはＰチャネルプルアッ
プトランジスタP1のゲートの波形である。見てのとお
り、この波形は第３図の（ｄ）の波形を逆にしたもので
ある。
第２図および第５図の出力バッファ回路10aおよび110
aは可能化トランジスタとともに示されているが、ここ
で高インピーダンス３状態モードの動作が必要ならば、
これらのトランジスタは除去され得ることが当業者に理
解されるべきである。したがって先の詳細な説明から、
第１のプルダウントランジスタおよび第２のプルダウン
トランジスタから形成されて接地跳返り雑音を著しく減
じる、改良された出力バッファ回路を提供することがわ
かる。この動作は、出力がローのレベルに達するまで第
２のプルダウントランジスタのターンオンを遅延させる
ことにより達成される。
この発明の好ましい実施例であると現在考えられてい
るものが例示されかつ説明されてきたが、この発明の真
の範囲から逸脱することなしに、種々の変更および修正
がなされ得ること、かつ同等物がそれの要素の代わりに
使用され得ることが当業者に理解されるであろう。さら
に、この発明の中心の範囲から逸脱することなしに特定
の状況または材料をこの発明の教示に適合させるよう
に、多くの修正がなされ得る。それゆえ、この発明はこ
の発明を実行するために熟考された最良のモードとして
開示された特定の実施例には限定されないこと、しかし
この発明は前掲の特許請求の範囲に入るすべての実施例
を含むことが意図されている。
【図面の簡単な説明】
第１図は、ＮチャネルプルアップFETおよびＮチャネル
プルダウンFETを利用する先行技術の出力バッファ回路
の概略回路図である。 第２図は、この発明の原理に従って構成された出力バッ
ファ回路の概略回路図である。 第３図の（ａ）ないし（ｈ）は、第２図の回路における
種々の点での波形である。 第４図は、ＰチャネルプルアップFETおよびＮチャネル
プルダウンFETを利用する先行技術のCMOS出力バッファ
回路の概略回路図である。 第５図は、この発明の出力バッファ回路の第２の実施例
の概略図である。 第６図の（ａ）ないし（ｈ）は、第４図の回路における
種々の点での波形である。 図において、10aおよび110aは出力バッファ回路、12、1
3、14および15はNOR論理ゲート、16、18、20および22は
インバータ、17はAND論理ゲート、24および26は外部電
源端子、N1はプルアップトランジスタ、N2、N3およびN8
はプルダウントランジスタ、N4およびN6は可能化トラン
ジスタ、N5およびN7は制御トランジスタである。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−249521（ＪＰ，Ａ) 特開 昭62−38617（ＪＰ，Ａ) 特開 昭53−68967（ＪＰ，Ａ) 実開 昭61−75637（ＪＰ，Ｕ)

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】接地跳返り雑音を著しく減じる、出力ノー
    ドに出力信号を与えるための出力バッファであって、 第１の制御信号に応答して、出力ノードでローの論理レ
    ベルからハイの論理レベルへの遷移をゆっくりと発生さ
    せるためのプルアップ回路手段を含み、 前記プルアップ回路手段は、主電極の一つが第１の電源
    端子に結合され、他の主電極が出力ノードに結合され、
    さらに制御電極が第１の制御信号を受信するように結合
    されるＮチャネルプルアップトランジスタ（N1）を含
    み、 前記出力バッファはさらに、 第２および第３の制御信号に応答して、出力ノードでハ
    イの論理レベルからローの論理レベルへの遷移をゆっく
    りと発生させるためのプルダウン回路手段を含み、 前記プルダウン回路手段は、主電極の一つが第２の電源
    端子に結合され、他の主電極が出力ノードに結合され、
    さらに制御電極が第２の制御信号を受信するように結合
    される第１のＮチャネルプルダウントランジスタ（N3）
    を含み、 前記プルダウン回路手段は、主電極の一つが第２の電源
    端子に結合され、他の主電極が出力ノードに結合され、
    さらに制御電極が第３の制御信号を受信するように結合
    される第２のＮチャネルプルダウントランジスタ（N8）
    をさらに含み、 前記出力バッファはさらに、 データ入力信号がローからハイへの遷移を行なうことお
    よび出力信号がローからハイへの遷移を行なうことに応
    答して、第１の制御信号を発生するための第１の論理手
    段を含み、 前記第１の論理手段は、 データ入力信号に結合される第１の入力、出力信号に結
    合される第２の入力、および出力を有する第１のNOR論
    理ゲート（13）と、 ドレインが第１の電源端子（２）に結合され、ソースが
    プルアップトランジスタ（N1）のゲートに結合され、さ
    らにゲートが前記第１のNOR論理ゲート（13）の出力に
    結合される第１のＮチャネル制御トランジスタ（N5）
    と、 データ入力信号に結合される第１および第２の入力なら
    びに前記プルアップトランジスタ（N1）のゲートに結合
    される出力を有する第２のNOR論理ゲート（12）とを含
    み、 前記出力バッファはさらに、 データ入力信号がハイからローへの遷移を行なうことお
    よび出力信号がハイからローへの遷移を行なうことに応
    答し、第２の制御信号を発生するための第２の論理手段
    と、 データ入力信号がハイからローへの遷移を行なうことお
    よび出力信号がハイからローへの遷移を行なうことに応
    答して、出力ノードがハイからローへの遷移を完了した
    後まで第２のプルダウントランジスタをオフにするため
    の第３の制御信号を発生するための第３の論理手段とを
    含み、 それにより接地跳返り雑音を著しく減じる、出力バッ
    ファ。
  2. 【請求項２】前記第２の論理手段が、 出力信号に結合される第１の入力、データ入力信号に結
    合される第２の入力、および出力を有するAND論理ゲー
    ト（17）と、 ドレインが出力ノードに結合され、ソースが前記第１の
    プルダウントランジスタ（N3）のゲートに結合され、さ
    らにゲートが前記AND論理ゲート（17）の出力に結合さ
    れる第２のＮチャネル制御トランジスタ（N7）と、 データ入力信号に結合される第１および第２の入力なら
    びに前記第１のプルダウントランジスタ（N3）のゲート
    に結合される出力を有する第３のNOR論理ゲート（14）
    とを含む、請求項１に記載の出力バッファ。
  3. 【請求項３】前記第３の論理手段が、出力信号に結合さ
    れる第１の入力と、データ入力信号に結合される第２の
    入力と、前記第２のプルダウントランジスタ（N8）のゲ
    ートに結合される出力とを有する第４のNOR論理ゲート
    （15）を含む、請求項２に記載の出力バッファ。
  4. 【請求項４】前記第１のプルダウントランジスタ（N3）
    の大きさが前記プルアップトランジスタ（N1）の大きさ
    に等しく、さらに前記第２のプルダウントランジスタ
    （N8）の大きさがプルダウントランジスタ（N3）の大き
    さに等しいかまたはそれよりも大きい、請求項１に記載
    の出力バッファ。
  5. 【請求項５】接地跳返り雑音を著しく減じる、出力ノー
    ドに出力信号を与えるための出力バッファであって、 第１の制御信号に応答して、出力ノードでローの論理レ
    ベルからハイの論理レベルへの遷移をゆっくりと発生さ
    せるためのプルアップ回路手段を含み、 前記プルアップ回路手段は、主電極の一つが第１の電源
    端子に結合され、他の主電極が出力ノードに結合され、
    さらに制御電極が第１の制御信号を受信するように結合
    されるＰチャネルプルアップトランジスタ（P1）を含
    み、 前記出力バッファはさらに、 第２および第３の制御信号に応答して、出力ノードでハ
    イの論理レベルからローの論理レベルへの遷移をゆっく
    りと発生させるためのプルダウン回路手段を含み、 前記プルダウン回路手段は、主電極の一つが第２の電源
    端子に結合され、他の主電極が出力ノードに結合され、
    さらに制御電極が第２の制御信号を受信するように結合
    される第１のＮチャネルプルダウントランジスタ（N3）
    を含み、 前記プルダウン回路手段は、主電極の一つが第２の電源
    端子に結合され、他の主電極が出力ノードに結合され、
    さらに制御電極が第３の制御信号を受信するように結合
    される第２のＮチャネルプルダウントランジスタ（N8）
    をさらに含み、 前記出力バッファはさらに、 データ入力信号がローからハイへの遷移を行なうことお
    よび出力信号がローからハイへの遷移を行なうことに応
    答して、第１の制御信号を発生するための第１の論理手
    段を含み、 前記第１の論理手段は、 データ入力信号に結合される第１の入力、出力信号に結
    合される第２の入力、および出力を有する第１のNOR論
    理ゲート（13）と、 ソースが出力ノード（Ａ）に結合され、ドレインがプル
    アップトランジスタ（P1）のゲートに結合され、さらに
    ゲートが前記第１のNOR論理ゲート（13）の出力に結合
    される第１のＮチャネル制御トランジスタ（N5）と、 データ入力信号に結合される第１および第２の入力なら
    びに前記プルアップトランジスタ（P1）のゲートに結合
    される出力を有するNAND論理ゲート（12b）とを含み、 前記出力バッファはさらに、 データ入力信号がハイからローへの遷移を行なうことお
    よび出力信号がハイからローへの遷移を行なうことに応
    答して、第２の制御信号を発生するための第２の論理手
    段と、 データ入力信号がハイからローへの遷移を行なうことお
    よび出力信号がハイからローへの遷移を行なうことに応
    答して、出力ノードがハイからローへの遷移を完了した
    後まで第２のプルダウントランジスタをオフにするため
    の第３の制御信号を発生するための第３の論理手段とを
    含み、 それにより接地跳返り雑音を著しく減じる、出力バッフ
    ァ。
  6. 【請求項６】前記第１のプルダウントランジスタ（N3）
    の大きさが前記プルアップトランジスタ（P1）の大きさ
    より小さく、さらに前記第２のプルダウントランジスタ
    （N8）の大きさが前記プルダウントランジスタ（N3）の
    大きさに等しいかまたはそれよりも大きい、請求項５に
    記載の出力バッファ。
  7. 【請求項７】前記第２の論理手段が、 出力信号に結合される第１の入力、データ入力信号に結
    合される第２の入力、および出力を有するAND論理ゲー
    ト（17）と、 ドレインが出力ノードに結合され、ソースが前記第１の
    プルダウントランジスタ（N3）のゲートに結合され、さ
    らにゲートが前記AND論理ゲート（17）の出力に結合さ
    れる第２のＮチャネル制御トランジスタ（N7）と、 データ入力信号に結合される第１および第２の入力なら
    びに前記第１のプルダウントランジスタ（N3）のゲート
    に結合される出力を有する第２のNOR論理ゲート（14）
    とを含む、請求項５に記載の出力バッファ。
  8. 【請求項８】前記第３の論理手段が、出力信号に結合さ
    れる第１の入力と、データ入力信号に結合される第２の
    入力と、前記第２のプルダウントランジスタ（N8）のゲ
    ートに結合される出力とを有する第３のNOR論理ゲート
    （15）と含む、請求項７に記載の出力バッファ。
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