JP2925552B2 - Ｃｍｏｓ出力バッファ - Google Patents

Ｃｍｏｓ出力バッファ

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JP2925552B2
JP2925552B2 JP63180158A JP18015888A JP2925552B2 JP 2925552 B2 JP2925552 B2 JP 2925552B2 JP 63180158 A JP63180158 A JP 63180158A JP 18015888 A JP18015888 A JP 18015888A JP 2925552 B2 JP2925552 B2 JP 2925552B2
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cmos
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Description

【発明の詳細な説明】 発明の背景 この発明は一般に相補形金属酸化物半導体（CMOS）出
力バッファ回路に関するものであり、特に、より高い動
作速度と高い耐雑音性を有する改良されたCMOS出力バッ
ファに関するものである。
実際面では、電気システムにおいては１個より多い回
路型または論理型を使用することがしばしば必要であ
る。たとえば、相補形金属酸化物半導体（CMOS）中央処
理ユニットは、バスを介して、トランジスタトランジス
タ論理（TTL）論理レベルを受けるようにされる周辺装
置とインターフェイスし得る。したがって、回路がCMOS
論理レベルを受けて、TTLと両立可能である出力信号を
与えることを可能にする、出力バッファ回路がこれまで
提供されてきた。しかしながら、こういった先行技術の
出力バッファ回路の不利な点の１つは、それらが、集積
回路デバイスの電源バスラインまたは接地バスライン上
の雑音、または漏話により引き起こされる振動（誘導性
リンギング）の影響を受けやすい出力信号を生じ、それ
によりその動作速度を減じ、かつ／または誤った出力を
引き起こすことである。
それゆえ、その出力信号において最小リンギングまた
は漏話を有する改良されたCMOS出力バッファを提供する
ことが望ましいであろう。低伝播遅延を有し、それによ
り低い動作速度を与える、そのようなCMOS出力バッファ
を提供することが好都合でもある。
発明の概要 したがって、この発明の一般的な目的は、製造および
組立が比較的簡単かつ経済的で、しかも先行技術の出力
バッファの不利な点を克服する、改良されたCMOS出力バ
ッファを提供することである。
この発明の目的は、その出力信号において最小リンギ
ングまたは漏話を有する、改良されたCMOS出力バッファ
を提供することである。
この発明の別な目的は、低伝播遅延を有し、かつ高い
耐雑音性を有し、それにより低い動作速度を与える、改
良されたCMOS出力バッファを提供することである。
この発明のさらに別な目的は、過渡プルアップ回路
と、過渡プルダウン回路と、キーパ回路とを含む、CMOS
出力バッファを提供することである。
この発明のさらにまた別の目的は、ハイおよびローの
駆動可能化パルス信号に応答して、出力ノードがハイか
らローへの遷移を行なった後までキーパ回路でＮチャネ
ル出力ドライバトランジスタをオンにすることを遅延す
るための遅延回路を含むキーパ回路から形成される、CM
OS出力バッファを提供することである。
これら目標および目的に従えば、この発明は、過渡プ
ルアップ回路と、過渡プルダウン回路と、キーパ回路と
を含む、改良されたCMOS出力バッファの提供に関係して
いる。プルアップ回路は、ハイの駆動可能化パルス信号
に応答して出力ノードでローの論理レベルからハイの論
理レベルへの遷移を発生する。プルダウン回路は、ロー
の駆動可能化パルス信号に応答して、出力ノードでハイ
の論理レベルからローの論理レベルヘの遷移を発生す
る。キーパ回路は、ハイおよびローの駆動可能化パルス
信号に応答して、出力ノードがローからハイへの遷移を
行なった後で出力ノードをハイの論理レベルに維持し、
かつ出力ノードがハイからローへの遷移を行なった後で
出力ノードをローの論理レベルに維持する。
プルアップ回路は、主電極の一方が高過渡電源電圧に
接続され、他方の主電極が出力ノードに接続され、さら
に制御電極がハイの駆動可能化パルス信号を受信するよ
うに結合される、過渡プルアップ出力ドライバトランジ
スタを含む。プルダウン回路は、各々、主電極の一方が
低過渡電源電圧に接続され、他方の主電極が出力ノード
に接続され、さらに制御電極がローの駆動可能化パルス
信号を受信するように結合される、１個または２個の過
渡プルダウン出力ドライバトランジスタを含む。キーパ
回路は、Ｐチャネル出力ドライバMOSトランジスタおよ
びＮチャネル出力ドライバMOSトランジスタから形成さ
れる。
キーパ回路は、ハイおよびローの駆動可能化パルス信
号に応答して、出力ノードがハイからローへの遷移を行
なった後までＮチャネル出力ドライバトランジスタをオ
ンにすることを遅延するための、ラッチ遅延回路をさら
に含む。Ｐチャネル出力ドライバトランジスタは、その
ソースが電源電位に接続され、そのドレインが出力ノー
ドに接続され、さらにそのゲートが遅延回路の第１の出
力に結合される。Ｎチャネル出力ドライバトランジスタ
は、そのドレインが出力ノードに接続され、そのソース
が保持低電源電位に接続され、さらにそのゲートが遅延
回路の第２の出力に結合される。キーパ回路は、ハイの
駆動可能化パルス信号に応答して、出力ノードがローか
らハイへ遷移を行なっているときにＮチャネル出力ドラ
イバトランジスタを急速にオフするための、スピードア
ップ回路をさらに含む。
この発明のこれらおよび他の目的および利点は、全体
を通して同じ参照番号が対応する部分を含む添付の図面
に関連して読まれれば、次の詳細な説明からより十分に
明らかとなるであろう。
好ましい実施例の説明 ここで図面を参照すると、第１図にはこの発明の高速
低雑音CMOS出力バッファ10の概略回路図が示されてい
る。出力バッファ10はキーパ回路12、過渡プルアップ回
路14、および過渡プルダウン回路16を含む。キーパ回路
12のライン18上のノードＷの出力は出力パッド20に接続
され、それはライン11上のハイの駆動可能化パルス信号
HENBとライン13上のローの駆動可能化パルス信号LENBか
らなる入力信号に応答して、ハイまたは論理「１」のレ
ベル、またはローまたは論理「０」のレベルに駆動され
る。出力パッド20をハイの状態に駆動するのが望ましい
ときには、ハイの駆動可能化パルス信号HENBが断定さ
れ、すなわちHENB＝１になる。パッド20をローの状態に
駆動するのが望ましいときには、ローの駆動可能化パル
ス信号LENBが断定され、すなわちLENB＝１になる。しか
しながら、パルス信号HENBおよびLENBの双方が同時には
断定されないことが認められるべきである。
キーパ回路12は、第１のNOR論理ゲート22および第２
のNOR論理ゲート24から形成されるＲ−Ｓフリップフロ
ップまたはラッチを含む。第１の論理ゲート22は、Ｐチ
ャネルMOSトランジスタP1、ＰチャネルMOSトランジスタ
P2、ＮチャネルMOSトランジスタN1、およびＮチャネルM
OSトランジスタN2からなる。トランジスタP1はそのソー
スが電源電圧または電位VCC（典型的には＋5.0ボルト）
に接続され、そのゲートがトランジスタN2のゲートに接
続され、さらにそのドレインがトランジスタP2のソース
に接続される。トランジスタP2はそのゲートがトランジ
スタN1のゲートおよびパルス信号HENBに接続され、さら
にそのドレインがトランジスタN1のドレインに接続され
る。トランジスタN1はそのソースが接地電位に接続され
る。トランジスタN2はそのドレインがトランジスタN1の
ドレインに接続され、さらにそのソースが接地電位にま
た接続される。トランジスタP2およびN1の共通ゲートは
論理ゲート22の第１の入力を規定し、さらにトランジス
タP1およびN2の共通ゲートは論理ゲート22の第２の入力
を規定する。トランジスタN1およびN2の共通ドレインは
論理ゲート22の出力QBを規定する。
同様に、第２の論理ゲート24はＰチャネルMOSトラン
ジスタP3、ＰチャネルMOSトランジスタP4、ＮチャネルM
OSトランジスタN3、およびＮチャネルMOSトランジスタN
4からなる。トランジスタP3はそのソースが電源電位に
接続され、そのゲートがトランジスタN4のゲートに接続
され、さらにそのドレインがトランジスタP4のソースに
接続される。トランジスタP4はそのゲートがトランジス
タN3のゲートおよびパルス信号LENBに接続され、さらに
そのドレインがトランジスタN3のドレインに接続され
る。トランジスタN3はそのソースが接地電位に接続され
る。トランジスタN4はそのドレインがトランジスタN3の
ドレインに接続され、さらにそのソースが接地電位にま
た接続される。トランジスタP4およびN3の共通ゲートは
論理ゲート24の第１の入力を規定し、さらにトランジス
タP3およびN4の共通ゲートは論理ゲート24の第２の入力
を規定する。トランジスタN3およびN4の共通ドレインは
論理ゲート24の出力Ｑを規定する。
論理ゲート22の第１の入力はライン11に接続されて、
パルス信号HENBを受信し、さらに論理ゲート22の第２の
入力は論理ゲート24の出力Ｑに接続される。論理ゲート
24の第１の入力はライン13に接続されて、パルス信号LE
NBを受信し、さらに論理ゲート24の第２の入力は論理ゲ
ート22の出力QBに接続される。
キーパ回路12は第１のNAND論理ゲート26と第２のNAND
論理ゲート28をさらに含む。論理ゲート26はＰチャネル
MOSトランジスタP5、ＰチャネルMOSトランジスタP6、Ｎ
チャネルMOSトランジスタN5、およびＮチャネルMOSトラ
ンジスタN6からなる。トランジスタP5はそのソースが電
源電位VCCに接続され、そのゲートがライン15上のハイ
のインピーダンス制御信号HIZBに接続され、さらにその
ドレインがトランジスタN5のドレインに接続される。ト
ランジスタP6はそのソースが電源電位VCCにまた接続さ
れ、そのゲートが論理ゲート22の出力QBに接続され、さ
らにそのドレインがトランジスタP5のドレインに接続さ
れる。トランジスタN5はそのドレインがトランジスタP5
およびP6の共通ドレインに接続され、そのゲートがハイ
のインピーダンス信号HIZBに接続され、さらにそのソー
スがトランジスタN6のドレインに接続される。トランジ
スタN6はそのゲートがトランジスタP6のゲートに接続さ
れ、さらにそのソースが接地電位に接続される。トラン
ジスタP5およびN5の共通ゲートは論理ゲート26の第１の
入力を規定し、さらにトランジスタP6およびN6の共通ゲ
ートは論理ゲート26の第２の入力を規定する。トランジ
スタP5およびP6の共通ドレインはノードＹで論理ゲート
26の出力を規定する。
同様に、論理ゲート28はＰチャネルMOSトランジスタP
7、ＰチャネルMOSトランジスタP8、ＮチャネルMOSトラ
ンジスタN7、およびＮチャネルMOSトランジスタN8から
なる。トランジスタP7はそのソースが電源電位VCCに接
続され、そのゲートがライン15上のハイのインピーダン
ス制御信号HIZBに接続され、さらにそのドレインがトラ
ンジスタN7のドレインに接続される。トランジスタP8は
そのソースが電源電位VCCに接続され、そのゲートが論
理ゲート24の出力Ｑに接続され、さらにそのドレインが
トランジスタP7のドレインに接続される。トランジスタ
N7はそのドレインがトランジスタP7およびP8の共通ドレ
インに接続され、そのゲートがハイのインピーダンス制
御信号HIZBに接続され、さらそのソースがトランジスタ
N8のドレインに接続される。トランジスタN8はそのゲー
トがトランジスタP8のゲートに接続され、さらにそのソ
ースが接地電位に接続される。トランジスタP7およびN7
の共通ゲートは論理ゲート28の第１の入力を規定し、さ
らにトランジスタP8およびN8の共通ゲートは論理ゲート
28の第２の入力を規定する。トランジスタP7およびP8の
共通ドレインはノードＺで論理ゲート28の出力を規定す
る。
論理ゲート26の第１の入力はライン15に接続されて、
ハイのインピーダンス信号HIZBを受信し、さらに論理ゲ
ート26の第２の入力は論理ゲート22の出力QBに接続され
る。論理ゲート28の第１の入力はまたライン15に接続さ
れて、ハイのインピーダンス制御信号HIZBを受信し、さ
らに論理ゲート28の第２の入力は論理ゲート24の出力Ｑ
に接続される。
キーパ回路12は、ＰチャネルMOSトランジスタP11から
形成される第１のキーパ出力ドライバ装置と、Ｎチャネ
ルMOSトランジスタN11から形成される第２のキーパ出力
ドライバ装置とをさらに含む。第２のキーパ出力ドライ
バトランジスタN11は、出力ノードＷがローからハイへ
の遷移を行なうときにパルス信号HENBに応答してトラン
ジスタN11を急速にオフにするスピードアップ回路手段
をそれと関連させている。スピードアップ回路手段は１
対のＮチャネルMOSトランジスタN9、N10および１対のＰ
チャネルMOSトランジスタP9、P10からなる。トランジス
タP9およびN9のゲートは共にライン11上のパルス信号HE
NBに接続される。トランジスタP9はそのソースが電源電
位VCCに接続され、さらにそのドレインがトランジスタP
10のソースに接続される。トランジスタP10およびN10の
ゲートは共に論理ゲート26のノードＹで出力に接続され
る。トランジスタP10はそのドレインがトランジスタN9
およびN10の共通ドレインおよびトランジスタN11のゲー
トに接続される。トランジスタN9およびN10のソースは
また共にライン17に接続されて、典型的には０ボルトで
ある、保持低電源電圧HVSSを受ける。
第１のキーパ出力ドライバトランジスタP11はそのソ
ースが電源電位VCCに接続され、そのゲートが論理ゲー
ト28のノードＺで出力に接続され、さらにそのドレイン
が出力ノードＷでトランジスタN11のドレインに接続さ
れる。第２のキーパ出力ドライバトランジスタN11はそ
のソースがライン17で保持低電源電圧HVSSに接続され
る。トランジスタP11およびN11の共通ドレインはライン
18を介して出力パッド20にさらに接続される。パツド20
は出力バッファ10の出力を規定する。
過渡プルアップ回路14は、ＰチャネルMOSトランジス
タP12およびＮチャネルMOSトランジスタN12から形成さ
れる第１のCMOSインバータ11と、ＰチャネルMOSトラン
ジスタP13およびＮチャネルMOSトランジスタN13から形
成される第２のCMOSインバータI2と、ＮチャネルMOSト
ランジスタN16から形成される過渡プルアップ出力ドラ
イバ装置とを含む。トランジスタP12およびN12の共通ゲ
ートは第１のインバータI1の入力を規定し、さらにライ
ン11に接続されてパルス信号HENBを受信する。トランジ
スタP12およびN12の共通ドレインは第１のインバータI1
の出力を規定し、第２のインバータI2の入力を規定する
トランジスタP13およびN13の共通ゲートに接続される。
トランジスタP13およびN13の共通ドレインは第２のイン
バータI2の出力を規定し、プルアップ出力ドライバトラ
ンジスタN16のゲートに接続される。トランジスタN16は
そのソースがライン19に接続されて、典型的には＋5.0
ボルトである、高過渡電源電圧TVCCを受け、さらにその
ドレインは第２のキーパ出力ドライバトランジスタN11
のドレインに接続される。
過渡プルダウン回路16は、ＰチャネルMOSトランジス
タP14およびＮチャネルMOSトランジスタN14から形成さ
れる第３のCMOSインバータI3と、ＰチャネルMOSトラン
ジスタP15およびＮチャネルMOSトランジスタN15から形
成される第４のCMOSインバータI4と、ＮチャネルMOSト
ランジスタN17から形成される過渡プルダウン出力ドラ
イバ装置とを含む。トランジスタP14およびN14の共通ゲ
ートは第３のインバータI3の入力を規定し、ライン13に
接続されてパルス信号LENBを受信する。トランジスタP1
4およびN14の共通ドレインは第３のインバータI3の出力
を規定し、第４のインバータI4の入力を規定するトラン
ジスタP15およびN15の共通ゲートに接続される。トラン
ジスタP15およびN15の共通ドレインは第４のインバータ
I4の出力を規定し、プルダウン出力ドライバトランジス
タN17のゲートに接続される。トランジスタN17はそのソ
ースがライン21に接続されて、典型的には０ボルトであ
る、低過渡電源電圧TVSSを受け、さらにそのドレインが
第１のキーパ出力ドライバトランジスタP11のドレイン
に接続される。
出力バッファ10は第１のダイオード接続されたＮチャ
ネルMOSトランジスタN18と第２のダイオード接続された
ＮチャネルMOSトランジスタN19をさらに含む。トランジ
スタN18はそのドレインが電源電位VCCに接続され、さら
にそのゲートおよびソースがライン11に接続されてパル
ス信号HENBを受信する。トランジスタN18はダイオード
として機能し、パルス信号HENBが電力上昇の直前の接地
電位より１のMOSFET電圧しきい値VT分より高い値を越え
ないようにする。同様に、トランジスタN19はダイオー
ドとして機能し、パルス信号LENBが電力上昇の直前の接
地電位より１のMOSFET電圧しきい値VT分より高い値を越
えないようにする。
出力バッファ10はＮチャネルMOSトランジスタN20をさ
らに含み、そのトランジスタはそのドレインがライン11
に接続され、そのゲートがライン13に接続され、さらに
そのソースが接地電位に接続される。トランジスタN20
は、競合する駆動信号どうしが電力上昇の間ライン11お
よび13双方でのハイの論理レベルの同時の断定により出
力パッド20に与えられないように機能する。この状態が
生じた場合、トランジスタN20はパルス信号HENBの釣合
いをとるように設計されており、そのためそれはローの
論理レベルまで引張られ、それによりノードＷでの競合
する駆動を妨げる。
先に論じられたように、パルス信号HENBまたはLENBの
いずれかが出力パッド20をそれぞれハイの論理状態かロ
ーの論理状態へ駆動するように断定されるが、それらは
同時に断定されない。パルス信号HENBおよびLENBがロー
であり、かつハイのインピーダンス信号HIZBが断定され
る（HIZB＝ロー）と、ドレインがノードＷに結合された
トランジスタはすべて（N16、N17、P11およびN11）出力
ノードＷおよびパッド20を高インピーダンス状態に維持
するようにオフされる。バッファ10がパッド20を駆動す
るように可能化される間、ハイインピーダンス信号HIZB
は断定されず（HIZB＝ハイ）、キーパ回路12がパルス信
号HENBおよびLENBに応答することを可能にする。
この発明の高速低雑音CMOSバッファ10の動作を理解す
るために、ここで図面の第２図の（ａ）ないし（ｈ）に
対し言及していくが、これらは第１図のバッファ回路に
おいて種々の点で現われる波形を例示している。まず、
時間t1aからt8の間はハイのインピーダンス信号HIZBは
断定されない（HIZB＝ハイ）ことが仮定される。これは
第２図の（ａ）に示されている。さらに、第１のキーパ
出力ドライバトランジスタP11がオフされ、第２のキー
パ出力ドライバ装置N11がオフにされ、トランジスタN16
およびN17がまたオフにされることが仮定される。これ
はそれぞれ第２図の（ｅ）ないし（ｈ）に例示されてい
る。この状態のもとでは、出力ノードＷは、第２図の
（ｄ）からわかるように、不定の、ハイのインピーダン
ス論理状態にある。
時間t1でローの駆動パルス可能化信号LENBが断定され
ると（LENB＝ハイ）、過渡プルダウン出力ドライバトラ
ンジスタN17は急速にオンにされ、さらに過渡プルアッ
プ出力ドライバトランジスタN16はオフのままである。
これは第２図の（ｆ）および（ｅ）に描かれている。こ
れらはトランジスタN16およびN17においてそれらの同時
の導通による共通の電流を回避し、それにより寄生装荷
および伝播遅延を減じる。トランジスタN17がオンにさ
れると、それは低過渡電源電圧TVSSに電流経路を与える
ことにより「プルダウン」機能を実施し、それは出力ノ
ードＷおよびパッド20をローの論理レベルに引張る。こ
れは第２図の（ｄ）の時間t2で示されている。この点で
は、第２のキーパ出力ドライバトランジスタN11はオン
になり始めていない。したがって、ハイからローへの遷
移の間のライン21における低過渡電源電圧TVSSで発生さ
れる雑音のスパイクはキーパ回路においてトランジスタ
N11により保持低電源電圧HVSSから絶縁される。
その後、時間t3で（第２図の（ｈ））、出力ノードＷ
またはパッド20が既にハイからローへの遷移を行なって
しまった後で、トランジスタN11はオンにされる。論理
ゲート22、24、26およびキーパ回路スピードアップ手段
（装置N9、P9、N10、およびP10）は遅延手段として働
き、トランジスタN11がオンになるのを遅延させるが、
これはパルス信号LENBが、トランジスタN11のゲートに
達する前にこれら論理ゲートを通って移動しなければな
らないからである。
時間t4でパルス信号HENBが断定されると（HENB＝
１）、過渡プルアップ出力ドライバトランジスタN16は
急速にオンになり、トランジスタN17はオフのままであ
る。これは第２図の（ｂ）、（ｅ）、および（ｆ）から
わかる。これは再びトランジスタN16およびN17において
共通電流を回避する。さらに、パルス信号HENBの断定に
より、第２のキーパ出力ドライバトランジスタN11は急
速にオフにされることが第２図の（ｈ）から認められる
であろう。トランジスタN11のこの急速なターンオフは
トランジスタP9、N9、P10およびN10により形成されるス
ピードアップ手段により達成される。これはトランジス
タN16およびN11においてそれらの同時の導通により共通
電流を回避し、それによりローからハイへの遷移の遅延
を減じ、過渡供給電流を現象し、さらに保持低電源電圧
HVSSへの雑音の投入を防ぐ。トランジスタN16がオンに
なると、それは高遷移電源電圧TVCCから出力ノードＷへ
電流を与えることにより「プルアップ」機能を実施す
る。これは第２図の（ｄ）に例示されている。この点で
は、第１のキーパ出力ドライバトランジスタP11はオン
になり始めていない。その後、時間t5で、トランジスタ
P11はオンになり、出力ノードＷでハイの論理レベルを
維持する。これは第２図の（ｇ）に描かれている。
時間t6で信号LENBが再び断定されると、その動作はト
ランジスタP11を除けば先に説明されたものと同一にな
る、第２図の（ｇ）でわかるように、時間t7までトラン
ジスタP11のターンオフの遅延が存在する。この遅延は
遅延手段として機能する同じ論理ゲート24および28によ
り引き起こされる。したがって、過渡プルダウン出力ド
ライバトランジスタN17は、第１のキーパ出力ドライバ
トランジスタP11がオフになるとオンになり、それによ
り共通電流を生じる。しかしながら、トランジスタP11
の寸法がトランジスタN17の寸法よりずっと小さくなる
ようにすることにより、共通電流は非常に小さくなり、
それより無視し得る遅延を引き起こす。
それゆえ先の説明から、過渡出力ドライバトランジス
タN16およびN17はそれぞれパルスＡ（第２図の（ｂ））
およびパルスＢ（第２図の（ｃ））の持続中のみ出力ノ
ードＷを駆動することと、過渡プルアップおよびプルダ
ウン回路は、これらのパルスの分離のため脱断定（deas
sertion）遅延が比較的重要とならず、最小断定遅延に
対し最適化され得ることがわかる。その後、キーパ回路
12における出力ドライバトランジスタN11およびP11は過
渡出力ドライバ装置より比較的小さい装置で駆動を維持
するために使用される。より小さな装置はより高いイン
ピーダンスを有するので、出力遷移の発生に続くどんな
誘導性リンギングまたは振動も、駆動を維持するための
過渡出力装置だけを使用している設計よりもより急速に
勢いを殺がれる。さらに、複数個のこれら主力バッファ
10を含む集積回路において、高過渡電源電圧TVCCおよび
低過渡電源電圧TVSSは出力バッファ間で電源誘導漏話を
発生せずに共有され得て、それは保持低電源電圧HVSSお
よび電源電位VCCが出力ノードＷで高過渡電源電圧TVCC
および低過渡電源電圧TVSSから分離または隔離されるか
らである。出力バッファ１個のバスを形成するならば、
ライン17上の保持低電源電位HVSSおよびライン21上の低
過渡電源電圧TVSSは、そのような漏話の問題が起こらな
いので共に結合され得る。
ここで第３図を参照すると、この発明に従って構成さ
れるCMOS出力バッファの代替の実施例の概略回路図が示
されている。第３図の回路は実質的に第１図の回路に同
一であるので、ここではそれらの違いだけを論じてい
く。直列接続されたインバータI5およびI6はライン13と
トランジスタN20のゲートの間で相互接続される。ライ
ン13がプルダウン回路16aをオンにするのに十分な電圧
に駆動されるならば、インバータI5およびI6はトランジ
スタN20がオンになるようにし、これはライン11上のパ
ルス信号HENBが低電圧になるように強制し、それにより
プルアップ回路14aのターンオンを防ぎ、従ってパッド2
0aに対する競合する駆動を回避する。２個のインバータ
I1、I2および第１図のプルアップ回路14におけるＮチャ
ネル出力駆動トランジスタN16は、ＰチャネルMOSトラン
ジスタP12aおよびＮチャネルMOSトランジスタN12aから
形成される１個のインバータI1aと、Ｐチャネル過渡出
力ドライバトランジスタP16aとに置換されている。
さらに、第１図のＮチャネル出力ドライバトランジス
タN17はより小型のＮチャネルトランジスタN17aおよび
ＰチャネルトランジスタP17aに置換されている。これは
ハイからローへの遷移に続く出力ノードＷでのリンギン
グを除去し、かつ低過渡電源電圧TVSSからのピーク過渡
電流を減じるように働く。トランジスタP17aはそのソー
スが出力ノードＷに接続され、そのゲートがインバータ
I3aの出力に接続され、さらにそのドレインがライン21
に接続される。保持低電源電位HVSSおよび低過渡電源電
圧TVSSはライン21で共に結合されることがまた認められ
るべきである。
パルス信号LENBが断定されると、トランジスタP17aは
オンにされて、ピークレベルに近い低過渡電源電圧TVSS
で電流を受取るが、同時に出力ノードＷで電圧レベルを
減じる。トランジスタN17aがオンになり始めると、トラ
ンジスタP17aは次第に減少する出力電圧レベルのために
オフになり始める。従って、低過渡電源電圧TVSSからの
合計電流は大半のこの遷移の間は本質的に一定のままで
ある。その結果、低過渡電源電圧TVSSの電源レベルは急
速に０に戻り、低過渡電源電圧TVSSの振動を減じると同
時に、出力ノードでのリンギングを減じる。さらに、よ
り小さな寸法のトランジスタN17aはさらに振動の勢いを
殺ぐ、より大きなインピーダンスを生じる。こういった
変化を除けば、第３図における回路の動作は第１図の回
路の動作と同一である。
ここで第４図を参照すると、この発明に従って構成さ
れるCMOS出力バッファの別な代替の実施例の概略回路図
が示されている。ライン17上の保持低電源電位HVSSがラ
イン21上の低過渡電源電圧TVSSから分離されることを除
けば、第４図の回路は実質的に第３図の回路に同一であ
る。この変化を除けば、第４図における回路成分および
それらの動作は第３図の回路のものと同一であり、従っ
て繰返し言及されない。
第５図には、この発明に従って構成されるCMOS出力バ
ッファのなお別な実施例の概略回路図が描かれている。
第５図の回路は、ＰチャネルトランジスタP17aが除去さ
れて経費を減じるということを除けば、第３図の回路と
実質的に同一である。この違いを除けば、第５図におけ
る回路成分およびそれらの動作は第３図の回路のものと
同一であり、従って再び論じられない。
第１図の過渡プルアップ出力ドライバトランジスタN1
6はＮチャネルMOSトランジスタとして示されてきたが、
このトランジスタはＰチャネルMOSトランジスタまたは
バイポーラトランジスタと置換され得ることが当業者に
より理解されるべきである。同様に、第１図の過渡プル
ダウン出力ドライバトランジスタN17はＰチャネルMOSト
ランジスタまたはバイポーラトランジスタと置換され得
る。
先の詳細な説明から、この発明は、過渡プルアップ回
路、過渡プルダウン回路、およびキーパ回路から形成さ
れる改良されたCMOS出力バッファを提供することがわか
る。この発明の出力バッファは高い動作速度と高い耐雑
音性を有する。
現在この発明の好ましい実施例であると考えられるも
のが例示されかつ説明されてきたが、この発明の真の範
囲から逸脱することなしに、種々の変更および修正がな
され得ること、および同等物がそれの要素の代わりに使
用され得ることが当業者により理解されるであろう。さ
らに、この発明の中心の範囲から逸脱することなしに、
特定の状況または材料をこの発明の教示に適合させるよ
うに多くの修正がなされ得る。それゆえ、この発明はこ
の発明を実行するために熟考された最良のモードとして
開示された特定の実施例には限定されないこと、しかし
この発明は前掲の特許請求の範囲の範囲に入るすべての
実施例を含むことが意図されている。
【図面の簡単な説明】 第１図は、この発明の原理に従って構成されたCMOS出力
回路の概略回路図である。 第２図の（ａ）ないし（ｈ）は第１図の回路の種々の点
での波形であり、これらはこの回路の動作を理解する際
に有用である。 第３図はこの発明の代替の実施例の概略回路図である。 第４図はこの発明の代替の実施例の概略回路図である。 第５図はこの発明の代替の実施例の概略回路図である。 図において、10はCMOS出力バッファ、12はキーパ回路、
14は過渡プルアップ回路、16は過渡プルダウン回路、20
は出力パッド、22および24はNOR論理ゲート、26および2
8はNAND論理ゲートである。

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】改良されたCMOS出力バッファであって、 ハイの駆動可能化パルス信号に応答して、出力ノードで
    ローの論理レベルからハイの論理レベルへの遷移を発生
    するための過渡プルアップ回路手段を含み、 前記プルアップ回路手段は、主電極の一方が高過渡電源
    電圧に接続され、他方の主電極が出力ノードに接続さ
    れ、さらに制御電極がハイの駆動可能化パルス信号を受
    信するように結合される過渡プルアップ出力ドライバト
    ランジスタを含み、 ローの駆動可能化パルス信号に応答して、出力ノードで
    ハイの論理レベルからローの論理レベルへの遷移を発生
    するための過渡プルダウン回路手段を含み、 前記プルダウン回路手段は、主電極の一方がローの過渡
    電源電圧に接続され、 他方の主電極が出力ノードに接続され、さらに制限電極
    がローの駆動可能化パルス信号を受信するように結合さ
    れる過渡プルダウン出力ドライバトランジスタを含み、 ハイおよびローの駆動可能化パルス信号に応答して、出
    力ノードがローからハイへの遷移を行なった後で出力ノ
    ードをハイの論理レベルに維持し、かつ出力ノードがハ
    イからローへの遷移を行なった後で出力ノードをローの
    論理レベルに維持するためのキーパ回路手段を含み、 前記キーパ回路手段が、Ｐチャネル出力ドライバMOSト
    ランジスタとＮチャネル出力ドライバMOSトランジスタ
    を含み、 前記キーパ回路手段が、ハイおよびローの駆動可能化パ
    ルス信号に応答しかつ第１および第２の出力を有して、
    出力ノードがハイからローへの遷移を完了した後までＮ
    チャネル出力駆動トランジスタをオンにすることを遅延
    するための遅延手段をさらに含み、 前記Ｐチャネル出力ドライバトランジスタは、そのソー
    スが電源電位に接続され、そのドレインが出力ノードに
    接続され、さらにそのゲートが前記遅延手段の第１の出
    力に結合され、 前記Ｎチャネル出力ドライバトランジスタは、そのドレ
    インが出力ノードに接続され、そのソースが保持低電源
    電圧に接続され、さらにそのゲートが前記遅延手段の第
    ２の出力に結合され、 前記キーパ回路手段は、ハイの駆動可能化パルス信号に
    応答して、出力ノードがローからハイへの遷移を行なっ
    ているときにＮチャネル出力駆動トランジスタを急速に
    オフにするためのスピードアップ手段をさらに含み、さ
    らに 前記ＰチャネルおよびＮチャネル出力ドライバトランジ
    スタが、前記過渡プルアップおよびプルダウン出力ドラ
    イバトランジスタより比較的小さくなるような大きさに
    される、CMOS出力バッファ。
  2. 【請求項２】前記過渡プルアップ出力ドライバトランジ
    スタがＮチャネルMOSトランジスタである、請求項１に
    記載のCMOS出力バッファ。
  3. 【請求項３】前記過渡プルダウン出力ドライバトランジ
    スタが前記ＮチャネルMOSトランジスタである、請求項
    ２に記載のCMOS出力バッファ。
  4. 【請求項４】前記過渡プルアップ出力ドライバトランジ
    スタがＰチャネルMOSトランジスタである、請求項１に
    記載のCMOS出力バッファ。
  5. 【請求項５】前記過渡プルダウン出力ドライバトランジ
    スタがＮチャネルMOSトランジスタである、請求項４に
    記載のCMOS出力バッファ。
  6. 【請求項６】前記過渡プルアップ出力ドライバトランジ
    スタがバイポーラトランジスタである、請求項１に記載
    のCMOS出力バッファ。
  7. 【請求項７】前記過渡プルダウン出力ドライバトランジ
    スタがバイポーラトランジスタである、請求項６に記載
    のCMOS出力バッファ。
  8. 【請求項８】前記遅延手段が、第１および第２の入力お
    よび出力を有する第１のNOR論理ゲートと、第１および
    第２の入力および出力を有する第２のNOR論理ゲート
    と、第１および第２の入力および出力を有する第１のNA
    ND論理ゲートと、第１および第２の入力および出力を有
    する第２のNAND論理ゲートとを含み、前記第１のNORゲ
    ートはその第１の入力がハイの駆動可能化パルス信号を
    受信するように接続され、その第２の入力が前記第２の
    NORゲートの出力に接続され、さらにその出力が前記第
    １のNANDゲートの第１の入力に接続され、前記第２のNO
    Rゲートはその第１の入力がローの駆動可能化パルス信
    号を受信するように接続され、その第２の入力が前記第
    １のNORゲートの出力に接続され、さらにその出力が前
    記第２のNANDゲートの第１の入力に接続され、前記第１
    のNANDゲートはその第２の入力がハイのインピーダンス
    制御信号を受信するように接続され、さらにその出力が
    前記Ｎチャネル出力ドライバトランジスタのゲートに結
    合され、前記第２のNANDゲートはその第２の入力がハイ
    のインピーダンス制御信号を受信するように接続され、
    さらにその出力が前記Ｐチャネル出力ドライバトランジ
    スタのゲートに接続される、請求項１に記載のCMOS出力
    バッファ。
  9. 【請求項９】前記第１のNORゲート、第２のNORゲート、
    第１のNANDゲートおよび第２のNANDゲートの各々が１対
    のＰチャネルMOSトランジスタおよび１対のＮチャネルM
    OSトランジスタから形成される、請求項８に記載のCMOS
    出力バッファ。
  10. 【請求項１０】ハイの駆動可能化パルス信号と前記過渡
    プルアップ出力ドライバトランジスタの制御電極との間
    で相互接続される第１のインバータ手段をさらに含む、
    請求項１に記載のCMOS出力バッファ。
  11. 【請求項１１】ローの駆動可能化パルス信号と前記過渡
    プルダウン出力ドライバトランジスタの制御電極との間
    で相互接続される第２のインバータ手段をさらに含む、
    請求項10に記載のCMOS出力バッファ。
  12. 【請求項１２】前記過渡プルアップトランジスタがＮチ
    ャネルMOSトランジスタを含み、さらに前記第１のイン
    バータ手段が１対の直列接続されたCMOSインバータを含
    む、請求項10に記載のCMOS出力バッファ。
  13. 【請求項１３】前記過渡プルアップトランジスタがＰチ
    ャネルMOSトランジスタを含み、さらに前記第１のイン
    バータ手段が１個のCMOSインバータを含む、請求項10に
    記載のCMOS出力バッファ。
  14. 【請求項１４】前記過渡プルダウントランジスタがＮチ
    ャネルMOSトランジスタを含み、さらに前記第２のイン
    バータ手段が１対の直列接続されたCMOSインバータを含
    む、請求項11に記載のCMOS出力バッファ。
  15. 【請求項１５】ハイおよびローの駆動可能化パルス信号
    が、電力上昇前の接地電位より１のMOSFETしきい値分高
    い値を超えないようにするためのダイオード手段をさら
    に含む、請求項１に記載のCMOS出力バッファ。
  16. 【請求項１６】前記ダイオード手段が、ハイの駆動可能
    化パルス信号と電源電位との間で接続される第１のダイ
    オード接続されたＮチャネルMOSトランジスタと、ロー
    の駆動可能化パルス信号と電源電位との間で接続された
    第２のダイオード接続されたＮチャネルMOSトランジス
    タとを含む、請求項15に記載のCMOS出力バッファ。
  17. 【請求項１７】電力上昇中に出力ノードに対する競合す
    る駆動を防ぐための手段をさらに含む、請求項１に記載
    のCMOS出力バッファ。
  18. 【請求項１８】競合する駆動を防ぐための前記手段が、
    ドレインがハイの駆動可能化パルス信号に接続され、ゲ
    ートがローの駆動可能化パルス信号に接続され、さらに
    ソースが接地電位に接続されるＮチャネルMOSトランジ
    スタを含む、請求項17に記載のCMOS出力バッファ。
  19. 【請求項１９】その主電極の一方が低過渡電源電圧に接
    続され、その他方の主電極が出力ノードに接続され、さ
    らにその制御電極が１対の直列接続されたCMOSインバー
    タ間に接続されるＰチャネルトランジスタをさらに含
    む、請求項14に記載のCMOS出力バッファ。
  20. 【請求項２０】改良されたCMOS出力バッファであって、 ハイの駆動可能化パルス信号に応答して、出力ノードで
    ローの論理レベルからハイの論理レベルへの遷移を発生
    するための過渡プルアップ回路手段と、 ローの駆動可能化パルス信号に応答して、出力ノードで
    ハイの論理レベルからローの論理レベルへの遷移を発生
    するための過渡プルダウン回路手段と、 ハイおよびローの駆動可能化パルス信号に応答して、出
    力ノードがローからハイへの遷移を行なった後で出力ノ
    ードをハイの論理レベルに維持し、かつ出力ノードがハ
    イからローへの遷移を行なった後で出力ノードをローの
    論理レベルに維持するためのキーパ回路手段とを含み、 前記キーパ回路手段がＰチャネル出力ドライバMOSトラ
    ンジスタとＮチャネル出力ドライバMOSトランジスタと
    を含み、 前記キーパ回路手段が、ハイおよびローの駆動可能化パ
    ルス信号に応答して、出力ノードがハイからローへの遷
    移を完了した後までＮチャネル出力ドライバトランジス
    タをオンにすることを遅延するための遅延手段をさらに
    含み、さらに 前記キーパ回路が、ハイの駆動可能化パルス信号に応答
    して、出力ノードがローからハイへの遷移を行なってい
    るときにＮチャネル出力ドライバトランジスタを急速に
    オフにするためのスピードアップ手段をさらに含む、CM
    OS出力バッファ。
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