JP2681144B2 - 半導体装置用リードフレーム - Google Patents
半導体装置用リードフレームInfo
- Publication number
- JP2681144B2 JP2681144B2 JP1213666A JP21366689A JP2681144B2 JP 2681144 B2 JP2681144 B2 JP 2681144B2 JP 1213666 A JP1213666 A JP 1213666A JP 21366689 A JP21366689 A JP 21366689A JP 2681144 B2 JP2681144 B2 JP 2681144B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- lead frame
- lead
- island
- support lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置用リードフレームに係り、特に
半導体素子を載置するアイランドを支持するサポートリ
ードの形状に関するものである。
半導体素子を載置するアイランドを支持するサポートリ
ードの形状に関するものである。
第５図は従来の半導体装置用リードフレームのアイラ
ンド付近の要部側面図であり、第６図はその斜視図を示
す。
ンド付近の要部側面図であり、第６図はその斜視図を示
す。
第５図，第６図において、１は半導体素子（図示せ
ず）を載置するアイランド、２はこのアイランド１を支
持するサポートリード、2aは前記サポートリード２のデ
ィスプレイ加工により形成された傾斜部である。
ず）を載置するアイランド、２はこのアイランド１を支
持するサポートリード、2aは前記サポートリード２のデ
ィスプレイ加工により形成された傾斜部である。
従来の半導体装置用リードフレームは以上のように構
成されているので、サポートリードの傾斜部2aのディス
プレイ加工深さが1mm以上必要な場合には、サポートリ
ード２にクラックが入ったり、あるいは切れたりする問
題があった。
成されているので、サポートリードの傾斜部2aのディス
プレイ加工深さが1mm以上必要な場合には、サポートリ
ード２にクラックが入ったり、あるいは切れたりする問
題があった。
この発明は上記の問題点を解消するためになされたも
ので、サポートリードの傾斜部のディプレイ加工を1mm
以上深くすることが可能である半導体装置用リードフレ
ームを得ることを目的とする。
ので、サポートリードの傾斜部のディプレイ加工を1mm
以上深くすることが可能である半導体装置用リードフレ
ームを得ることを目的とする。
この発明に係る半導体装置用リードフレームは、半導
体素子を載置するアイランドと、このアイランドを支持
するサポートリードとを備え、このサポートリードに傾
斜部を設けてサポートリードとアイランドとの間に最終
段差Ｈを設けるものにおいて、サポートリードに２ケ所
以上の折返し部を設け、この折返し部の両側に最終段差
Ｈより小さい段差ｈ（h1,h2,h3,…）を有する傾斜部を
備え、これらの段差ｈの集積が最終段差Ｈとなるように
したことを特徴とする 〔作用〕 この発明における半導体装置用リードフレームは、サ
ポートリードに折返し部を設け、かつ、傾斜部をディス
プレイ加工により形成しているので、ディプレス加工の
深さが1mm以上必要な場合でも加工可能となる。
体素子を載置するアイランドと、このアイランドを支持
するサポートリードとを備え、このサポートリードに傾
斜部を設けてサポートリードとアイランドとの間に最終
段差Ｈを設けるものにおいて、サポートリードに２ケ所
以上の折返し部を設け、この折返し部の両側に最終段差
Ｈより小さい段差ｈ（h1,h2,h3,…）を有する傾斜部を
備え、これらの段差ｈの集積が最終段差Ｈとなるように
したことを特徴とする 〔作用〕 この発明における半導体装置用リードフレームは、サ
ポートリードに折返し部を設け、かつ、傾斜部をディス
プレイ加工により形成しているので、ディプレス加工の
深さが1mm以上必要な場合でも加工可能となる。
第１図はこの発明の一実施例を示す半導体装置用リー
ドフレームの平面図、第２図は第１図に示す半導体装置
用リードフレームのサポートリードの要部斜視図、第３
図は第１図の半導体装置用リードフレームに半導体素子
を設置した状態を示す側面構造図である。
ドフレームの平面図、第２図は第１図に示す半導体装置
用リードフレームのサポートリードの要部斜視図、第３
図は第１図の半導体装置用リードフレームに半導体素子
を設置した状態を示す側面構造図である。
第１図，第２図において、アイランド１を支持するサ
ポートリード２に折返し部2bが２か所設けられており、
かつ、折返し部2b間はディプレス加工によりジグザグ状
（階段状）に傾斜部2bが設けられている。
ポートリード２に折返し部2bが２か所設けられており、
かつ、折返し部2b間はディプレス加工によりジグザグ状
（階段状）に傾斜部2bが設けられている。
第３図は第１図及び第２図に示した半導体装置用リー
ドフレームに半導体素子３を載置し、金属細線４を介し
てリードフレームのインナーリード５に接続している様
子を示す断面図である。
ドフレームに半導体素子３を載置し、金属細線４を介し
てリードフレームのインナーリード５に接続している様
子を示す断面図である。
すなわち、第３図に示すように、サポートリード２の
各折返し部2bの両側に所定の段差h1,h2,h3を有する傾斜
部2aを設けて、これらの段差（h1,h2,h3）の集積により
最終段差Ｈを得るようにした。これによりディプレス加
工に際しての塑性変形量が少なく、特に折返し部2bなど
におけるサポートリードの曲げ角度が緩和され、クラッ
クが入ったり切れが生じたりしなくなる。また、半導体
素子３の厚みが厚い場合でも、ディプレス加工を深くす
ることが可能で金属細線４の半導体素子３へのエッヂシ
ョートを起こさないように組立ることが可能である。
各折返し部2bの両側に所定の段差h1,h2,h3を有する傾斜
部2aを設けて、これらの段差（h1,h2,h3）の集積により
最終段差Ｈを得るようにした。これによりディプレス加
工に際しての塑性変形量が少なく、特に折返し部2bなど
におけるサポートリードの曲げ角度が緩和され、クラッ
クが入ったり切れが生じたりしなくなる。また、半導体
素子３の厚みが厚い場合でも、ディプレス加工を深くす
ることが可能で金属細線４の半導体素子３へのエッヂシ
ョートを起こさないように組立ることが可能である。
第４図はこの発明の他の実施例による半導体装置用リ
ードフレームを示す平面図である。第４図の実施例では
サポートリード２の一部を二股に形成し、支持強度を高
めたものである。
ードフレームを示す平面図である。第４図の実施例では
サポートリード２の一部を二股に形成し、支持強度を高
めたものである。
また上記実施例においては、サポートリード２の折返
し部2bを２か所または３か所にしたものを示したが、こ
れ以上折返し部2bを増設しても構わない。
し部2bを２か所または３か所にしたものを示したが、こ
れ以上折返し部2bを増設しても構わない。
以上のようにこの発明によれば、サポートリード２に
設けた少なくとも２ヵ所の折返し部2bの両側に所定の段
差Ｈより小さい段差ｈ（h1,h2,h3,…）を有する傾斜部2
aを設け、これらの段差ｈの集積により最終段差Ｈが得
るように構成しているので、ディプレス加工等に際して
の塑性変形量が少なく、折り曲げ加工部にクラックが入
ったり切断したりすることがなくなる。その結果、最終
段差Ｈを深くとることが可能となり半導体素子（特にセ
ンサー等）が厚くなっても適用できる効果がある。
設けた少なくとも２ヵ所の折返し部2bの両側に所定の段
差Ｈより小さい段差ｈ（h1,h2,h3,…）を有する傾斜部2
aを設け、これらの段差ｈの集積により最終段差Ｈが得
るように構成しているので、ディプレス加工等に際して
の塑性変形量が少なく、折り曲げ加工部にクラックが入
ったり切断したりすることがなくなる。その結果、最終
段差Ｈを深くとることが可能となり半導体素子（特にセ
ンサー等）が厚くなっても適用できる効果がある。
第１図はこの発明の一実施例による半導体装置用リード
フレームを示す平面図、第２図は第１図の要部斜視図、
第３図は第１図の半導体装置用リードフレームに半導体
素子を設置した状態を示す側面図、第４図はこの発明の
他の実施例を示す半導体装置用リードフレームの平面
図、第５図は従来の半導体装置用リードフレームを示す
側面図、第６図は第５図の斜視図である。 図中、１はアイランド、２はサポートリード、2aは傾斜
部、2bは折返し部、３は半導体素子、４は金属細線、５
はインナリードである。 なお、図中同一符号は同一又は相当部分を示す。
フレームを示す平面図、第２図は第１図の要部斜視図、
第３図は第１図の半導体装置用リードフレームに半導体
素子を設置した状態を示す側面図、第４図はこの発明の
他の実施例を示す半導体装置用リードフレームの平面
図、第５図は従来の半導体装置用リードフレームを示す
側面図、第６図は第５図の斜視図である。 図中、１はアイランド、２はサポートリード、2aは傾斜
部、2bは折返し部、３は半導体素子、４は金属細線、５
はインナリードである。 なお、図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】半導体素子を載置するアイランドと、この
アイランドを支持するサポートリードとを備え、このサ
ポートリードに傾斜部を設けてサポートリードと前記ア
イランドとの間に最終段差Ｈを有する半導体装置用リー
ドフレームにおいて、 前記サポートリードに２ケ所以上の折返し部を設け、こ
の折返し部の両側に最終段差Ｈより小さい段差ｈを有す
る傾斜部を備え、これらの段差ｈの集積が前記最終段差
Ｈとなるようにしたことを特徴とする半導体装置用リー
ドフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213666A JP2681144B2 (ja) | 1989-08-19 | 1989-08-19 | 半導体装置用リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213666A JP2681144B2 (ja) | 1989-08-19 | 1989-08-19 | 半導体装置用リードフレーム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0377356A JPH0377356A (ja) | 1991-04-02 |
| JP2681144B2 true JP2681144B2 (ja) | 1997-11-26 |
Family
ID=16642950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1213666A Expired - Lifetime JP2681144B2 (ja) | 1989-08-19 | 1989-08-19 | 半導体装置用リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2681144B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582696A (ja) * | 1991-09-19 | 1993-04-02 | Mitsubishi Electric Corp | 半導体装置のリードフレーム |
| US5789806A (en) * | 1995-08-02 | 1998-08-04 | National Semiconductor Corporation | Leadframe including bendable support arms for downsetting a die attach pad |
| US6072230A (en) * | 1997-09-09 | 2000-06-06 | Texas Instruments Incorporated | Exposed leadframe for semiconductor packages and bend forming method of fabrication |
| DE10144468A1 (de) * | 2001-09-10 | 2003-04-03 | Infineon Technologies Ag | Elektronisches Bauteil mit auf der Unterseite verteilten Außenkontakten |
| DE102015100262A1 (de) * | 2015-01-09 | 2016-07-14 | Osram Opto Semiconductors Gmbh | Leiterrahmen und Verfahren zum Herstellen eines Chipgehäuses sowie Verfahren zum Herstellen eines optoelektronischen Bauelements |
| US20180040487A1 (en) * | 2015-07-02 | 2018-02-08 | Renesas Electronics Corporation | Manufacturing method of semiconductor device and semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142840U (ja) * | 1984-08-22 | 1986-03-19 | 日本電気株式会社 | 半導体装置 |
-
1989
- 1989-08-19 JP JP1213666A patent/JP2681144B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0377356A (ja) | 1991-04-02 |
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