JP2677193B2 - 二重化情報処理装置 - Google Patents
二重化情報処理装置Info
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- JP2677193B2 JP2677193B2 JP6106532A JP10653294A JP2677193B2 JP 2677193 B2 JP2677193 B2 JP 2677193B2 JP 6106532 A JP6106532 A JP 6106532A JP 10653294 A JP10653294 A JP 10653294A JP 2677193 B2 JP2677193 B2 JP 2677193B2
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Description
【０００１】
【産業上の利用分野】本発明は、装置本体側の第１，第
２のシステムバスにそれぞれ接続されるとともに、シス
テム間バスで相互に接続された第１，第２のレセプタク
ルと、それぞれ第１，第２のレセプタクルに挿入され、
二重化運用可能されている第１系統，第２系統のプロセ
ッサカードとからなる二重化情報処理装置 に関す
る。
２のシステムバスにそれぞれ接続されるとともに、シス
テム間バスで相互に接続された第１，第２のレセプタク
ルと、それぞれ第１，第２のレセプタクルに挿入され、
二重化運用可能されている第１系統，第２系統のプロセ
ッサカードとからなる二重化情報処理装置 に関す
る。
【０００２】
【従来の技術】単独のプロセッサカードと、バスで接続
され、プロセッサカードの配下にある装置を運用状態に
置いたままで、プロセッサカードの挿入および抜去が可
能な電子回路や、バスで接続された配下のパッケージの
抜去時に予告信号を発生させ、予告信号をプロセッサカ
ードに送ることによって、不確定データの発生を防止す
る従来例が特開昭６３−０７３５９７号公報に開示され
ている。しかし開示された技術は、二重化された情報処
理装置、特には二重化された運用状態のプロセッサパッ
ケージを挿抜できるような技術ではない。
され、プロセッサカードの配下にある装置を運用状態に
置いたままで、プロセッサカードの挿入および抜去が可
能な電子回路や、バスで接続された配下のパッケージの
抜去時に予告信号を発生させ、予告信号をプロセッサカ
ードに送ることによって、不確定データの発生を防止す
る従来例が特開昭６３−０７３５９７号公報に開示され
ている。しかし開示された技術は、二重化された情報処
理装置、特には二重化された運用状態のプロセッサパッ
ケージを挿抜できるような技術ではない。
【０００３】また、二重化制御装置をプロセッサ間に有
するような二重化制御装置の挿抜に関する技術が特開平
０１−１３４６３４号公報に開示されているが、本発明
のように二重化制御装置を用いない二重化情報処理装置
におけるプロセッサカードの挿抜技術を教示してはいな
い。
するような二重化制御装置の挿抜に関する技術が特開平
０１−１３４６３４号公報に開示されているが、本発明
のように二重化制御装置を用いない二重化情報処理装置
におけるプロセッサカードの挿抜技術を教示してはいな
い。
【０００４】
【発明が解決しようとする課題】上述の従来の技術にお
いては、二重化運用状態において、二重化された２つの
系のプロセッサカードが通信中に、オペレーションミス
等で一方の系のプロセッサカードを抜去すると障害を発
生してしまう。また、一方の系のプロセッサカードの抜
去時に、他方の系のプロセッサカードに障害が上がるの
を防止することができない。
いては、二重化運用状態において、二重化された２つの
系のプロセッサカードが通信中に、オペレーションミス
等で一方の系のプロセッサカードを抜去すると障害を発
生してしまう。また、一方の系のプロセッサカードの抜
去時に、他方の系のプロセッサカードに障害が上がるの
を防止することができない。
【０００５】本発明は上記問題点に鑑み、二重化運用状
態において、一方の系のプロセッサカードを抜去しても
障害が発生せず、また、他方の系のプロセッサカードに
障害等の影響を与えない二重化情報処理装置を提供する
ことを目的とする。
態において、一方の系のプロセッサカードを抜去しても
障害が発生せず、また、他方の系のプロセッサカードに
障害等の影響を与えない二重化情報処理装置を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】本発明の二重化情報処理
装置は、装置本体側の第１，第２のシステムバスにそれ
ぞれ接続されるとともに、システム間バスで相互に接続
された第１，第２のレセプタクルと、それぞれ第１，第
２のレセプタクルに挿入され、二重化運用可能されてい
る第１系統，第２系統のプロセッサカードとからなる二
重化情報処理装置であって、第１，第２のレセプタクル
からの第１系統，第２系統のプロセッサカードの抜去が
開始されても、抜去が一定距離だけ進行するまで、両者
の電気的接続を維持する第１，第２の接続維持手段と、
第１，第２のレセプタクルからの第１系統，第２系統の
プロセッサカードの抜去が開始されると第１系統，第２
系統のプロセッサカードの抜去をそれぞれ検出し、第
１，第２のレセプタクルへの第１系統，第２系統のプロ
セッサカードの挿入が開始され、第１，第２のレセプタ
クルとの電気的接続が行なわれた後に、挿入が一定距離
進行した所で第１系統，第２系統のプロセッサカードの
挿入をそれぞれ検出する第１，第２の挿抜検出手段と、
それぞれ第１系統，第２系統のプロセッサカードに配設
され、第１系統，第２系統のプロセッサカードが第１，
第２のレセプタクルに挿入されると、それぞれ第１，第
２のレセプタクルを介して、装置本体側の第１，第２の
システムバスとそれぞれ接続されるカード側の第１，第
２のシステムバスと、それぞれ第１系統，第２系統のプ
ロセッサカードに配設され、第１系統，第２系統のプロ
セッサカードが第１，第２のレセプタクルに挿入される
と、それぞれ第１，第２のレセプタクルを介して、シス
テム間バスとそれぞれ接続されるカード側の第１，第２
のシステム間バスと、第１，第２のイネーブル信号がア
クティブのとき、カード側の第１，第２のシステム間バ
スをカード側の第１，第２のシステムバスにそれぞれ接
続し、第１，第２のイネーブル信号がインアクティブの
とき、カード側の第１，第２のシステム間バスとカード
側の第１，第２のシステムバスとをそれぞれ切断する第
１，第２のバスバッファと、それぞれ第１系統，第２系
統のプロセッサカードに配設され、第１，第２の挿抜検
出手段のうち相手系統側の挿抜検出手段が抜去を検出す
ると、抜去割込信号を発生する第１，第２のカード挿抜
検出部と、それぞれ第１系統，第２系統のプロセッサカ
ードに配設され、カード側の第１，第２のシステムバス
にそれぞれ接続され情報処理を行なうとともに、抜去割
込信号が第１，第２のカード挿抜検出部から出力される
とバスロック要求信号を出力し、バスロックが行なわれ
た後に、バス開放要求を行なう第１，第２のプロセッサ
と、それぞれ第１系統，第２系統のプロセッサカードに
配設され、第１，第２のプロセッサがバスロック要求信
号を出力すると、それぞれ自系の第１，第２のシステム
バスのバスロックおよび他系へのバスロックの要求を行
なうとともに、第１，第２のイネーブル信号をインアク
ティブにし、第１，第２のプロセッサがバス開放要求信
号を出力すると、それぞれ自系の第１，第２のシステム
バスのバスロック開放を行ない、他系よりバスロックの
要求を受けると、自系のシステムバスのバスロックを行
なう第１，第２のバスアービタとを有する。
装置は、装置本体側の第１，第２のシステムバスにそれ
ぞれ接続されるとともに、システム間バスで相互に接続
された第１，第２のレセプタクルと、それぞれ第１，第
２のレセプタクルに挿入され、二重化運用可能されてい
る第１系統，第２系統のプロセッサカードとからなる二
重化情報処理装置であって、第１，第２のレセプタクル
からの第１系統，第２系統のプロセッサカードの抜去が
開始されても、抜去が一定距離だけ進行するまで、両者
の電気的接続を維持する第１，第２の接続維持手段と、
第１，第２のレセプタクルからの第１系統，第２系統の
プロセッサカードの抜去が開始されると第１系統，第２
系統のプロセッサカードの抜去をそれぞれ検出し、第
１，第２のレセプタクルへの第１系統，第２系統のプロ
セッサカードの挿入が開始され、第１，第２のレセプタ
クルとの電気的接続が行なわれた後に、挿入が一定距離
進行した所で第１系統，第２系統のプロセッサカードの
挿入をそれぞれ検出する第１，第２の挿抜検出手段と、
それぞれ第１系統，第２系統のプロセッサカードに配設
され、第１系統，第２系統のプロセッサカードが第１，
第２のレセプタクルに挿入されると、それぞれ第１，第
２のレセプタクルを介して、装置本体側の第１，第２の
システムバスとそれぞれ接続されるカード側の第１，第
２のシステムバスと、それぞれ第１系統，第２系統のプ
ロセッサカードに配設され、第１系統，第２系統のプロ
セッサカードが第１，第２のレセプタクルに挿入される
と、それぞれ第１，第２のレセプタクルを介して、シス
テム間バスとそれぞれ接続されるカード側の第１，第２
のシステム間バスと、第１，第２のイネーブル信号がア
クティブのとき、カード側の第１，第２のシステム間バ
スをカード側の第１，第２のシステムバスにそれぞれ接
続し、第１，第２のイネーブル信号がインアクティブの
とき、カード側の第１，第２のシステム間バスとカード
側の第１，第２のシステムバスとをそれぞれ切断する第
１，第２のバスバッファと、それぞれ第１系統，第２系
統のプロセッサカードに配設され、第１，第２の挿抜検
出手段のうち相手系統側の挿抜検出手段が抜去を検出す
ると、抜去割込信号を発生する第１，第２のカード挿抜
検出部と、それぞれ第１系統，第２系統のプロセッサカ
ードに配設され、カード側の第１，第２のシステムバス
にそれぞれ接続され情報処理を行なうとともに、抜去割
込信号が第１，第２のカード挿抜検出部から出力される
とバスロック要求信号を出力し、バスロックが行なわれ
た後に、バス開放要求を行なう第１，第２のプロセッサ
と、それぞれ第１系統，第２系統のプロセッサカードに
配設され、第１，第２のプロセッサがバスロック要求信
号を出力すると、それぞれ自系の第１，第２のシステム
バスのバスロックおよび他系へのバスロックの要求を行
なうとともに、第１，第２のイネーブル信号をインアク
ティブにし、第１，第２のプロセッサがバス開放要求信
号を出力すると、それぞれ自系の第１，第２のシステム
バスのバスロック開放を行ない、他系よりバスロックの
要求を受けると、自系のシステムバスのバスロックを行
なう第１，第２のバスアービタとを有する。
【０００７】好ましくは、前記第１系統，第２系統のプ
ロセッサカードは、同一形状に形成されており、前記第
１，第２の挿抜検出手段は、第１系統，第２系統のプロ
セッサカードを、それぞれ第１，第２のレセプタクルか
らイジェクトさせるイジェクトレバーと連動するイジェ
クタスイッチからなる。
ロセッサカードは、同一形状に形成されており、前記第
１，第２の挿抜検出手段は、第１系統，第２系統のプロ
セッサカードを、それぞれ第１，第２のレセプタクルか
らイジェクトさせるイジェクトレバーと連動するイジェ
クタスイッチからなる。
【０００８】
【作用】一方の系統のプロセッサカードについて抜去が
開始されると、そのプロセッサカードの挿抜検出手段が
抜去を検出し、他方の系統のカード挿抜検出部が自系の
プロセッサに抜去割込信号を出力する。抜去割込信号を
受けたプロセッサは、バスロック要求信号を自系のバス
アービタに出力する。バスロック要求信号を受けたバス
アービタは、自系のシステムバスのバスロックおよび他
系へのバスロックの要求を行なうとともに、イネーブル
信号をインアクティブにし、自系のシステムバスをシス
テム間バスから切り離す。また、バスアービタは、自系
のプロセッサがバス開放要求信号を出力すると、それぞ
れ自系のシステムバスのバスロック開放を行なう。さら
に、バスアービタは、他系よりバスロックの要求を受け
ると、自系のシステムバスのバスロックを行なう。
開始されると、そのプロセッサカードの挿抜検出手段が
抜去を検出し、他方の系統のカード挿抜検出部が自系の
プロセッサに抜去割込信号を出力する。抜去割込信号を
受けたプロセッサは、バスロック要求信号を自系のバス
アービタに出力する。バスロック要求信号を受けたバス
アービタは、自系のシステムバスのバスロックおよび他
系へのバスロックの要求を行なうとともに、イネーブル
信号をインアクティブにし、自系のシステムバスをシス
テム間バスから切り離す。また、バスアービタは、自系
のプロセッサがバス開放要求信号を出力すると、それぞ
れ自系のシステムバスのバスロック開放を行なう。さら
に、バスアービタは、他系よりバスロックの要求を受け
ると、自系のシステムバスのバスロックを行なう。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の二重化情報処理装置の一実
施例を示すブロック図である。なお、図１の実施例にお
いて、０系プロセッサーカード１０と１系プロセッサー
カード１１とは全く同一の構成を有するカードであるた
め、０系プロセッサーカード１０と１系プロセッサーカ
ード１１とを取り替えても同じである。
て説明する。図１は本発明の二重化情報処理装置の一実
施例を示すブロック図である。なお、図１の実施例にお
いて、０系プロセッサーカード１０と１系プロセッサー
カード１１とは全く同一の構成を有するカードであるた
め、０系プロセッサーカード１０と１系プロセッサーカ
ード１１とを取り替えても同じである。
【００１０】挿抜信号発生用イジェクタスイッチ回路１
０１，１１１（以降、イジェクタスイッチ回路１０１，
１１１と記す）は、挿抜用のイジェクタに連動するスイ
ッチを含み、プロセッサーカードの挿抜に関連して挿抜
信号Ｓ０，Ｓ１をそれぞれ発生する。すなわち、抜去時
にはプロセッサカードが、まだ完全に抜去されず動作可
能であって、抜去が開始された直後に挿抜信号Ｓ０，Ｓ
１を抜去に設定し、挿入時にはプロセッサカードが、挿
入開始され動作可能な完全挿入状態になった直後に挿抜
信号Ｓ０，Ｓ１を挿入に設定する。カード挿抜検出回路
１０２，１１２は、他系のイジェクタスイッチ回路１０
１，１１１からの挿抜信号により他系のプロセッサーカ
ードの挿抜を検出し、プロセッサ１０３，１１３にそれ
ぞれ割り込むための割込信号Ｗ０，Ｗ１を出力する。
０１，１１１（以降、イジェクタスイッチ回路１０１，
１１１と記す）は、挿抜用のイジェクタに連動するスイ
ッチを含み、プロセッサーカードの挿抜に関連して挿抜
信号Ｓ０，Ｓ１をそれぞれ発生する。すなわち、抜去時
にはプロセッサカードが、まだ完全に抜去されず動作可
能であって、抜去が開始された直後に挿抜信号Ｓ０，Ｓ
１を抜去に設定し、挿入時にはプロセッサカードが、挿
入開始され動作可能な完全挿入状態になった直後に挿抜
信号Ｓ０，Ｓ１を挿入に設定する。カード挿抜検出回路
１０２，１１２は、他系のイジェクタスイッチ回路１０
１，１１１からの挿抜信号により他系のプロセッサーカ
ードの挿抜を検出し、プロセッサ１０３，１１３にそれ
ぞれ割り込むための割込信号Ｗ０，Ｗ１を出力する。
【００１１】プロセッサ１０３，１１３は、システムバ
ス１０４，１１４を介してバスバッファ１０５，１１５
およびバスアービタ１０６，１１６にそれぞれ接続され
るとともに、バスアービタ１０６，１１６に対しシステ
ムバス１０４，１１４のロック要求または開放要求を行
なう要求信号Ｙ０，Ｙ１をそれぞれ出力する。システム
バス１０４，１１４を介してプロセッサ１０３，１１３
にそれぞれ接続されたバスバッファ１０５，１０６は、
さらにシステム間バス２０１を介して互いに接続され、
イネーブル信号に従って他系と自系とのインタフェース
を行なう。バスアービタ１０６，１１６は、それぞれ自
系のシステムバス１０４，１１４のバスアービトレーシ
ョンを行ない、自系のバスバッファ１０５，１１５にイ
ネーブル信号Ｇ０，Ｇ１を出力するとともに、必要な場
合には他系のバスアービタに対し、バスロック要求また
はバス開放要求を行なう要求信号Ｙ１０を出力する。
ス１０４，１１４を介してバスバッファ１０５，１１５
およびバスアービタ１０６，１１６にそれぞれ接続され
るとともに、バスアービタ１０６，１１６に対しシステ
ムバス１０４，１１４のロック要求または開放要求を行
なう要求信号Ｙ０，Ｙ１をそれぞれ出力する。システム
バス１０４，１１４を介してプロセッサ１０３，１１３
にそれぞれ接続されたバスバッファ１０５，１０６は、
さらにシステム間バス２０１を介して互いに接続され、
イネーブル信号に従って他系と自系とのインタフェース
を行なう。バスアービタ１０６，１１６は、それぞれ自
系のシステムバス１０４，１１４のバスアービトレーシ
ョンを行ない、自系のバスバッファ１０５，１１５にイ
ネーブル信号Ｇ０，Ｇ１を出力するとともに、必要な場
合には他系のバスアービタに対し、バスロック要求また
はバス開放要求を行なう要求信号Ｙ１０を出力する。
【００１２】次に図１の実施例の動作について説明す
る。なお、以降の説明においては便宜上、０系および１
系プロセッサカード１０，１１がそれぞれシステムバス
１０４，１１４を用いて動作中に１系プロセッサーカー
ド１１を抜去するものとする。なお、この動作の中には
プロセッサ１０３，１１３間の通信処理も含まれる。例
えば、プロセッサ１０３からプロセッサ１１３への通信
ならば、プロセッサ１０３は、他系すなわち１系プロセ
ッサカード１１のバスアービタ１１６からシステムバス
１１４の使用権をとり、システムバス１０４、バスバッ
ファ１０５、システム間バス２０１、バスバッファ１１
５、システムバス１１４を経由してプロセッサ１１３へ
の通信を行なう。
る。なお、以降の説明においては便宜上、０系および１
系プロセッサカード１０，１１がそれぞれシステムバス
１０４，１１４を用いて動作中に１系プロセッサーカー
ド１１を抜去するものとする。なお、この動作の中には
プロセッサ１０３，１１３間の通信処理も含まれる。例
えば、プロセッサ１０３からプロセッサ１１３への通信
ならば、プロセッサ１０３は、他系すなわち１系プロセ
ッサカード１１のバスアービタ１１６からシステムバス
１１４の使用権をとり、システムバス１０４、バスバッ
ファ１０５、システム間バス２０１、バスバッファ１１
５、システムバス１１４を経由してプロセッサ１１３へ
の通信を行なう。
【００１３】１系プロセッサカード１１を抜去するため
に、１系プロセッサカード１１に取り付けられたイジェ
クタを操作すると、イジェクタスイッチ回路１１１から
の挿抜信号Ｓ１が抜去を予告するように（１系プロセッ
サカード１１が完全に抜去されるまでは、少なくとも数
１０ミリ秒を要する）、抜去に設定される。抜去に設定
された挿抜信号Ｓ１を受け取ったカード挿抜検出部１０
２は、１系プロセッサカード１１の抜去を検出し、割込
信号Ｗ０を出力してプロセッサ１０３に割り込む。
に、１系プロセッサカード１１に取り付けられたイジェ
クタを操作すると、イジェクタスイッチ回路１１１から
の挿抜信号Ｓ１が抜去を予告するように（１系プロセッ
サカード１１が完全に抜去されるまでは、少なくとも数
１０ミリ秒を要する）、抜去に設定される。抜去に設定
された挿抜信号Ｓ１を受け取ったカード挿抜検出部１０
２は、１系プロセッサカード１１の抜去を検出し、割込
信号Ｗ０を出力してプロセッサ１０３に割り込む。
【００１４】割込信号Ｗ０を受けたプロセッサ１０３
は、１系プロセッサカード１１が完全に抜去されるまで
数１０ミリ秒要するので、この間にプロセッサ１１３と
の通信処理の終結を行なう。プロセッサ１０３は、通信
処理の終結後、プロセッサ１０３以外のシステムバス・
エージェントのバス使用を一時中断させるために、要求
信号Ｙ０をアクティブにしバスアービタ１０６にバスロ
ックを指示する。これはシステム間バス２０１を切り離
すときに、障害を発生させないようにするためである。
は、１系プロセッサカード１１が完全に抜去されるまで
数１０ミリ秒要するので、この間にプロセッサ１１３と
の通信処理の終結を行なう。プロセッサ１０３は、通信
処理の終結後、プロセッサ１０３以外のシステムバス・
エージェントのバス使用を一時中断させるために、要求
信号Ｙ０をアクティブにしバスアービタ１０６にバスロ
ックを指示する。これはシステム間バス２０１を切り離
すときに、障害を発生させないようにするためである。
【００１５】バスアービタ１０６は、システムバス１０
４が使用中である場合には、システムバス１０４をロッ
クし、バスバッファ１０５のゲートを閉じるために、イ
ネーブル信号Ｇ０をインアクティブにする。それと同時
にバスアービタ１０６は、バスアービタ１１６に対する
要求信号Ｙ１０をバスロック要求に設定する。
４が使用中である場合には、システムバス１０４をロッ
クし、バスバッファ１０５のゲートを閉じるために、イ
ネーブル信号Ｇ０をインアクティブにする。それと同時
にバスアービタ１０６は、バスアービタ１１６に対する
要求信号Ｙ１０をバスロック要求に設定する。
【００１６】バスロック要求に設定された要求信号Ｙ１
０を受け取ったバスアービタ１１６は、自系のシステム
バス１１４のバスシーケンスの終了を待って、システム
バス１１４をロックし、イネーブル信号Ｇ１をインアク
ティブにしバスバッファ１１５のゲートを閉じる。プロ
セッサ１０３は、バスバッファ１０５が閉じてからの一
定時間後に、要求信号Ｙ０を開放要求に設定し、バスア
ービタ１０６にアービトレーションを再開させる。
０を受け取ったバスアービタ１１６は、自系のシステム
バス１１４のバスシーケンスの終了を待って、システム
バス１１４をロックし、イネーブル信号Ｇ１をインアク
ティブにしバスバッファ１１５のゲートを閉じる。プロ
セッサ１０３は、バスバッファ１０５が閉じてからの一
定時間後に、要求信号Ｙ０を開放要求に設定し、バスア
ービタ１０６にアービトレーションを再開させる。
【００１７】このようにすれば、１系プロセッサカード
１１の抜去時にシステム間バス２０１に全くアクセスが
発生しない期間が設けられ、０系プロセッサカード１０
が動作中に１系プロセッサカード１１が抜去されても、
０系プロセッサカード１０側に障害が発生することがな
い。さらに、この状態で１系プロセッサカード１１の挿
入を行ない、システム間バス２０１にノイズが乗ったと
しても、ノイズはゲートを閉じたバスバッファ１０５に
阻止され、０系プロセッサカード１０に悪影響を与える
ことがない。
１１の抜去時にシステム間バス２０１に全くアクセスが
発生しない期間が設けられ、０系プロセッサカード１０
が動作中に１系プロセッサカード１１が抜去されても、
０系プロセッサカード１０側に障害が発生することがな
い。さらに、この状態で１系プロセッサカード１１の挿
入を行ない、システム間バス２０１にノイズが乗ったと
しても、ノイズはゲートを閉じたバスバッファ１０５に
阻止され、０系プロセッサカード１０に悪影響を与える
ことがない。
【００１８】
【発明の効果】以上説明したように本発明は、二重化さ
れ自系／他系の間で通信を行なっている第１系統，第２
系統のプロセッサカードにおいて一方の系のプロセッサ
カードを挿抜する際、他方のプロセッサカードに割り込
み、一方の系のプロセッサカードが完全に抜去される前
に、両系を分離し通信の終結を行なうことにより、障害
が他方の系に生じないという効果がある。また、バスバ
ッファを切断状態にする場合にも、バスアービテーショ
ンを停止することにより、自系／他系の間のバスアクセ
ス中の障害発生を未然に防ぐことができるという効果が
ある。
れ自系／他系の間で通信を行なっている第１系統，第２
系統のプロセッサカードにおいて一方の系のプロセッサ
カードを挿抜する際、他方のプロセッサカードに割り込
み、一方の系のプロセッサカードが完全に抜去される前
に、両系を分離し通信の終結を行なうことにより、障害
が他方の系に生じないという効果がある。また、バスバ
ッファを切断状態にする場合にも、バスアービテーショ
ンを停止することにより、自系／他系の間のバスアクセ
ス中の障害発生を未然に防ぐことができるという効果が
ある。
【図１】本発明の二重化情報処理装置の一実施例を示す
ブロック図である。
ブロック図である。
１０ ０系プロセッサカード １１ １系プロセッサカード １０１，１１１ インジェクタスイッチ １０２，１１２ カ−ド挿抜検出部 １０３，１１３ プロセッサ １０４，１１４ システムバス １０５，１１５ バスバッファ １０６，１１６ バスアービタ ２０１ システム間バス Ｓ０，Ｓ１ 挿抜信号 Ｗ０，Ｗ１ 割込信号 Ｙ０，Ｙ１，Ｙ１０ 要求信号 Ｇ０，Ｇ１ イネーブル信号
Claims (3)
- 【請求項１】 装置本体側の第１，第２のシステムバス
にそれぞれ接続されるとともに、システム間バスで相互
に接続された第１，第２のレセプタクルと、それぞれ第
１，第２のレセプタクルに挿入され、二重化運用可能さ
れている第１系統，第２系統のプロセッサカードとから
なる二重化情報処理装置であって、 第１，第２のレ
セプタクルからの第１系統，第２系統のプロセッサカー
ドの抜去が開始されても、抜去が一定距離だけ進行する
まで、両者の電気的接続を維持する第１，第２の接続維
持手段と、 第１，第２のレセプタクルからの第１系統，第２系統の
プロセッサカードの抜去が開始されると第１系統，第２
系統のプロセッサカードの抜去をそれぞれ検出し、第
１，第２のレセプタクルへの第１系統，第２系統のプロ
セッサカードの挿入が開始され、第１，第２のレセプタ
クルとの電気的接続が行なわれた後に、挿入が一定距離
進行した所で第１系統，第２系統のプロセッサカードの
挿入をそれぞれ検出する第１，第２の挿抜検出手段と、 それぞれ第１系統，第２系統のプロセッサカードに配設
され、第１系統，第２系統のプロセッサカードが第１，
第２のレセプタクルに挿入されると、それぞれ第１，第
２のレセプタクルを介して、装置本体側の第１，第２の
システムバスとそれぞれ接続されるカード側の第１，第
２のシステムバスと、 それぞれ第１系統，第２系統のプロセッサカードに配設
され、第１系統，第２系統のプロセッサカードが第１，
第２のレセプタクルに挿入されると、それぞれ第１，第
２のレセプタクルを介して、システム間バスとそれぞれ
接続されるカード側の第１，第２のシステム間バスと、 第１，第２のイネーブル信号がアクティブのとき、カー
ド側の第１，第２のシステム間バスをカード側の第１，
第２のシステムバスにそれぞれ接続し、第１，第２のイ
ネーブル信号がインアクティブのとき、カード側の第
１，第２のシステム間バスとカード側の第１，第２のシ
ステムバスとをそれぞれ切断する第１，第２のバスバッ
ファと、 それぞれ第１系統，第２系統のプロセッサカードに配設
され、第１，第２の挿抜検出手段のうち相手系統側の挿
抜検出手段が抜去を検出すると、抜去割込信号を発生す
る第１，第２のカード挿抜検出部と、 それぞれ第１系統，第２系統のプロセッサカードに配設
され、カード側の第１，第２のシステムバスにそれぞれ
接続され情報処理を行なうとともに、抜去割込信号が第
１，第２のカード挿抜検出部から出力されるとバスロッ
ク要求信号を出力し、バスロックが行なわれた後に、バ
ス開放要求を行なう第１，第２のプロセッサと、 それぞれ第１系統，第２系統のプロセッサカードに配設
され、第１，第２のプロセッサがバスロック要求信号を
出力すると、それぞれ自系の第１，第２のシステムバス
のバスロックおよび他系へのバスロックの要求を行なう
とともに、第１，第２のイネーブル信号をインアクティ
ブにし、第１，第２のプロセッサがバス開放要求信号を
出力すると、それぞれ自系の第１，第２のシステムバス
のバスロック開放を行ない、他系よりバスロックの要求
を受けると、自系のシステムバスのシーケンスの終了を
待ってバスロックを行なう第１，第２のバスアービタと
を有することを特徴とする二重化情報処理装置。 - 【請求項２】 前記第１系統，第２系統のプロセッサカ
ードは、同一形状に形成されている請求項１記載の二重
化情報処理装置。 - 【請求項３】 前記第１，第２の挿抜検出手段は、第１
系統，第２系統のプロセッサカードを、それぞれ第１，
第２のレセプタクルからイジェクトさせるイジェクトレ
バーと連動するイジェクタスイッチからなる請求項１ま
たは２記載の二重化情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6106532A JP2677193B2 (ja) | 1994-05-20 | 1994-05-20 | 二重化情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6106532A JP2677193B2 (ja) | 1994-05-20 | 1994-05-20 | 二重化情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07319721A JPH07319721A (ja) | 1995-12-08 |
| JP2677193B2 true JP2677193B2 (ja) | 1997-11-17 |
Family
ID=14436010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6106532A Expired - Fee Related JP2677193B2 (ja) | 1994-05-20 | 1994-05-20 | 二重化情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2677193B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS519351A (ja) * | 1974-07-12 | 1976-01-26 | Hitachi Ltd | |
| JPH04344511A (ja) * | 1991-05-22 | 1992-12-01 | Nec Commun Syst Ltd | 活線挿抜方式 |
| JPH0511888A (ja) * | 1991-07-03 | 1993-01-22 | Fujitsu Ltd | Ｃｐｕ実装ユニツトの活線挿抜方法 |
-
1994
- 1994-05-20 JP JP6106532A patent/JP2677193B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07319721A (ja) | 1995-12-08 |
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