JP2697660B2 - 活線挿抜時のシステム動作保証回路 - Google Patents
活線挿抜時のシステム動作保証回路Info
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- JP2697660B2 JP2697660B2 JP7054067A JP5406795A JP2697660B2 JP 2697660 B2 JP2697660 B2 JP 2697660B2 JP 7054067 A JP7054067 A JP 7054067A JP 5406795 A JP5406795 A JP 5406795A JP 2697660 B2 JP2697660 B2 JP 2697660B2
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Description
【０００１】
【産業上の利用分野】本発明は、活線挿抜時のシステム
動作保証回路に関し、特に、基板実装検出回路を用いた
電子回路基板の活線挿抜時のシステム動作保証回路に関
する。
動作保証回路に関し、特に、基板実装検出回路を用いた
電子回路基板の活線挿抜時のシステム動作保証回路に関
する。
【０００２】
【従来の技術】従来の電子回路において活線挿抜の検出
を行うための、活線挿抜時のシステム動作保証回路の回
路構成例を図２に示す。本従来例の回路は、ＣＰＵを持
つＣＰＵ基板２１、ＣＰＵ基板２１と関係を持つ周辺基
板２２、２３、２４、およびバスライン２５とにより構
成されている。本従来例における活線挿抜時の基板実装
検出は、例えば、基板の実装／未実装を知らせるハード
ウェアの部分と、基板の実装／未実装を検出するソフト
ウェアの部分との組合わせにより、検出およびＣＰＵの
動作／停止を実行している。このシステムでは、周辺基
板２２、２３、２４からの実装／未実装を知らせる信号
が、バスライン２５を経由してＣＰＵ基板２１に伝えら
れる。ＣＰＵ基板２１は、実装／未実装を知らせる信号
を検出し、検出結果に基づいて所定の時間経過後に周辺
基板２２、２３、２４への実行／停止の制御をしてい
る。
を行うための、活線挿抜時のシステム動作保証回路の回
路構成例を図２に示す。本従来例の回路は、ＣＰＵを持
つＣＰＵ基板２１、ＣＰＵ基板２１と関係を持つ周辺基
板２２、２３、２４、およびバスライン２５とにより構
成されている。本従来例における活線挿抜時の基板実装
検出は、例えば、基板の実装／未実装を知らせるハード
ウェアの部分と、基板の実装／未実装を検出するソフト
ウェアの部分との組合わせにより、検出およびＣＰＵの
動作／停止を実行している。このシステムでは、周辺基
板２２、２３、２４からの実装／未実装を知らせる信号
が、バスライン２５を経由してＣＰＵ基板２１に伝えら
れる。ＣＰＵ基板２１は、実装／未実装を知らせる信号
を検出し、検出結果に基づいて所定の時間経過後に周辺
基板２２、２３、２４への実行／停止の制御をしてい
る。
【０００３】本発明と技術分野が類似する公報例とし
て、基板の挿抜の検出にマイクロスイッチを用いた実開
昭５６−１１６６８４号公報、および基板の挿抜の検出
に光学的検出器を用いた実開平４−２５２８４号公報が
ある。
て、基板の挿抜の検出にマイクロスイッチを用いた実開
昭５６−１１６６８４号公報、および基板の挿抜の検出
に光学的検出器を用いた実開平４−２５２８４号公報が
ある。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の活線挿抜の検出を行うシステム保証回路の基板実装
検出では、検出および検出後の管理が１枚のＣＰＵ基板
で行なわれている。よって、一般的に複数の基板により
複数の機能を持つ１つのシステムが構成される。このシ
ステムにおいては、１つのＣＰＵが活線挿抜の検出およ
びシステム保証を行う。この様な構成では、必然的に管
理および処理が１つのＣＰＵに集中し、特に機能数が増
すに従い構成が煩雑化する。また、機能別に体系付けら
れた機能保証等の高度な管理の実行は、ＣＰＵへの負担
を級数的に増加させる問題を伴う。
来の活線挿抜の検出を行うシステム保証回路の基板実装
検出では、検出および検出後の管理が１枚のＣＰＵ基板
で行なわれている。よって、一般的に複数の基板により
複数の機能を持つ１つのシステムが構成される。このシ
ステムにおいては、１つのＣＰＵが活線挿抜の検出およ
びシステム保証を行う。この様な構成では、必然的に管
理および処理が１つのＣＰＵに集中し、特に機能数が増
すに従い構成が煩雑化する。また、機能別に体系付けら
れた機能保証等の高度な管理の実行は、ＣＰＵへの負担
を級数的に増加させる問題を伴う。
【０００５】また、上記の従来公報例は、基板の挿抜の
方法に係るものであり、本発明と目的および効果が異な
っている。
方法に係るものであり、本発明と目的および効果が異な
っている。
【０００６】本発明は、抜かれた基板に関連する機能の
みを停止し、他の機能に影響を与えない活線挿抜時のシ
ステム動作保証回路を提供することを目的とする。
みを停止し、他の機能に影響を与えない活線挿抜時のシ
ステム動作保証回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】かかる目的を達成するた
め、本発明の活線挿抜時のシステム動作保証回路は、第
１の機能を持つＣＰＵが搭載された第１のＣＰＵ基板
と、この第１のＣＰＵ基板と共に第１の機能を持つ活線
挿抜可能な第１の周辺基板と、第２の機能を持つＣＰＵ
が搭載された第２のＣＰＵ基板と、第２のＣＰＵ基板と
共に第２の機能を持つ活線挿抜可能な第２の周辺基板
と、バックボードとを有し、第１のＣＰＵ基板と第１の
周辺基板および第２のＣＰＵ基板と第２の周辺基板と
が、バックボード上にてそれぞれに接続されていること
を特徴としている。
め、本発明の活線挿抜時のシステム動作保証回路は、第
１の機能を持つＣＰＵが搭載された第１のＣＰＵ基板
と、この第１のＣＰＵ基板と共に第１の機能を持つ活線
挿抜可能な第１の周辺基板と、第２の機能を持つＣＰＵ
が搭載された第２のＣＰＵ基板と、第２のＣＰＵ基板と
共に第２の機能を持つ活線挿抜可能な第２の周辺基板
と、バックボードとを有し、第１のＣＰＵ基板と第１の
周辺基板および第２のＣＰＵ基板と第２の周辺基板と
が、バックボード上にてそれぞれに接続されていること
を特徴としている。
【０００８】また、上記バックボード上の接続は、デー
ジーチェーンによる接続とするとよい。さらに、システ
ム動作保証回路は、第１の周辺基板および第２の周辺基
板の実装／未実装を検出する基板実装検出手段を、第１
の機能および第２の機能毎に有するとよい。さらに、シ
ステム動作保証回路は、第１の機能および第２の機能毎
に基板が１枚でも抜かれている場合に第１の機能を持つ
ＣＰＵおよび第２の機能を持つＣＰＵの少なくとも１つ
をリセットするリセット手段を有するとよい。
ジーチェーンによる接続とするとよい。さらに、システ
ム動作保証回路は、第１の周辺基板および第２の周辺基
板の実装／未実装を検出する基板実装検出手段を、第１
の機能および第２の機能毎に有するとよい。さらに、シ
ステム動作保証回路は、第１の機能および第２の機能毎
に基板が１枚でも抜かれている場合に第１の機能を持つ
ＣＰＵおよび第２の機能を持つＣＰＵの少なくとも１つ
をリセットするリセット手段を有するとよい。
【０００９】
【作用】したがって、本発明の活線挿抜時のシステム動
作保証回路によれば、第１の機能を構成する第１のＣＰ
Ｕ基板と活線挿抜可能な第１の周辺基板、および第２の
機能を構成する第２のＣＰＵ基板と活線挿抜可能な第２
の周辺基板が、バックボード上にてそれぞれに接続され
て構成されている。よって、ＣＰＵ基板と同一機能を形
成する互いに関連を持つ複数の活線挿抜可能な基板が、
それぞれに接続されて構成される。この構成によれば、
基板の実装／未実装の検出がそれぞれの機能ブロック毎
に可能となる。
作保証回路によれば、第１の機能を構成する第１のＣＰ
Ｕ基板と活線挿抜可能な第１の周辺基板、および第２の
機能を構成する第２のＣＰＵ基板と活線挿抜可能な第２
の周辺基板が、バックボード上にてそれぞれに接続され
て構成されている。よって、ＣＰＵ基板と同一機能を形
成する互いに関連を持つ複数の活線挿抜可能な基板が、
それぞれに接続されて構成される。この構成によれば、
基板の実装／未実装の検出がそれぞれの機能ブロック毎
に可能となる。
【００１０】
【実施例】次に添付図面を参照して本発明による活線挿
抜時のシステム動作保証回路の実施例を詳細に説明す
る。図１を参照すると、本発明の活線挿抜時のシステム
動作保証回路の一実施例が示されている。
抜時のシステム動作保証回路の実施例を詳細に説明す
る。図１を参照すると、本発明の活線挿抜時のシステム
動作保証回路の一実施例が示されている。
【００１１】本実施例の活線挿抜時のシステム動作保証
回路は、２つの機能Ａおよび機能Ｂを有するシステムを
構成している。本システム動作保証回路は、機能Ａを構
成するためのＣＰＵが搭載された基板（以降、ＣＰＵ基
板とも言う）１、このＣＰＵ基板１と共に機能Ａの構成
において関連を持つ基板（以降、周辺基板とも言う）
３、４、これらの基板間をデージーチェーン接続（dais
y chain connection）８により接続するバックボード７
とを有する。他方の機能Ｂは、ＣＰＵ基板２、周辺基板
５、６およびデージーチェーン接続９、で構成される。
尚、これら機能ＡおよびＢは、一般的に基板１、２へ実
装されるステップ構成、いわゆるソフトウェアによりそ
れぞれの動作が構築される。また、ＣＰＵ基板１、２に
は、それぞれＣＰＵとその関連部品の他に基板実装検出
回路１０、１１が搭載されている。
回路は、２つの機能Ａおよび機能Ｂを有するシステムを
構成している。本システム動作保証回路は、機能Ａを構
成するためのＣＰＵが搭載された基板（以降、ＣＰＵ基
板とも言う）１、このＣＰＵ基板１と共に機能Ａの構成
において関連を持つ基板（以降、周辺基板とも言う）
３、４、これらの基板間をデージーチェーン接続（dais
y chain connection）８により接続するバックボード７
とを有する。他方の機能Ｂは、ＣＰＵ基板２、周辺基板
５、６およびデージーチェーン接続９、で構成される。
尚、これら機能ＡおよびＢは、一般的に基板１、２へ実
装されるステップ構成、いわゆるソフトウェアによりそ
れぞれの動作が構築される。また、ＣＰＵ基板１、２に
は、それぞれＣＰＵとその関連部品の他に基板実装検出
回路１０、１１が搭載されている。
【００１２】上記により構成される活線挿抜時のシステ
ム動作保証回路の各構成部において、ＣＰＵ基板１（ま
たは２）は機能Ａ（またはＢ）を管理・制御する中央演
算処理部を構成している。周辺基板３、４は、ＣＰＵ１
基板の管理の下に所定の処理動作を実行する、いわゆる
周辺回路が構成された基板である。バックボード７は、
デージーチェーン接続８、９が構成される基板である。
デージーチェーン接続８は、周辺基板間を接続する一の
接続方法である。ＣＰＵ基板１と周辺基板３、４とは、
一組の接続線によりそれぞれのコネクタにより相互に接
続される。基板実装検出回路１０は、ＣＰＵ基板１上に
構成された回路であり、周辺基板３、４のデージーチェ
ーンとの接続の有無を検出する回路部である。機能Ｂを
構成する各基板２、５、６および回路１１も上記の機能
Ａのそれぞれの説明に準ずる。
ム動作保証回路の各構成部において、ＣＰＵ基板１（ま
たは２）は機能Ａ（またはＢ）を管理・制御する中央演
算処理部を構成している。周辺基板３、４は、ＣＰＵ１
基板の管理の下に所定の処理動作を実行する、いわゆる
周辺回路が構成された基板である。バックボード７は、
デージーチェーン接続８、９が構成される基板である。
デージーチェーン接続８は、周辺基板間を接続する一の
接続方法である。ＣＰＵ基板１と周辺基板３、４とは、
一組の接続線によりそれぞれのコネクタにより相互に接
続される。基板実装検出回路１０は、ＣＰＵ基板１上に
構成された回路であり、周辺基板３、４のデージーチェ
ーンとの接続の有無を検出する回路部である。機能Ｂを
構成する各基板２、５、６および回路１１も上記の機能
Ａのそれぞれの説明に準ずる。
【００１３】図１の機能Ａを構成する活線挿抜時のシス
テム動作保証回路において、活線挿抜の検出が可能な基
板３、４を抜いた場合、デージーチェーン接続８上の基
板３または４の実装有無の信号が切断される。この信号
は、ＣＰＵ基板１に実装された実装状態検出回路１０に
より検出される。基板３または４が未実装の検出信号
は、ＣＰＵ基板へ出力される。この実装状態検出回路１
０から出力される検出信号は、基板１、３、４が３枚で
１つの機能を有するシステムであることから、ＣＰＵの
リセット信号として処理される。ＣＰＵ基板１のＣＰＵ
へのリセット信号により、機能Ｂに影響を与えることな
く機能Ａのみが停止される。
テム動作保証回路において、活線挿抜の検出が可能な基
板３、４を抜いた場合、デージーチェーン接続８上の基
板３または４の実装有無の信号が切断される。この信号
は、ＣＰＵ基板１に実装された実装状態検出回路１０に
より検出される。基板３または４が未実装の検出信号
は、ＣＰＵ基板へ出力される。この実装状態検出回路１
０から出力される検出信号は、基板１、３、４が３枚で
１つの機能を有するシステムであることから、ＣＰＵの
リセット信号として処理される。ＣＰＵ基板１のＣＰＵ
へのリセット信号により、機能Ｂに影響を与えることな
く機能Ａのみが停止される。
【００１４】上記の処理手順により、機能Ｂに影響を与
えることなく活線挿抜を行うことが可能となると同時
に、機能Ａも基板が全てそろった時点でデージーチェー
ン接続が復旧され、ＣＰＵ基板１のＣＰＵへのリセット
信号が解除される。このリセット信号の解除により、機
能Ａを再スタートさせることが可能となる。
えることなく活線挿抜を行うことが可能となると同時
に、機能Ａも基板が全てそろった時点でデージーチェー
ン接続が復旧され、ＣＰＵ基板１のＣＰＵへのリセット
信号が解除される。このリセット信号の解除により、機
能Ａを再スタートさせることが可能となる。
【００１５】以上説明したように、本実施例は活線挿抜
可能なシステムにおいて、機能単位に複数基板をデージ
ーチェーン接続することにより、基板の実装状態を検出
する。この構成によれば、１枚でも周辺基板が未実装の
場合に当該ＣＰＵをリセット状態とすることにより、機
能単位に動作の停止、再開を実現できる。さらに、この
リセット信号を各々のデージーチェーン接続間で授受す
ることにより、当該機能と関連する他の機能部におい
て、所定の処理を独自に行うことも可能となる。
可能なシステムにおいて、機能単位に複数基板をデージ
ーチェーン接続することにより、基板の実装状態を検出
する。この構成によれば、１枚でも周辺基板が未実装の
場合に当該ＣＰＵをリセット状態とすることにより、機
能単位に動作の停止、再開を実現できる。さらに、この
リセット信号を各々のデージーチェーン接続間で授受す
ることにより、当該機能と関連する他の機能部におい
て、所定の処理を独自に行うことも可能となる。
【００１６】尚、上述の実施例は本発明の好適な実施の
一例ではあるが本発明はこれに限定されるものではな
く、本発明の要旨を逸脱しない範囲において種々変形実
施可能である。例えば、ＣＰＵ基板に対する周辺基板の
構成枚数、機能の構成数等は上記の実施例に限定されな
い。
一例ではあるが本発明はこれに限定されるものではな
く、本発明の要旨を逸脱しない範囲において種々変形実
施可能である。例えば、ＣＰＵ基板に対する周辺基板の
構成枚数、機能の構成数等は上記の実施例に限定されな
い。
【００１７】
【発明の効果】以上の説明より明かなように、本発明の
活線挿抜時のシステム動作保証回路は、第１の機能を構
成する第１のＣＰＵ基板と第１の周辺基板、および第２
の機能を構成する第２のＣＰＵ基板と第２の周辺基板
が、バックボード上にてそれぞれに接続されて構成され
ている。この構成によれば、ＣＰＵ基板と同一機能を形
成する活線挿抜可能な周辺基板とがそれぞれに接続され
て構成される。よって、基板の実装／未実装の検出がそ
れぞれの機能ブロック毎に可能となるため、活線挿抜の
それぞれの検出に応じて、それぞれの機能の実行／停止
を行うことができる。
活線挿抜時のシステム動作保証回路は、第１の機能を構
成する第１のＣＰＵ基板と第１の周辺基板、および第２
の機能を構成する第２のＣＰＵ基板と第２の周辺基板
が、バックボード上にてそれぞれに接続されて構成され
ている。この構成によれば、ＣＰＵ基板と同一機能を形
成する活線挿抜可能な周辺基板とがそれぞれに接続され
て構成される。よって、基板の実装／未実装の検出がそ
れぞれの機能ブロック毎に可能となるため、活線挿抜の
それぞれの検出に応じて、それぞれの機能の実行／停止
を行うことができる。
【図１】本発明の活線挿抜時のシステム動作保証回路の
一実施例を示す回路構成図である。
一実施例を示す回路構成図である。
【図２】従来のシステム回路構成図である。
１、２ ＣＰＵ基板 ３、４、５、６ 周辺基板 ７ バックボード ８、９ デージーチェーン １０、１１ 基板実装検出回路 Ａ 機能Ａ Ｂ 機能Ｂ
Claims (4)
- 【請求項１】 第１の機能を持つＣＰＵが搭載された第
１のＣＰＵ基板と、 該第１のＣＰＵ基板と共に前記第１の機能を持つ活線挿
抜可能な第１の周辺基板と、 第２の機能を持つＣＰＵが搭載された第２のＣＰＵ基板
と、 該第２のＣＰＵ基板と共に前記第２の機能を持つ活線挿
抜可能な第２の周辺基板と、 バックボードとを有し、 前記第１のＣＰＵ基板と前記第１の周辺基板および前記
第２のＣＰＵ基板と前記第２の周辺基板とが、前記バッ
クボード上にてそれぞれに接続されていることを特徴と
する活線挿抜時のシステム動作保証回路。 - 【請求項２】 前記バックボード上の接続は、デージー
チェーンによる接続であることを特徴とする請求項１記
載の活線挿抜時のシステム動作保証回路。 - 【請求項３】 前記システム動作保証回路は、さらに前
記第１の周辺基板および第２の周辺基板の実装／未実装
を検出する基板実装検出手段を、前記第１の機能および
第２の機能毎に有することを特徴とする請求項１または
２記載の活線挿抜時のシステム動作保証回路。 - 【請求項４】 前記システム動作保証回路は、前記第１
の機能および第２の機能毎に基板が１枚でも抜かれてい
る場合に前記第１の機能を持つＣＰＵおよび第２の機能
を持つＣＰＵの少なくとも１つをリセットするリセット
手段を有することを特徴とする請求項１から３のいずれ
かに記載の活線挿抜時のシステム動作保証回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7054067A JP2697660B2 (ja) | 1995-03-14 | 1995-03-14 | 活線挿抜時のシステム動作保証回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7054067A JP2697660B2 (ja) | 1995-03-14 | 1995-03-14 | 活線挿抜時のシステム動作保証回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08249203A JPH08249203A (ja) | 1996-09-27 |
| JP2697660B2 true JP2697660B2 (ja) | 1998-01-14 |
Family
ID=12960283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7054067A Expired - Fee Related JP2697660B2 (ja) | 1995-03-14 | 1995-03-14 | 活線挿抜時のシステム動作保証回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2697660B2 (ja) |
-
1995
- 1995-03-14 JP JP7054067A patent/JP2697660B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08249203A (ja) | 1996-09-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970819 |
|
| LAPS | Cancellation because of no payment of annual fees |