JP3177794B2

JP3177794B2 - バスアクセスエラー処理方法

Info

Publication number: JP3177794B2
Application number: JP24921692A
Authority: JP
Inventors: 紀之余越; 和行三浦; 伸子畠中
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-09-18
Filing date: 1992-09-18
Publication date: 2001-06-18
Anticipated expiration: 2016-06-18
Also published as: JPH06103094A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央処理装置（以下Ｃ
ＰＵと称する）からバスを介して、メモリやその他のデ
バイス等をアクセスし、何らかの要因によるバスアクセ
スエラー発生時に、効率良く処理を行うバスアクセスエ
ラー処理方法に関する。

【０００２】

【従来の技術】ＣＰＵは、バスを介してメモリやその他
のデバイスをアクセスして、各種の処理を実行するもの
であり、この場合のバスアクセスが異常終了するバスア
クセスエラーが発生すると、ＣＰＵの基本プログラムに
よる例外処理を実行する機能を有するものである。この
例外処理の実行に於いて、ユーザプログラムが次に実行
する為のプログラムカウンタの内容と、実行過程に於け
るフラグ等とを退避し、エラー原因を判定し、ユーザプ
ログラムによる処理が可能の場合に、退避前の状態に復
帰する。

【０００３】この場合のバスアクセスエラー発生による
バスエラー信号は、例えば、図１３に於いて、ＣＰＵ１
１からバスを介して被制御デバイス１２にアクセスした
場合に、＊ＢＥＲＲとして示すものとなる。なお、ＣＰ
Ｕ１１からのアドレス信号ＡＤＤと、リード／ライト信
号Ｒ／Ｗとに対応して、データＤＡＴＡが一方から他方
へ転送される。このリード／ライトのアクセス処理終了
により、被制御デバイス１２からＣＰＵ１１に対して終
了信号＊ＤＣが転送される。その時、異常終了である
と、前述のバスエラー信号＊ＢＥＲＲが終了信号＊ＤＣ
と共に、被制御デバイス１２からＣＰＵ１１へ転送され
る。

【０００４】ＣＰＵ１１は、バスエラー信号＊ＢＥＲＲ
を受信すると、基本プログラム（ＯＳ）による例外処理
を実行して、障害原因の判定を行い、その判定結果に応
じて再実行や処理の停止となる。

【０００５】又システム規模が大きくなるに伴って、Ｃ
ＰＵバスを延長して複数の被制御デバイスを接続する構
成が採用されている。その場合に、ＣＰＵバスを直接的
に延長するシステムと、ＣＰＵバスを、通信手段として
の通信ＬＳＩを介して延長するシステムとが知られてい
る。この通信ＬＳＩを用いたシステムは、例えば、図１
４に示すように、ＣＰＵ１４を搭載したＣＰＵ搭載パッ
ケージ１３と、被制御デバイス１７を搭載した被制御パ
ッケージ１６とに、それぞれ通信ＬＳＩ１５，１６を搭
載し、通信ＬＳＩ１５，１６間を通信路として示す延長
バスにより接続し、ＣＰＵバス（ＣＰＵＢＵＳ）を延長
して、ＣＰＵ１４から被制御デバイス１７にアクセスで
きる構成とする。

【０００６】通信ＬＳＩ１５，１６は、通信路のプロト
コルに従って、ＣＰＵバス上のデータを変換して転送す
る機能を有するものであり、例えば、次のような処理を
行うものである。（1). 送信元アドレスを設定する。（2). 宛先アドレスを設定する。（3). 転送データを書込み、起動をかけて通信を開始さ
せる。（4). 通信相手からの応答を待ち、応答を受信する。

【０００７】このような通信ＬＳＩを用いたバス延長構
成を有するシステムに於いては、ＣＰＵから、異なるパ
ッケージに搭載された被制御デバイスに対して直接的に
データの書込みやデータの読取りができないもので、一
旦、通信ＬＳＩに於いて所定の手順（プロトコル）に従
って、データの変換や転送処理を行うことになる。

【０００８】又前述のように、複数のパッケージを実装
し、ＣＰＵバスを延長したシステムに於いて、被制御デ
バイスを搭載したパッケージの障害発生による交換や、
増設等の場合に、ＣＰＵの動作中に於いても、パッケー
ジの挿抜による活線保守を可能とすることが要望されて
いる。

【０００９】

【発明が解決しようとする課題】各種の障害発生により
ＣＰＵに対する割り込みが発生し、基本プログラムによ
る例外処理が実行されて、障害原因を判定するものであ
り、従って、例外処理は各種の被制御デバイスを含むシ
ステム構成に対応した内容とする必要がある。その為
に、システム構成の変更に対応して例外処理の記述内容
も変更する必要が生じる。即ち、ハードウェアの変更に
対応してソフトウェアの変更が必要となる問題がある。

【００１０】又複数のパッケージを実装して、ＣＰＵバ
スを延長して構成したシステム構成に於いては、パッケ
ージの実装，未実装の検出を可能としたとしても、ＣＰ
Ｕ動作中のパッケージの挿抜のタイミングによっては、
バスアクセスエラーを発生する可能性がある。このバス
アクセスエラー発生によっても、前述のように、基本プ
ログラムによる例外処理を実行するから、処理の中断が
生じる問題がある。

【００１１】本発明は、前述の問題点を解決するもので
あり、バスアクセスエラー発生時に、致命的な影響を与
える基本的な構成部分に対するアクセスの場合は、基本
プログラムによる例外処理を実行し、その他の場合は、
ユーザプログラムにより処理させ、システム構成の変更
は、ユーザプログラム側で対応可能とし、バスアクセス
エラー発生時の処理を効率良く実行できるようにするこ
とを目的とする。

【００１２】

【課題を解決するための手段】本発明のバスアクセスエ
ラー処理方法は、図１を参照して説明すると、バスアク
セスエラー発生時に基本プログラムによる例外処理を実
行する機能を有するＣＰＵ１を有し、このＣＰＵ１に、
バスアクセスエラー発生時にセットするバスエラーフラ
グ４を設け、ＣＰＵからバス２を介して被制御デバイス
３をアクセスした時のバスアクセスエラー発生時に、Ｃ
ＰＵ１は、ユーザプログラムによるバスアクセスエラー
処理が可能か否かを判定し、可能の場合に、バスエラー
フラグ４をセットしてユーザプログラムに通知し、この
ユーザプログラムによるバスアクセスエラー処理を実行
する過程を含むものである。又この場合のＣＰＵは、バ
スアクセスエラー発生時に、バスアクセス時のアドレス
空間の情報を基に、基本プログラムによる例外処理を実
行すべきか又はユーザプログラムによるバスアクセスエ
ラー処理が可能かを判定し、ユーザプログラムによるバ
スアクセスエラー処理が可能の判定結果により、バスエ
ラーフラグ４をセットして、ユーザプログラムに通知す
る過程を含むことができる。

【００１３】又図２を参照して説明すると、バスアクセ
スエラー発生時に基本プログラムによる例外処理を実行
する機能を有するＣＰＵ２１を有し、バスアクセスエラ
ー発生時のアドレス空間を基に、システムに致命的な影
響を与えるアドレス空間か否かを判定し、例えば、メモ
リ２２のアクセス時等の致命的な影響を与える場合のバ
スアクセスエラー発生時に第１のバスエラー信号＊ＢＥ
ＲＲ１、その他の通信ＬＳＩ２３等を介した被制御デバ
イスに対するアクセス時の場合のバスアクセスエラー発
生時に第２のバスエラー信号＊ＢＥＲＲ２を発生させ、
第１のバスアラー信号＊ＢＥＲＲ１により基本プログラ
ムによる例外処理を実行し、第２のバスエラー信号＊Ｂ
ＥＲＲ２によりユーザプログラムによるバスアクセスエ
ラー処理を実行する過程を含むものである。

【００１４】又図１に於いて、ＣＰＵを搭載したパッケ
ージと、被制御デバイスを搭載したパッケージとをそれ
ぞれ通信手段５，６を介して接続して、ＣＰＵバスを延
長し、ＣＰＵによるバスアクセス時に発生するバスエラ
ー信号を通信手段５，６を介してＣＰＵに転送し、ＣＰ
Ｕに於いてバスアクセス時のアドレス空間を基に、基本
プログラムによる例外処理を実行するか、ユーザプログ
ラムによるバスアクセスエラー処理を実行するかを判定
する過程を含むことができる。

【００１５】

【作用】バスアクセスエラー発生時に、基本プログラム
による例外処理を実行すべきか否かを判定し、例えば、
被制御デバイス３（図１参照）側の障害によるバスアク
セスエラー発生時には、ユーザプログラムによる処理で
済むから、ＣＰＵ１は、バスエラーフラグ４をセットし
て、ユーザプログラムに通知する。従って、システム構
成の変更時は、ユーザプログラム側で対処できるから、
基本プログラムによる例外処理の記述内容を変更する必
要がない。又このバスアクセスエラー発生時の判定は、
バスアクセス時のアドレス空間の情報を基に判定するこ
とができる。例えば、メモリに対するアクセス時のアド
レス空間と、被制御デバイスに対するアクセス時のアド
レス空間とは異なるから、このアドレス空間を基に判定
することができる。

【００１６】又バスアクセスエラー発生時に、システム
に致命的な影響を与える場合の第１のバスエラー信号＊
ＢＥＲＲ１と、その他の場合の第２のバスエラー信号＊
ＢＥＲＲ２とを用い、第１のバスエラー信号＊ＢＥＲＲ
１により、基本プログラムによる例外処理を実行し、第
２のバスエラー信号＊ＢＥＲＲ２により、ユーザプログ
ラムによるバスアクセスエラー処理を実行する。

【００１７】又ＣＰＵを搭載したパッケージと、被制御
デバイスを搭載したパッケージとを通信手段５，６（図
１参照）を介して接続した場合に於いても、バスアクセ
ス時のアドレス空間を基に、バスアクセスエラー発生時
にバスエラーフラグ４のセットを行うか否かを判定する
か、又は第１のバスエラー信号＊ＢＥＲＲ１を発生させ
るか第２のバスエラー信号＊ＢＥＲＲ２を発生するかを
判定することにより、基本プログラムによる例外処理を
実行させるか、又はユーザプログラムによるバスアクセ
スエラー処理を実行させるかを選択することができる。

【００１８】

【実施例】図１に示すＣＰＵ１と被制御デバイス３とを
バス２により接続したシステムに於いて、フラグ４、即
ち、バスエラーフラグ４をＣＰＵ１に設け、バスアクセ
スエラー発生時に、例えば、メモリ等に対するアクセス
時のアドレス空間と、被制御デバイス等に対するアクセ
ス時のアドレス空間とは異なるから、このアドレス空間
の情報を基に、メモリ等に対するバスアクセスエラー発
生時は、システムに致命的な影響を与えるものであるか
ら、基本プログラムによる例外処理を実行し、又被制御
デバイス等に対するバスアクセスエラー発生時は、シス
テムに致命的な影響を与えないから、ユーザプログラム
によるバスアクセスエラー処理を実行させる。その為
に、バスエラーフラグ４をセットして、ユーザプログラ
ムに通知する。

【００１９】フラグについては、例えば、図３に示すよ
うに、ＣＰＵに於ける演算結果が零の場合を示すゼロフ
ラグＺと、演算結果が負を示すネガティブフラグＮと、
演算結果がオーバフローを示すオーバフラグＶと、演算
結果が桁上げを示すキャリアフラグＣとを有する場合が
一般的であり、本発明に於いては、バスアクセスエラー
発生時にユーザプログラムに通知する為のバスエラーフ
ラグＥを設ける。これらのフラグは、“０”でネゲー
ト、“１”でアサートを示す。

【００２０】又バスエラーフラグＥのセット（“１”）
か否かに応じて、分岐命令は、ＢＥＳＢｒａｎｃｈＥｒｒｏｒＳｅｔ（Ｅ＝
“１”の時分岐する）ＢＥＣＢｒａｎｃｈＥｒｒｏｒＣｌｅａｒ（Ｅ＝
“０”の時分岐する）とすることができる。

【００２１】又バスエラーフラグＥをクリアしたり、セ
ットしたりする命令は、ＳＥＥＳｅｔＥｒｒｏｒｆｌａｇ（Ｅ＝“１”に
設定する）ＣＬＥＣｌｅａｒＥｒｒｏｒｆｌａｇ（Ｅ＝
“０”に設定する）とすることができる。

【００２２】バスアクセスエラー発生により、基本プロ
グラムによる例外処理に移行することになるが、そのバ
スアクセス時のアドレス空間を基に、被制御デバイス等
に対するアクセスであることを判定すると、システムに
は致命的な影響を与えるものではないから、バスエラー
フラグＥをセットする。ユーザプログラムは、このバス
エラーフラグＥがセット（“１”）されたことにより、
バスアクセスエラー処理、例えば、ユーザプログラムに
従って制御等を行う被制御デバイスの実装の有無等の判
定処理を行う。

【００２３】バスアクセスエラー発生時のバスエラーフ
ラグや例外処理について、図４に示す構成を適用するこ
とができる。即ち、バスエラー信号＊ＢＥＲＲと終了信
号＊ＤＣとをオアゲート（ＯＲ）３３に入力する。この
オアゲート３３の出力信号を例外処理の起動用信号とす
ることができる。又リセット信号＊ＲＥＳＥＴとクリア
命令（ＣＬＥ命令）実行時の信号とをアンドゲート（Ａ
ＮＤ）３１に入力し、セット命令（ＳＥＥ命令）実行時
の信号とオアゲート３３の出力信号とをアンドゲート
（ＡＮＤ）３２に入力し、アンドゲート３１の出力信号
をＲＳフリップフロップ３４のリセット端子Ｒに入力
し、アンドゲート３２の出力信号をＲＳフリップフロッ
プ３４のセット端子Ｓに入力する。

【００２４】このＲＳフリップフロップ３４にバスエラ
ー信号＊ＢＥＲＲによるバスエラーフラグＥを設定し、
前述の分岐命令時の分岐条件として用いることができ
る。そして、ＲＳフリップフロップ３４の出力端子ＯＵ
Ｔからの出力信号をトライステートバッファ３５の入力
端子ＩＮに入力し、その出力端子ＯＵＴをデータバスに
接続し、フラグ読み出しアクセス信号によって、トライ
ステートバッファ３５からデータバスに、バスエラーフ
ラグＥを読出すことができる。

【００２５】又前述のリセット信号＊ＲＥＳＥＴとクリ
ア命令（ＣＬＥ命令）とのアンド条件によってＲＳフリ
ップフロップ３４をリセットし、バスエラーフラグＥを
リセットすることができる。なお、バスエラーフラグＥ
の為の論理回路は、前述の構成に限定されるものではな
い。

【００２６】又図２に示すように、第１のバスエラー信
号＊ＢＥＲＲ１と、第２のバスエラー信号＊ＢＥＲＲ２
とを用いる場合、バスアクセスエラー発生によりシステ
ムに対して致命的な影響を与えるものと、与えないもの
とを、バスアクセス時のアドレス空間によって識別する
ことができる。前述のように、メモリ２２に対するバス
アクセス時のバスアクセスエラー発生により、システム
に致命的な影響を与えることになるから、第１のバスエ
ラー信号＊ＢＥＲＲ１により、基本プログラムによる例
外処理を実行する。又通信用ＬＳＩ２３等を介して被制
御デバイスをアクセスした場合のバスアクセスエラー発
生により、システムには致命的な影響を与えないから、
第２のバスエラー信号＊ＢＥＲＲ２により、ユーザプロ
グラムに通知し、ユーザプログラムによるバスアクセス
エラー処理を実行させる。

【００２７】この場合、更にバスエラーフラグの設定を
行うことができる。図５はこのバスエラーフラグに関連
する論理回路を示し、図４と同一符号は同一の機能部分
を示す。前述の第１のバスエラー信号＊ＢＥＲＲ１によ
って、基本プログラムによる例外処理を実行するもので
あるが、第２のバスエラー信号＊ＢＥＲＲ２と終了信号
＊ＤＣとによるオアゲート３３の出力信号と、セット命
令（ＳＥＥ命令）実行時のアクセス信号とのアンド条件
によるアンドゲート３２の出力信号によって、ＲＳフリ
ップフロップ３４をセットする。即ち、第２のバスエラ
ー信号＊ＢＥＲＲ２によりバスエラーフラグＥをセット
することになる。

【００２８】又リセット信号＊ＲＥＳＥＴとクリア命令
（ＣＬＥ命令）実行時のアクセス信号とのアンド条件の
アンドゲート３１からの出力信号により、ＲＳフリップ
フロップ３４をリセットして、バスエラーフラグＥをリ
セットすることができる。又トライステートバッファ３
５を介してデータバスにバスエラーフラグＥを読出すこ
とができる。

【００２９】又被制御デバイスをアクセスする場合のプ
ログラムの一例を示す。ＭＯＶ＃１０００，ａ４０００；データ１０００をアドレス４０００番地に書込むＢＥＳＮＯＰＫＧ；若し、バスエラーの場合にはＮＯＰＫＧ番地にブランチ・；正常アクセス時の継続動作プログラム・・ＮＯＰＫＧ：ＣＬＥ；Ｅフラグクリア・；被制御デバイスアクセスに失敗した場合の処理のプログラム（例えば、パッケージの実装状態を確認した後、未実装と判断した時は、該当パッケージを切り離す処理等）

【００３０】又ＣＰＵバスの延長の為に用いる通信手段
としての通信ＬＳＩ間で多重化して転送する場合のフォ
ーマットの一例を図６に示す。同図に於いて、（ａ）は
コマンド側、（ｂ）はレスポンス側を示し、ＴＯＰは１
ビットの開始信号、Ｒ／Ｗは１ビットのリード／ライト
信号、ＡＤＤ０：１５は１６ビットのアドレス信号、
ＤＡＴＡ０：１５は１６ビットのデータ、ＰＴＹは１
ビットのパリティビット、ＤＣは１ビットの終了信号、
ＢＥＲＲは１ビットのバスエラー信号を示す。なお、実
際の転送処理に於いては、負論理を用いて転送する。

【００３１】前述のフォーマットにより転送処理を行う
通信ＬＳＩの入出力信号について、図７に示す。ＢＵＳ
ＥＸＰＡは、ＣＰＵ搭載パッケージ側のバス拡張用通
信ＬＳＩを示し、ＣＰＵからのチップセレクト信号ＣＳ
により、クロックＣＬＫに同期した動作を開始し、その
ＣＰＵからのアドレス信号ＡＤＤ０：１５と、設定さ
れたアドレス信号ＣＡＤＤ０：７とを比較し、許容ア
ドレス空間の場合に、ＣＰＵからのアドレス信号ＡＤＤ
０：１５と、データＤＡＴＡ０：１５と、リード／
ライト信号Ｒ／Ｗとに対して、開始信号ＴＯＰとパリテ
ィビットＰＴＹとを付加し、図６の（ａ）に示すフォー
マットに変換し、コマンドＣＭＤとしてクロックＣＬＫ
に同期して送出する。

【００３２】又レスポンスＲＳＰとして、図６の（ｂ）
に示すフォーマットで受信し、データＤＡＴＡ０：１
５をＣＰＵに転送する。コマンドＣＭＤ及びレスポンス
ＲＳＰとしての処理が終了すると、終了信号＊ＤＣをＣ
ＰＵに転送し、又コマンドＣＭＤに対して、所定時間内
にレスポンスＲＳＰを受信しない場合や、エラー情報の
受信等による異常終了の場合に、バスエラー信号＊ＢＥ
ＲＲをＣＰＵに転送する。この場合のバスエラー信号＊
ＢＥＲＲにより、前述のバスエラーフラグＥをセットし
て、ユーザプログラムによる回避処理を実行するか、又
は第２のバスエラー信号＊ＢＥＲＲ２として、ユーザプ
ログラムによる回避処理を実行することができる。

【００３３】図７に示す通信ＬＳＩの送信部を図８に、
又受信部を図９に示す。送信部に於いては、起動制御部
４１と、カウンタ（ＣＮＴ）４２と、多重回路４３と、
タイマ４４と、ＤＣ（終了信号）作成部４５と、制御信
号ラッチ４６と、アドレスラッチ４７と、データラッチ
４８と、パリティ生成部４９と、合成部５０とを含む構
成を有する。

【００３４】又受信部に於いては、制御部５１と、分離
部５２と、データラッチ５３と、トライステートバッフ
ァ５４と、パリティ監視部５５とを含む構成を有し、Ｄ
Ｃ作成部へとして示すように、送信部のＤＣ作成部４５
へ、終了信号ＤＣと、バスエラー信号ＢＥＲＲとを転送
し、又タイマへとして示すように、送信部のタイマ４４
に停止制御信号を転送する。

【００３５】ＣＰＵからのアドレス信号ＡＤＤ０：１
５と、リード／ライト信号Ｒ／Ｗと、データＤＡＴＡ
０：１５とが、アドレスラッチ４７と、制御信号ラッチ
４６と、データラッチ４８とにそれぞれラッチされ、こ
のアドレス信号ＡＤＤ０：１５と、予め設定した許容
アドレス空間を示すアドレス信号ＣＡＤＤ０：７とを
起動制御部４１に於いて比較する。例えば、アドレス信
号ＣＡＤＤ０：７を４０ｈ（１６進）とすると、許容
アドレス空間は、４０００〜４０ＦＦとなる。この許容
アドレス空間内のアドレス信号ＡＤＤ０：１５である
と、起動制御部４１は、各部を起動する。このように、
被制御デバイスに対するアクセスを行うアドレス空間を
認識できることになり、バスアクセスエラー発生時に、
システムに対する影響を判定することができる。

【００３６】前述の起動制御部４１によって起動された
カウンタ４２のカウント内容とクロックＣＬＫとによ
り、多重回路４３は、ラッチされたリード／ライト信号
Ｒ／Ｗと、アドレス信号ＡＤＤ０：１５と、データＤ
ＡＴＡ０：１５との多重化処理を開始する。又パリテ
ィ生成部４９は、多重化されたデータに対するパリティ
ビットＰＴＹを生成し、このパリティビットＰＴＹと、
開始信号ＴＯＰとを合成部５０に於いて付加し、図６の
（ａ）に示すフォーマットのコマンドＣＭＤとして、ク
ロックＣＬＫと共に送出する。

【００３７】又起動制御部４１から受信部の制御部５１
も起動し、受信待ち状態とする。レスポンスＲＳＰとし
て分離部５２で受信すると、制御部５１によりフォーマ
ット監視等により、分離部５２に於いてデータＤＡＴＡ
０：１５を分離し、データラッチ５３にラッチさせ、
且つパリティ監視部５５によりパリティエラーがあるか
否かを監視する。

【００３８】パリティエラーがない場合の制御部５１か
らの受信完了信号により、データラッチ５３からトライ
ステートバッファ５４に転送し、データＤＡＴＡ０：
１５としてバスに送出する。又受信完了信号をタイマ４
４の停止制御信号とし、又ＤＣ作成部４５へ終了信号Ｄ
Ｃとして転送する。それにより、ＤＣ作成部４５は、終
了信号ＤＣをＣＰＵへ転送する。

【００３９】前述のタイマ４４が起動されてタイムアウ
トとなった場合、又はパリティ監視部５５によりパリテ
ィエラーを検出した場合、ＤＣ作成部４５から終了信号
ＤＣと共にバスエラー信号ＢＥＲＲが送出される。この
バスエラー信号ＢＥＲＲにより、前述のバスエラーフラ
グＥをセット、又はこのバスエラー信号ＢＥＲＲを第２
のバスエラー信号＊ＢＥＲＲ２とすることにより、ユー
ザプログラムによるバスアクセスエラー処理を実行する
ことになる。

【００４０】図１０は被制御デバイス搭載パッケージ側
の通信ＬＳＩの入出力信号を示し、ＢＵＳＥＸＰＢは
バス拡張用通信ＬＳＩ、ＣＭＤはコマンド、ＲＳＰはレ
スポンス、ＣＬＫはクロック、ＲＡＤＤ０：７は受信
元アドレス信号、ＡＤＤ０：１５はアドレス信号、Ｄ
ＡＴＡ０：１５はデータ、Ｒ／Ｗはリード／ライト信
号、＊ＤＣは終了信号、＊ＢＥＲＲはバスエラー信号を
示す。

【００４１】このバス拡張用通信ＬＳＩ（ＢＵＳＥＸ
ＰＢ）の内部構成を図１１に示す。同図に於いて、６１
は受信アドレスチェック部、６２は分離部、６３はパリ
ティ監視部、６４〜６６はラッチ、６７はバッファ、６
８は多重回路、６９はパリティ生成部、７０は合成部を
示す。

【００４２】分離部６２は、クロックＣＬＫに同期した
コマンドＣＭＤの開始信号ＴＯＰを検出して、リード／
ライト信号Ｒ／Ｗと、アドレス信号ＡＤＤ０：１５
と、データＤＡＴＡ０：１５とを分離する機能を備え
ている。又受信アドレスチェック部６１は、受信元アド
レス信号ＲＡＤＤ０：７と、受信したアドレス信号Ａ
ＤＤ８：１５とを比較する。この受信元アドレス信号
ＲＡＤＤ０：７は、バス拡張用通信ＬＳＩのアドレス
に相当し、比較一致した時に、動作開始制御信号を分離
部６２に加え、分離部６２は、コマンドＣＭＤを前述の
ように分離し、パリティ監視部６３に於いてパリティチ
ェックを行い、パリティエラーがない場合に、それぞれ
分離したデータをチッチ６４〜６６にラッチし、リード
／ライト信号Ｒ／Ｗと、アドレス信号ＡＤＤ０：１５
とを被制御デバイス側のバスに送出し、データＤＡＴＡ
０：１５はバッファ６７を介して、被制御デバイス側
のバスに送出する。

【００４３】又被制御デバイス側からのデータＤＡＴＡ
０：１５は、多重回路６８に於いて、終了信号ＤＣや
バスエラー信号ＢＥＲＲと多重化され、パリティ生成部
６９により生成されたパリティビットを合成部７０に於
いて開始信号ＴＯＰと共に付加して、図６の（ｂ）に示
すフォーマットのレスポンスＲＳＰとする。この場合の
バスエラー信号ＢＥＲＲは、パリティ監視部６３に於け
るパリティエラー検出や、その他の被制御デバイス側の
障害の時にアサートし、ＣＰＵにバスエラー信号として
転送することができる。

【００４４】前述のようなバス拡張用通信ＬＳＩ（ＢＵ
ＳＥＸＰＡ，ＢＵＳＥＸＰＢ）を用いた場合の要部
を図１２に示す。同図に於いて、図１０，図１１と同一
符号は同一部分を示す。図１２に於いて、ＣＰＵパッケ
ージ（ＣＰＵＰＫＧ）７１に、バス拡張用通信ＬＳＩ
（ＢＵＳＥＸＰＡ）７２をＣＰＵ（図示を省略）と共
に搭載し、被制御パッケージ（被制御ＰＫＧ）７３に、
被制御デバイス７５と、バス拡張用通信ＬＳＩ（ＢＵＳ
ＥＸＰＢ）７４とを搭載し、バス拡張用通信ＬＳＩ７
２，７３間を、コマンドＣＭＤと、レスポンスＲＳＰ
と、クロックＣＬＫとを転送するように接続し、ＣＰＵ
バスを異なるパッケージに搭載した被制御デバイス７５
に対して延長する。

【００４５】この場合、被制御デバイス７５に於ける終
了信号＊ＤＣとバスエラー信号＊ＢＥＲＲとを、前述の
ように、ＣＰＵ側に転送することができる。又被制御パ
ッケージ７３が実装されていない時に、被制御デバイス
７５に対するアクセスが発生すると、バス拡張用通信Ｌ
ＳＩ７２に於いて、コマンドＣＭＤに対するレスポンス
ＲＳＰのタイムアウト等によりバスエラー信号＊ＢＥＲ
Ｒがアサートされ、このバスエラー信号＊ＢＥＲＲによ
るバスエラーフラグＥのセット、又は第２のバスエラー
信号＊ＢＥＲＲ２として処理するから、ユーザプログラ
ムによる処理によって、パッケージの未実装を認識する
ことができる。即ち、パッケージの活線挿抜時に於ける
バスアクセスエラーの発生は、システムに致命的な影響
を与えないバスアクセスエラーであることを判定できる
から、ＣＰＵは、本来の処理を継続することができる。

【００４６】

【発明の効果】以上説明したように、本発明は、バスア
クセスエラー発生時に、バスアクセスのアドレス空間等
を基に、システムに致命的な影響を与えるか否かを判定
することができるから、致命的な影響を与えない場合
に、バスエラーフラグＥをセットし、又は第２のバスエ
ラー信号＊ＢＥＲＲ２として、ユーザプログラムによる
回避処理を実行する。それによって、システム構成の変
更によっても、基本プログラムの例外処理の記述内容を
変更する必要がなくなるので、システム構成の変更が容
易となる。

【００４７】又通信手段としてのバス拡張用の通信ＬＳ
Ｉをパッケージに搭載して、ＣＰＵバスを延長したシス
テムに於いては、パッケージの未実装によるバスアクセ
スエラー発生は、ユーザプログラムによる処理となるか
ら、活線保守が可能のシステムを構成することができ
る。

【図面の簡単な説明】

【図１】本発明の原理的構成を示す図である。

【図２】＊ＢＥＲＲ１信号と＊ＢＥＲＲ２信号の使用方
法を示す図である。

【図３】フラグ構成例を示す図である。

【図４】バスエラーフラグの実現方法を示すハードウェ
ア（１）のブロック図である。

【図５】バスエラーフラグの実現方法を示すハードウェ
ア（２）のブロック図である。

【図６】多重フォーマットの簡単な例を示す図である。

【図７】バス拡張用通信ＬＳＩＢＵＳＥＸＰＡを示
す図である。

【図８】通信ＬＳＩＢＵＳＥＸＰＡの送信側の内部
構成を示すブロック図である。

【図９】通信ＬＳＩＢＵＳＥＸＰＡの受信側の内部
構成を示すブロック図である。

【図１０】バス拡張用通信ＬＳＩＢＵＳＥＸＰＢを
示す図である。

【図１１】通信ＬＳＩＢＵＳＥＸＰＢの内部構成を
示すブロック図である。

【図１２】バス拡張用通信ＬＳＩの使用例を示す図であ
る。

【図１３】ＣＰＵにおけるＢＥＲＲの位置付けを示す図
である。

【図１４】通信ＬＳＩを用いたバス延長方式のイメージ
を示す図である。

【符号の説明】

１ＣＰＵ２バス３被制御デバイス４フラグ５通信手段６通信手段

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平４−125754（ＪＰ，Ａ) 特開平３−265053（ＪＰ，Ａ) 特開平１−131943（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/00 G06F 13/00

Claims

(57)【特許請求の範囲】

【請求項１】バスアクセスエラー発生時に基本プログ
ラムによる例外処理を実行する機能を有するＣＰＵを有
し、該ＣＰＵに前記バスアクセスエラー発生時にセット
するバスエラーフラグを設け、前記ＣＰＵからバスを介して被制御デバイスをアクセス
した時のバスアクセスエラー発生時に、前記ＣＰＵは、
ユーザプログラムによるバスアクセスエラー処理が可能
か否かを判定し、可能の場合に、前記バスエラーフラグ
をセットして前記ユーザプログラムに通知し、該ユーザ
プログラムによるバスアクセスエラー処理を実行する過
程を含むことを特徴とするバスアクセスエラー処理方
法。
【請求項２】前記ＣＰＵは、前記バスアクセスエラー
発生時に、バスアクセス時のアドレス空間の情報を基
に、基本プログラムによる例外処理を実行すべきか又は
ユーザプログラムによるバスアクセスエラー処理が可能
かを判定し、該ユーザプログラムによるバスアクセスエ
ラー処理が可能の判定結果により、前記バスエラーフラ
グをセットして前記ユーザプログラムに通知する過程を
含むことを特徴とする請求項１記載のバスアクセスエラ
ー処理方法。
【請求項３】バスアクセスエラー発生時に基本プログラ
ムによる例外処理を実行する機能を有するＣＰＵを有
し、前記ＣＰＵから被制御デバイスをアクセスした時の前記
バスアクセスエラー発生時のアドレス空間を基に、シス
テムに致命的な影響を与えるアドレス空間か否かを判定
し、致命的な影響を与える場合のバスアクセスエラー発
生時に第１のバスエラー信号、その他の場合のバスアク
セスエラー発生時に第２のバスエラー信号を発生させ、前記第１のバスエラー信号により前記基本プログラムに
よる例外処理を実行し、前記第２のバスエラー信号によ
りユーザプログラムによるバスアクセスエラー処理を実
行する過程を含むことを特徴とするバスアクセスエラー
処理方法。
【請求項４】前記ＣＰＵを搭載したパッケージと、前
記被制御デバイスを搭載したパッケージとをそれぞれ通
信手段を介して接続して、ＣＰＵバスを延長し、前記Ｃ
ＰＵによるバスアクセス時に発生するバスエラー信号を
前記通信手段を介して前記ＣＰＵに転送し、該ＣＰＵに
於いてバスアクセス時のアドレス空間を基に、基本プロ
グラムによる例外処理を実行するか、ユーザプログラム
によるバスアクセスエラー処理を実行するかを判定する
過程を含むことを特徴とする請求項１又は２又は３記載
のバスアクセスエラー処理方法。