JPH11316733A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH11316733A JPH11316733A JP10124497A JP12449798A JPH11316733A JP H11316733 A JPH11316733 A JP H11316733A JP 10124497 A JP10124497 A JP 10124497A JP 12449798 A JP12449798 A JP 12449798A JP H11316733 A JPH11316733 A JP H11316733A
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- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
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- 230000000694 effects Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
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Abstract
(57)【要約】
【課題】 複数のファンクションを同時的に動作させる
ことを可能にして、バス間或いはファンクション内での
データ転送等を効率良く行えるマルチファンクションデ
バイスを提供する。 【解決手段】 マルチファンクションデバイス１は、Ｐ
ＣＩバス１０からの信号に対してそれぞれ所定の機能を
実行するｎ個のファンクション部Ｆ（Ｆ-1，Ｆ-2，…，
Ｆ-n）を備える。例えば、ファンクション部Ｆ-1はモデ
ム機能を実行し、ファンクション部Ｆ-2はＬＡＮ機能を
実行し、ファンクション部Ｆ-nはＳＣＳＩ機能を実行す
る。各ファンクション部Ｆにはステートマシン部Ｓが設
けられている。ステートマシン部Ｓは、互いに独立して
動作することができ、例えば、ファンクション部Ｆ-1に
対応するステートマシンＳ-1の状態管理中にＰＣＩバス
１０を通じてファンクション部Ｆ-2に対するアドレス
（命令）が来た場合でも、ファンクション部Ｆ-2による
データの生成処理が同時的に行われることになる。
ことを可能にして、バス間或いはファンクション内での
データ転送等を効率良く行えるマルチファンクションデ
バイスを提供する。 【解決手段】 マルチファンクションデバイス１は、Ｐ
ＣＩバス１０からの信号に対してそれぞれ所定の機能を
実行するｎ個のファンクション部Ｆ（Ｆ-1，Ｆ-2，…，
Ｆ-n）を備える。例えば、ファンクション部Ｆ-1はモデ
ム機能を実行し、ファンクション部Ｆ-2はＬＡＮ機能を
実行し、ファンクション部Ｆ-nはＳＣＳＩ機能を実行す
る。各ファンクション部Ｆにはステートマシン部Ｓが設
けられている。ステートマシン部Ｓは、互いに独立して
動作することができ、例えば、ファンクション部Ｆ-1に
対応するステートマシンＳ-1の状態管理中にＰＣＩバス
１０を通じてファンクション部Ｆ-2に対するアドレス
（命令）が来た場合でも、ファンクション部Ｆ-2による
データの生成処理が同時的に行われることになる。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばＬＡＮ機
能とモデム機能といった複数のファンクション部を持つ
データ処理装置に関する。
能とモデム機能といった複数のファンクション部を持つ
データ処理装置に関する。
【０００２】
【従来の技術】ＬＡＮ機能を実現するＬＡＮカード、或
いはモデム機能を実現するモデムカードなどが知られて
いる。そして、近年においては、複数の機能を備えるマ
ルチファンクションデバイス（ＰＣカード）が提供され
ている。このマルチファンクションデバイスは、一つの
機能を実行するファンクション部を複数備えるととも
に、これら複数のファンクション部の状態を管理する一
つのステートマシン部と、このステートマシン部をバス
に接続するためのインターフェースとを備えて構成され
る。前記のステートマシン部は、同時に複数のファンク
ション部の状態を管理するのではなく、バスからの命令
が或るファンクション部に対するものである場合、その
ファンクション部についての状態管理を行うが、この状
態管理中に前記バスから他のファンクション部に対する
命令が来たとしても、この命令への対応は行うことがで
きない（特開平７−３３４５６４号公報参照：ＩＰＣ
Ｇ０６Ｆ １７／５０）。
いはモデム機能を実現するモデムカードなどが知られて
いる。そして、近年においては、複数の機能を備えるマ
ルチファンクションデバイス（ＰＣカード）が提供され
ている。このマルチファンクションデバイスは、一つの
機能を実行するファンクション部を複数備えるととも
に、これら複数のファンクション部の状態を管理する一
つのステートマシン部と、このステートマシン部をバス
に接続するためのインターフェースとを備えて構成され
る。前記のステートマシン部は、同時に複数のファンク
ション部の状態を管理するのではなく、バスからの命令
が或るファンクション部に対するものである場合、その
ファンクション部についての状態管理を行うが、この状
態管理中に前記バスから他のファンクション部に対する
命令が来たとしても、この命令への対応は行うことがで
きない（特開平７−３３４５６４号公報参照：ＩＰＣ
Ｇ０６Ｆ １７／５０）。
【０００３】また、規格が異なる複数のバス、例えば、
ＰＣＩ（Peripheral Component Interconnect ）バスと
第１カードバス及び第２カードバスとを接続するための
ブリッジ回路を構成するマルチファンクションデバイス
も考えられる。このマルチファンクションデバイス（ブ
リッジ回路）は、前記第１カードバスに接続される第１
のファンクション部及び前記第２カードバスに接続され
る第２のファンクション部についての状態を管理する一
つのステートマシン部を備えることになるが、かかるス
テートマシン部も、前述のＰＣカードにおけるステート
マシン部と同様、複数のファンクション部の状態を同時
に管理するものではない。
ＰＣＩ（Peripheral Component Interconnect ）バスと
第１カードバス及び第２カードバスとを接続するための
ブリッジ回路を構成するマルチファンクションデバイス
も考えられる。このマルチファンクションデバイス（ブ
リッジ回路）は、前記第１カードバスに接続される第１
のファンクション部及び前記第２カードバスに接続され
る第２のファンクション部についての状態を管理する一
つのステートマシン部を備えることになるが、かかるス
テートマシン部も、前述のＰＣカードにおけるステート
マシン部と同様、複数のファンクション部の状態を同時
に管理するものではない。
【０００４】
【発明が解決しようとする課題】図４は、従来のマルチ
ファンクションデバイスにおけるＰＣＩバスからカード
バスへのディレイドトランザクション（Delayed Transa
ction ）によるバス間転送の一例を示した説明図であ
る。この図において、ＦＲＡＭＥ＃は、それがＬｏｗの
ときにＰＣＩバスからアドレス（命令）が来ているとい
うことをデバイス側に知らせる信号（信号線）であり、
ＩＲＤＹ＃は、アドレス（命令）を出したＰＣＩバス側
においてデータの授受の準備ができているということを
デバイス側に知らせるための信号（信号線）である。そ
して、ＤＥＶＳＥＬ＃は、前記アドレス（命令）に対し
てそれに対応するファンクション部が選択されたことを
ＰＣＩバス側に知らせる信号（信号線）であり、その際
にＰＣＩバスに渡すべきデータの準備ができていなけれ
ば、ＴＲＤＹ＃はＨｉｇｈであり、ＳＴＯＰ＃はＬｏｗ
となる。
ファンクションデバイスにおけるＰＣＩバスからカード
バスへのディレイドトランザクション（Delayed Transa
ction ）によるバス間転送の一例を示した説明図であ
る。この図において、ＦＲＡＭＥ＃は、それがＬｏｗの
ときにＰＣＩバスからアドレス（命令）が来ているとい
うことをデバイス側に知らせる信号（信号線）であり、
ＩＲＤＹ＃は、アドレス（命令）を出したＰＣＩバス側
においてデータの授受の準備ができているということを
デバイス側に知らせるための信号（信号線）である。そ
して、ＤＥＶＳＥＬ＃は、前記アドレス（命令）に対し
てそれに対応するファンクション部が選択されたことを
ＰＣＩバス側に知らせる信号（信号線）であり、その際
にＰＣＩバスに渡すべきデータの準備ができていなけれ
ば、ＴＲＤＹ＃はＨｉｇｈであり、ＳＴＯＰ＃はＬｏｗ
となる。
【０００５】ＰＣＩバス側からアドレス（Ａ１）が最初
に来たときは、それに対するデータの準備はできていな
いので、ＴＲＤＹ＃はＨｉｇｈとなり、ＳＴＯＰ＃はＬ
ｏｗとなるが、アドレス（Ａ１）の受付は行っており、
これに対応するファンクション部によるデータの生成処
理が開始される。そして、このデータ生成処理において
ステートマシン部は前記ファンクション部に対して状態
管理を実行することになる。ステートマシン部による前
記ファンクション部に対する状態管理中においては、他
のファンクション部に対する状態管理は行えないので、
ＰＣＩバス側から他のアドレス（Ａ２）が来ても、その
受付は行われないことになる。そして、前述のデータ生
成処理でデータ（Ｄ１）の送出準備ができた後に２度目
のアドレス（Ａ１）が来ると、ＴＲＤＹ＃はＬｏｗに、
ＳＴＯＰ＃はＨｉｇｈになり、データ（Ｄ１）がＰＣＩ
バス側へと送出されることになる。また、前記ステート
マシン部は前記ファンクション部に対する状態管理から
開放されることになる。そして、この開放後に再び他の
アドレス（Ａ２）を受けたときには、それに対するデー
タの準備はできていないから、このときに初めて他のア
ドレス（Ａ２）に対応するファンクション部によるデー
タの生成処理を開始することになる。
に来たときは、それに対するデータの準備はできていな
いので、ＴＲＤＹ＃はＨｉｇｈとなり、ＳＴＯＰ＃はＬ
ｏｗとなるが、アドレス（Ａ１）の受付は行っており、
これに対応するファンクション部によるデータの生成処
理が開始される。そして、このデータ生成処理において
ステートマシン部は前記ファンクション部に対して状態
管理を実行することになる。ステートマシン部による前
記ファンクション部に対する状態管理中においては、他
のファンクション部に対する状態管理は行えないので、
ＰＣＩバス側から他のアドレス（Ａ２）が来ても、その
受付は行われないことになる。そして、前述のデータ生
成処理でデータ（Ｄ１）の送出準備ができた後に２度目
のアドレス（Ａ１）が来ると、ＴＲＤＹ＃はＬｏｗに、
ＳＴＯＰ＃はＨｉｇｈになり、データ（Ｄ１）がＰＣＩ
バス側へと送出されることになる。また、前記ステート
マシン部は前記ファンクション部に対する状態管理から
開放されることになる。そして、この開放後に再び他の
アドレス（Ａ２）を受けたときには、それに対するデー
タの準備はできていないから、このときに初めて他のア
ドレス（Ａ２）に対応するファンクション部によるデー
タの生成処理を開始することになる。
【０００６】以上の説明から分かるように、ステートマ
シン部による或るファンクション部に対する状態管理中
に他のアドレス（Ａ２）が来たとしても、これを受け付
けることができず、これに対する処理は、再び他のアド
レス（Ａ２）が来たときに初めて開始されることにな
る。つまり、ファンクション部が複数あるとしても、そ
れを同時的に動作させることができないことになり、バ
ス間或いはデバイス内でのデータ転送等が効率良く行わ
れていないという問題点を有していた。
シン部による或るファンクション部に対する状態管理中
に他のアドレス（Ａ２）が来たとしても、これを受け付
けることができず、これに対する処理は、再び他のアド
レス（Ａ２）が来たときに初めて開始されることにな
る。つまり、ファンクション部が複数あるとしても、そ
れを同時的に動作させることができないことになり、バ
ス間或いはデバイス内でのデータ転送等が効率良く行わ
れていないという問題点を有していた。
【０００７】この発明は、上記の事情に鑑み、複数のフ
ァンクション部を同時的に動作させることを可能にし
て、バス間或いはデバイス内でのデータ転送等を効率良
く行えるデータ処理装置を提供することを目的とする。
ァンクション部を同時的に動作させることを可能にし
て、バス間或いはデバイス内でのデータ転送等を効率良
く行えるデータ処理装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明のデータ処理装
置は、上記の課題を解決するために、バスからの信号に
対して各々所定の機能を実行する複数のファンクション
部と、前記の各ファンクション部ごとに設けられ、独立
して動作する複数のステートマシン部と、を備えたこと
を特徴とする。
置は、上記の課題を解決するために、バスからの信号に
対して各々所定の機能を実行する複数のファンクション
部と、前記の各ファンクション部ごとに設けられ、独立
して動作する複数のステートマシン部と、を備えたこと
を特徴とする。
【０００９】上記の構成であれば、或るファンクション
部によるデータ生成処理中、即ち、そのファンクション
部に対応するステートマシン部の状態管理中に、バスを
通じて別のファンクション部に対するアドレス（命令）
が来た場合、当該別のファンクション部にはそれ用のス
テートマシン部が存在しており、且つ他のステートマシ
ン部の従属を受けずに独立して動作するため、当該別の
ファンクション部によるデータの生成処理を行わせるこ
とが可能になる。つまり、複数のファンクション部を同
時的に動作させることが可能になり、一つのファンクシ
ョン部によるバスの独占を回避してデータ転送等を効率
的に行うことができる。
部によるデータ生成処理中、即ち、そのファンクション
部に対応するステートマシン部の状態管理中に、バスを
通じて別のファンクション部に対するアドレス（命令）
が来た場合、当該別のファンクション部にはそれ用のス
テートマシン部が存在しており、且つ他のステートマシ
ン部の従属を受けずに独立して動作するため、当該別の
ファンクション部によるデータの生成処理を行わせるこ
とが可能になる。つまり、複数のファンクション部を同
時的に動作させることが可能になり、一つのファンクシ
ョン部によるバスの独占を回避してデータ転送等を効率
的に行うことができる。
【００１０】前記の各ファンクション部は、その担当す
るステートマシン部に各々別のバスを介して接続されて
いてもよい。かかる構成は、例えば、プライマリーバス
と二つの別のセカンダリーバスとの間でデータ等の橋渡
しを行うブリッジ回路として機能することになり、バス
間でのデータ転送等の効率化が図れる。
るステートマシン部に各々別のバスを介して接続されて
いてもよい。かかる構成は、例えば、プライマリーバス
と二つの別のセカンダリーバスとの間でデータ等の橋渡
しを行うブリッジ回路として機能することになり、バス
間でのデータ転送等の効率化が図れる。
【００１１】前記ファンクション部のうちの少なくとも
一つが、バスからの信号に対して各々所定の機能を実行
する複数のファンクション部と、前記の各ファンクショ
ン部ごとに設けられ、独立して動作する複数のステート
マシン部とを備えたデータ処理部であってもよい。即
ち、データ処理装置（マルチファンクションデバイス）
を構成している一つ又は複数のファンクション部が、請
求項１の発明に相当するデータ処理装置（マルチファン
クションデバイス）とした構成でもよいものである。
一つが、バスからの信号に対して各々所定の機能を実行
する複数のファンクション部と、前記の各ファンクショ
ン部ごとに設けられ、独立して動作する複数のステート
マシン部とを備えたデータ処理部であってもよい。即
ち、データ処理装置（マルチファンクションデバイス）
を構成している一つ又は複数のファンクション部が、請
求項１の発明に相当するデータ処理装置（マルチファン
クションデバイス）とした構成でもよいものである。
【００１２】
【発明の実施の形態】以下、この発明の実施の形態を図
に基づいて説明する。
に基づいて説明する。
【００１３】図１は、例えば、ＰＣカードとして構成さ
れているマルチファンクションデバイス１を示したブロ
ック図である。このマルチファンクションデバイス１
は、ＰＣＩバス１０からの信号に対してそれぞれ所定の
機能を実行するｎ個のファンクション部Ｆ（Ｆ-1，Ｆ-
2，…，Ｆ-n）を備える。例えば、ファンクション部Ｆ-
1はモデム機能を実行し、ファンクション部Ｆ-2はＬＡ
Ｎ機能を実行し、ファンクション部Ｆ-nはＳＣＳＩ機能
を実行することができる。各ファンクション部Ｆにはス
テートマシン部Ｓが設けられている。図１の例では、前
記のファンクション部Ｆ-1にはステートマシン部Ｓ-1
が、ファンクション部Ｆ-2にはステートマシン部Ｓ-2
が、ファンクション部Ｆ-nにはステートマシン部Ｓ-n
が、という具合に接続されている。これらステートマシ
ン部Ｓ-1，Ｓ-2，…，Ｓ-nは、互いに独立して動作する
ことができる。また、各ステートマシン部Ｓには、ＰＣ
Ｉバス１０との間で入出力信号をインターフェースする
インターフェース部（図示せず）が設けられている。な
お、ＰＣＩバス１０とマルチファンクションデバイス１
とを繋ぐ線は、一つのファンクション命令分（例えば、
３２本）しかなく、マルチでも非マルチでもハード的に
は変わらない。
れているマルチファンクションデバイス１を示したブロ
ック図である。このマルチファンクションデバイス１
は、ＰＣＩバス１０からの信号に対してそれぞれ所定の
機能を実行するｎ個のファンクション部Ｆ（Ｆ-1，Ｆ-
2，…，Ｆ-n）を備える。例えば、ファンクション部Ｆ-
1はモデム機能を実行し、ファンクション部Ｆ-2はＬＡ
Ｎ機能を実行し、ファンクション部Ｆ-nはＳＣＳＩ機能
を実行することができる。各ファンクション部Ｆにはス
テートマシン部Ｓが設けられている。図１の例では、前
記のファンクション部Ｆ-1にはステートマシン部Ｓ-1
が、ファンクション部Ｆ-2にはステートマシン部Ｓ-2
が、ファンクション部Ｆ-nにはステートマシン部Ｓ-n
が、という具合に接続されている。これらステートマシ
ン部Ｓ-1，Ｓ-2，…，Ｓ-nは、互いに独立して動作する
ことができる。また、各ステートマシン部Ｓには、ＰＣ
Ｉバス１０との間で入出力信号をインターフェースする
インターフェース部（図示せず）が設けられている。な
お、ＰＣＩバス１０とマルチファンクションデバイス１
とを繋ぐ線は、一つのファンクション命令分（例えば、
３２本）しかなく、マルチでも非マルチでもハード的に
は変わらない。
【００１４】図１の構成において、例えば、ファンクシ
ョン部Ｆ-1によるデータの生成処理中、即ち、そのファ
ンクション部に対応するステートマシン部Ｓ-1の状態管
理中にＰＣＩバス１０を通じてファンクション部Ｆ-2に
対するアドレス（命令）が来た場合、当該ファンクショ
ン部Ｆ-2にはそれ用のステートマシン部Ｓ-2が存在して
おり、このステートマシン部Ｓ-2は他のステートマシン
部の従属を受けずに独立して動作するため、ファンクシ
ョン部Ｆ-2によるデータの生成処理も同時的に行わせる
ことが可能になる。つまり、複数のファンクション部を
同時的に動作させることが可能になり、一つのファンク
ション部によるバスの独占を回避してデータ転送等を効
率的に行うことができる。また、各ステートマシン部Ｓ
としては既存のステートマシンを用いることができる。
ョン部Ｆ-1によるデータの生成処理中、即ち、そのファ
ンクション部に対応するステートマシン部Ｓ-1の状態管
理中にＰＣＩバス１０を通じてファンクション部Ｆ-2に
対するアドレス（命令）が来た場合、当該ファンクショ
ン部Ｆ-2にはそれ用のステートマシン部Ｓ-2が存在して
おり、このステートマシン部Ｓ-2は他のステートマシン
部の従属を受けずに独立して動作するため、ファンクシ
ョン部Ｆ-2によるデータの生成処理も同時的に行わせる
ことが可能になる。つまり、複数のファンクション部を
同時的に動作させることが可能になり、一つのファンク
ション部によるバスの独占を回避してデータ転送等を効
率的に行うことができる。また、各ステートマシン部Ｓ
としては既存のステートマシンを用いることができる。
【００１５】図２は、コンピュータ装置内の規格の異な
る複数のバスを接続するブリッジ回路を成すマルチファ
ンクションデバイス２を示したブロック図である。つま
り、このマルチファンクションデバイス２は、ＰＣＩバ
ス１１と第１カードバス１２及び第２カードバス１３と
の間でのデータ等の橋渡しを行うブリッジ回路部分２ａ
に、各々がファンクション部である二つのカードバスデ
バイスＤ-1及びカードバスデバイスＤ-2を、第１カード
バス１２と第２カードバス１３を介して接続させたもの
として把握できる。そして、前記ブリッジ回路部分２ａ
は、マスターブロック２ｂとスレーブブロック２ｃとか
ら成り、前記スレーブブロック２ｃ内において、前記の
カードバスデバイスＤ-1用のステートマシン部ｓ-1、及
びカードバスデバイスＤ-2用のステートマシン部ｓ-2を
備えている。これらステートマシン部ｓ-1，ｓ-2は、互
いに独立して動作することができる。なお、前記のマス
ターブロック２ｂは、カードバスデバイスから受け取っ
た信号（例えば、後述するＴＲＤＹ＃）をＰＣＩバス１
１に送出するといった処理を行う。
る複数のバスを接続するブリッジ回路を成すマルチファ
ンクションデバイス２を示したブロック図である。つま
り、このマルチファンクションデバイス２は、ＰＣＩバ
ス１１と第１カードバス１２及び第２カードバス１３と
の間でのデータ等の橋渡しを行うブリッジ回路部分２ａ
に、各々がファンクション部である二つのカードバスデ
バイスＤ-1及びカードバスデバイスＤ-2を、第１カード
バス１２と第２カードバス１３を介して接続させたもの
として把握できる。そして、前記ブリッジ回路部分２ａ
は、マスターブロック２ｂとスレーブブロック２ｃとか
ら成り、前記スレーブブロック２ｃ内において、前記の
カードバスデバイスＤ-1用のステートマシン部ｓ-1、及
びカードバスデバイスＤ-2用のステートマシン部ｓ-2を
備えている。これらステートマシン部ｓ-1，ｓ-2は、互
いに独立して動作することができる。なお、前記のマス
ターブロック２ｂは、カードバスデバイスから受け取っ
た信号（例えば、後述するＴＲＤＹ＃）をＰＣＩバス１
１に送出するといった処理を行う。
【００１６】ここで、ＰＣＩバス１１に接続されている
ＰＣＩデバイス１５から第１カードバス１２に対してデ
ータ転送が行われる場合について説明すると、ＰＣＩデ
バイス１５からＰＣＩバス１１を経由したデータは、ス
テートマシン部ｓ-1及びステートマシン部ｓ-2の双方に
入力される。両ステートマシン部ｓ-1，ｓ-2がそれぞれ
アドレスのデコード等を行うことによって、当該アドレ
スが第１カードバス１２に対する指令であることを検出
すると、ステートマシン部ｓ-1のみが動作を続け、ステ
ートマシン部ｓ-2は動作を終了する。そして、ステート
マシン部ｓ-1は入力されたデータを第１カードバス１２
に転送する。なお、カードデバイス（カードバス）側か
らのデータ転送については説明を省略するが、上述した
処理と同様の処理によって行われることになる。
ＰＣＩデバイス１５から第１カードバス１２に対してデ
ータ転送が行われる場合について説明すると、ＰＣＩデ
バイス１５からＰＣＩバス１１を経由したデータは、ス
テートマシン部ｓ-1及びステートマシン部ｓ-2の双方に
入力される。両ステートマシン部ｓ-1，ｓ-2がそれぞれ
アドレスのデコード等を行うことによって、当該アドレ
スが第１カードバス１２に対する指令であることを検出
すると、ステートマシン部ｓ-1のみが動作を続け、ステ
ートマシン部ｓ-2は動作を終了する。そして、ステート
マシン部ｓ-1は入力されたデータを第１カードバス１２
に転送する。なお、カードデバイス（カードバス）側か
らのデータ転送については説明を省略するが、上述した
処理と同様の処理によって行われることになる。
【００１７】次に、図３を用い、前記図２の構成のマル
チファンクションデバイス２におけるＰＣＩバス１１か
らカードバス１２，１３へのディレイドトランザクショ
ン（Delayed Transaction ）によるバス間転送を説明す
る。この図において、ＦＲＡＭＥ＃は、それがＬｏｗの
ときにＰＣＩバス１１からアドレス（命令）が来ている
ということをデバイス側に知らせる信号（信号線）であ
り、ＩＲＤＹ＃は、アドレス（命令）を出したＰＣＩバ
ス１１側においてデータの受け取り準備ができていると
いうことをデバイス側（ブリッジ回路部分２ａ側）に知
らせるための信号（信号線）である。そして、ＤＥＶＳ
ＥＬ＃は、前記アドレス（命令）に対してそれに対応す
るファンクション部（カードバスデバイスＤ-1，Ｄ-2）
が選択されたことをＰＣＩバス１１側に知らせる信号
（信号線）であり、その際にＰＣＩバス１１に渡すべき
データの準備ができていなければ、ＴＲＤＹ＃はＨｉｇ
ｈであり、ＳＴＯＰ＃はＬｏｗとなる。
チファンクションデバイス２におけるＰＣＩバス１１か
らカードバス１２，１３へのディレイドトランザクショ
ン（Delayed Transaction ）によるバス間転送を説明す
る。この図において、ＦＲＡＭＥ＃は、それがＬｏｗの
ときにＰＣＩバス１１からアドレス（命令）が来ている
ということをデバイス側に知らせる信号（信号線）であ
り、ＩＲＤＹ＃は、アドレス（命令）を出したＰＣＩバ
ス１１側においてデータの受け取り準備ができていると
いうことをデバイス側（ブリッジ回路部分２ａ側）に知
らせるための信号（信号線）である。そして、ＤＥＶＳ
ＥＬ＃は、前記アドレス（命令）に対してそれに対応す
るファンクション部（カードバスデバイスＤ-1，Ｄ-2）
が選択されたことをＰＣＩバス１１側に知らせる信号
（信号線）であり、その際にＰＣＩバス１１に渡すべき
データの準備ができていなければ、ＴＲＤＹ＃はＨｉｇ
ｈであり、ＳＴＯＰ＃はＬｏｗとなる。
【００１８】ＰＣＩバス１１側から前記カードバスデバ
イスＤ-1に対するアドレス（Ａ１）が最初に来たとき
は、それに対するデータの準備はできていないので、Ｔ
ＲＤＹ＃はＨｉｇｈとなり、ＳＴＯＰ＃はＬｏｗとなる
が、アドレス（Ａ１）の受付は行っており、これに対応
するカードバスデバイスＤ-1によるデータの生成処理が
開始される。そして、このデータ生成処理においてステ
ートマシン部ｓ-1によるカードバスデバイスＤ-1の状態
管理が実行されることになる。ステートマシン部ｓ-1が
カードバスデバイスＤ-1に対する状態管理を実行してい
る場合でも、ステートマシン部ｓ-2によるカードバスデ
バイスＤ-2の状態管理は可能であるので、ＰＣＩバス１
１側からカードバスデバイスＤ-2に対するアドレス（Ａ
２）が来た場合、その受付を行うことができる。即ち、
最初に来たアドレス（Ａ２）に対するデータの準備はで
きていないので、ＴＲＤＹ＃はＨｉｇｈとなり、ＳＴＯ
Ｐ＃はＬｏｗとなるものの、アドレス（Ａ２）の受付は
行い、これに対応するカードバスデバイスＤ-2によるデ
ータの生成処理を開始することになる。そして、前述の
カードバスデバイスＤ-1によるデータ生成処理でデータ
（Ｄ１）の送出準備ができた後に２度目のアドレス（Ａ
１）が来ると、ＴＲＤＹ＃はＬｏｗに、ＳＴＯＰ＃はＨ
ｉｇｈになり、データ（Ｄ１）がＰＣＩバス１１側へと
送出される。同様に、前述のカードバスデバイスＤ-2に
よるデータ生成処理でデータ（Ｄ２）の送出準備ができ
た後に２度目のアドレス（Ａ２）が来ると、ＴＲＤＹ＃
はＬｏｗに、ＳＴＯＰ＃はＨｉｇｈになり、データ（Ｄ
２）がＰＣＩバス１１側へと送出されることになる。即
ち、独立して各ファンクション部を管理するステートマ
シン部ｓ-1，ｓ-2を有したことで、カードバスデバイス
Ｄ-1及びカードバスデバイスＤ-2は独自にその状態を管
理されて動作することが可能になったため、一つのファ
ンクション部によるバスの独占を排除し、バス間におけ
るデータ転送等を効率良く行うことができる。
イスＤ-1に対するアドレス（Ａ１）が最初に来たとき
は、それに対するデータの準備はできていないので、Ｔ
ＲＤＹ＃はＨｉｇｈとなり、ＳＴＯＰ＃はＬｏｗとなる
が、アドレス（Ａ１）の受付は行っており、これに対応
するカードバスデバイスＤ-1によるデータの生成処理が
開始される。そして、このデータ生成処理においてステ
ートマシン部ｓ-1によるカードバスデバイスＤ-1の状態
管理が実行されることになる。ステートマシン部ｓ-1が
カードバスデバイスＤ-1に対する状態管理を実行してい
る場合でも、ステートマシン部ｓ-2によるカードバスデ
バイスＤ-2の状態管理は可能であるので、ＰＣＩバス１
１側からカードバスデバイスＤ-2に対するアドレス（Ａ
２）が来た場合、その受付を行うことができる。即ち、
最初に来たアドレス（Ａ２）に対するデータの準備はで
きていないので、ＴＲＤＹ＃はＨｉｇｈとなり、ＳＴＯ
Ｐ＃はＬｏｗとなるものの、アドレス（Ａ２）の受付は
行い、これに対応するカードバスデバイスＤ-2によるデ
ータの生成処理を開始することになる。そして、前述の
カードバスデバイスＤ-1によるデータ生成処理でデータ
（Ｄ１）の送出準備ができた後に２度目のアドレス（Ａ
１）が来ると、ＴＲＤＹ＃はＬｏｗに、ＳＴＯＰ＃はＨ
ｉｇｈになり、データ（Ｄ１）がＰＣＩバス１１側へと
送出される。同様に、前述のカードバスデバイスＤ-2に
よるデータ生成処理でデータ（Ｄ２）の送出準備ができ
た後に２度目のアドレス（Ａ２）が来ると、ＴＲＤＹ＃
はＬｏｗに、ＳＴＯＰ＃はＨｉｇｈになり、データ（Ｄ
２）がＰＣＩバス１１側へと送出されることになる。即
ち、独立して各ファンクション部を管理するステートマ
シン部ｓ-1，ｓ-2を有したことで、カードバスデバイス
Ｄ-1及びカードバスデバイスＤ-2は独自にその状態を管
理されて動作することが可能になったため、一つのファ
ンクション部によるバスの独占を排除し、バス間におけ
るデータ転送等を効率良く行うことができる。
【００１９】なお、上記の説明では、ＰＣＩバスとカー
ドバスとをブリッジする例を示したが、これに限らず、
ＰＣＩバスとＰＣＩバスとを接続するブリッジ回路、カ
ードバスとカードバスとを接続するブリッジ回路、或い
は、ＰＣＩバスとＩＳＡ（Industory Standerd Archite
cture ）バスとを接続するブリッジ回路、或いは、これ
ら以外のバスを接続するブリッジ回路としてもよいもの
である。なお、ＰＣＩ−ＰＣＩブリッジ回路は、ＰＣＩ
バスに接続するＬＳＩや拡張スロットを増やす場合など
に用いられる。
ドバスとをブリッジする例を示したが、これに限らず、
ＰＣＩバスとＰＣＩバスとを接続するブリッジ回路、カ
ードバスとカードバスとを接続するブリッジ回路、或い
は、ＰＣＩバスとＩＳＡ（Industory Standerd Archite
cture ）バスとを接続するブリッジ回路、或いは、これ
ら以外のバスを接続するブリッジ回路としてもよいもの
である。なお、ＰＣＩ−ＰＣＩブリッジ回路は、ＰＣＩ
バスに接続するＬＳＩや拡張スロットを増やす場合など
に用いられる。
【００２０】また、例えば、第１のＰＣＩバスに第２の
ＰＣＩバス及び他のバスがこの発明のマルチファンクシ
ョンデバイスであるブリッジ回路によって接続され、更
に、前記第２のＰＣＩバスにＩＳＡバス及び他のバスが
同様にこの発明のマルチファンクションデバイスである
ブリッジ回路で接続される形態も考えられる。このよう
な形態は、マルチファンクションデバイスを構成してい
る幾つかのファンクション部のうちの少なくとも一つ
が、マルチファンクションデバイス（即ち、バスからの
信号に対して各々所定の機能を実行する複数のファンク
ション部と、前記の各ファンクション部ごとに設けら
れ、独立して動作する複数のステートマシン部とを備え
る）であるものに相当することになる。そして、このよ
うな構成もこの発明に含まれるものである。
ＰＣＩバス及び他のバスがこの発明のマルチファンクシ
ョンデバイスであるブリッジ回路によって接続され、更
に、前記第２のＰＣＩバスにＩＳＡバス及び他のバスが
同様にこの発明のマルチファンクションデバイスである
ブリッジ回路で接続される形態も考えられる。このよう
な形態は、マルチファンクションデバイスを構成してい
る幾つかのファンクション部のうちの少なくとも一つ
が、マルチファンクションデバイス（即ち、バスからの
信号に対して各々所定の機能を実行する複数のファンク
ション部と、前記の各ファンクション部ごとに設けら
れ、独立して動作する複数のステートマシン部とを備え
る）であるものに相当することになる。そして、このよ
うな構成もこの発明に含まれるものである。
【００２１】
【発明の効果】以上説明したように、この発明によれ
ば、複数のファンクション部を同時的に動作させること
が可能になり、一つのファンクション部によるバスの独
占を排除してバス間或いはファンクションデバイス内で
のデータ転送等を効率良く行うことができるという効果
を奏する。
ば、複数のファンクション部を同時的に動作させること
が可能になり、一つのファンクション部によるバスの独
占を排除してバス間或いはファンクションデバイス内で
のデータ転送等を効率良く行うことができるという効果
を奏する。
【図１】この発明の実施の形態のデータ処理装置（マル
チファンクションデバイス）を示したブロック図であ
る。
チファンクションデバイス）を示したブロック図であ
る。
【図２】この発明の実施の形態のデータ処理装置（ブリ
ッジ回路タイプのマルチファンクションデバイス）を示
したブロック図である。
ッジ回路タイプのマルチファンクションデバイス）を示
したブロック図である。
【図３】図２の構成において、ＰＣＩバスからカードバ
スへのディレイドトランザクションによるバス間転送を
説明するタイミングチャートである。
スへのディレイドトランザクションによるバス間転送を
説明するタイミングチャートである。
【図４】従来の構成において、ＰＣＩバスからカードバ
スへのディレイドトランザクションによるバス間転送を
説明するタイミングチャートである。
スへのディレイドトランザクションによるバス間転送を
説明するタイミングチャートである。
１ マルチファンクションデバイス ２ マルチファンクションデバイス ２ａ ブリッジ回路部 ２ｂ マスターブロック ２ｃ スレーブブロック １０ ＰＣＩバス １１ ＰＣＩバス １２ 第１カードバス １３ 第２カードバス １５ ＰＣＩデバイス Ｓ ステートマシン部 ｓ ステートマシン部 Ｆ ファンクション部
Claims (3)
- 【請求項１】 バスからの信号に対して各々所定の機能
を実行する複数のファンクション部と、前記の各ファン
クション部ごとに設けられ、独立して動作する複数のス
テートマシン部と、を備えたことを特徴とするデータ処
理装置。 - 【請求項２】 前記の各ファンクション部は、その担当
するステートマシン部に各々別のバスを介して接続され
ていることを特徴とする請求項１に記載のデータ処理装
置。 - 【請求項３】 前記ファンクション部のうちの少なくと
も一つが、バスからの信号に対して各々所定の機能を実
行する複数のファンクション部と、前記の各ファンクシ
ョン部ごとに設けられ、独立して動作する複数のステー
トマシン部とを備えたデータ処理部であることを特徴と
するデータ処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12449798A JP4236729B2 (ja) | 1998-05-07 | 1998-05-07 | データ処理装置 |
| US09/304,513 US6480920B1 (en) | 1998-05-07 | 1999-05-03 | Data processing device having a plurality of state-machine parts |
| US10/246,212 US6807601B2 (en) | 1998-05-07 | 2002-09-18 | Data processing device having a plurality of state-machine parts |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12449798A JP4236729B2 (ja) | 1998-05-07 | 1998-05-07 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11316733A true JPH11316733A (ja) | 1999-11-16 |
| JP4236729B2 JP4236729B2 (ja) | 2009-03-11 |
Family
ID=14886964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12449798A Expired - Fee Related JP4236729B2 (ja) | 1998-05-07 | 1998-05-07 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6480920B1 (ja) |
| JP (1) | JP4236729B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100409209C (zh) * | 2003-03-31 | 2008-08-06 | 株式会社理光 | 控制个人计算机卡连接的方法和装置及其被动卡适配卡 |
| US20050080966A1 (en) * | 2003-10-09 | 2005-04-14 | Cruz Arnaldo R. | Communication steering for use in a multi-master shared resource system |
| US20050080961A1 (en) * | 2003-10-09 | 2005-04-14 | Bedwell Ryan D. | Communication steering for use in a multi-master shared resource system |
| US7861162B2 (en) * | 2003-11-14 | 2010-12-28 | Samsung Electronics Co., Ltd. | Help file generating method and apparatus |
| KR100591524B1 (ko) * | 2004-05-14 | 2006-06-19 | 삼성전자주식회사 | 버스 구조하에서 다이나믹 클록 게이팅이 가능한 슬레이브장치 및 그 동작방법 |
| US20060259651A1 (en) * | 2005-04-13 | 2006-11-16 | Sierra Wireless, Inc. | Methods and apparatuses for providing combination personal computer cards |
| US9910818B2 (en) | 2013-10-02 | 2018-03-06 | Lattice Semiconductor Corporation | Serdes interface architecture for multi-processor systems |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265252A (en) * | 1991-03-26 | 1993-11-23 | International Business Machines Corporation | Device driver system having generic operating system interface |
| US5581727A (en) * | 1993-03-22 | 1996-12-03 | Compaq Computer Corporation | Hierarchical cache system flushing scheme based on monitoring and decoding processor bus cycles for flush/clear sequence control |
| US5574934A (en) * | 1993-11-24 | 1996-11-12 | Intel Corporation | Preemptive priority-based transmission of signals using virtual channels |
| US5577213A (en) * | 1994-06-03 | 1996-11-19 | At&T Global Information Solutions Company | Multi-device adapter card for computer |
| JPH07334564A (ja) | 1994-06-03 | 1995-12-22 | Symbios Logic Inc | 微調整自在な接続アダプター生成自動化装置 |
| US5680592A (en) * | 1995-04-14 | 1997-10-21 | Nvidia Corporation | System using a plurality of state machines for translating commands intended for legacy bus devices to commands for local bus devices |
| US5925099A (en) * | 1995-06-15 | 1999-07-20 | Intel Corporation | Method and apparatus for transporting messages between processors in a multiple processor system |
| US5805842A (en) * | 1995-09-26 | 1998-09-08 | Intel Corporation | Apparatus, system and method for supporting DMA transfers on a multiplexed bus |
| JP3620166B2 (ja) * | 1996-09-25 | 2005-02-16 | ブラザー工業株式会社 | 多機能周辺装置 |
| US5978858A (en) * | 1997-09-30 | 1999-11-02 | Compaq Computer Corporation | Packet protocol and distributed burst engine |
| JPH11120120A (ja) * | 1997-10-13 | 1999-04-30 | Fujitsu Ltd | カードバス用インターフェース回路及びそれを有するカードバス用ｐｃカード |
| US6157976A (en) * | 1998-05-06 | 2000-12-05 | Ess Technology | PCI-PCI bridge and PCI-bus audio accelerator integrated circuit |
| US6233641B1 (en) * | 1998-06-08 | 2001-05-15 | International Business Machines Corporation | Apparatus and method of PCI routing in a bridge configuration |
| US6442672B1 (en) * | 1998-09-30 | 2002-08-27 | Conexant Systems, Inc. | Method for dynamic allocation and efficient sharing of functional unit datapaths |
-
1998
- 1998-05-07 JP JP12449798A patent/JP4236729B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-03 US US09/304,513 patent/US6480920B1/en not_active Expired - Lifetime
-
2002
- 2002-09-18 US US10/246,212 patent/US6807601B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6807601B2 (en) | 2004-10-19 |
| US20030018844A1 (en) | 2003-01-23 |
| JP4236729B2 (ja) | 2009-03-11 |
| US6480920B1 (en) | 2002-11-12 |
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