JPS59202530A - 優先順位制御回路 - Google Patents
優先順位制御回路Info
- Publication number
- JPS59202530A JPS59202530A JP7851283A JP7851283A JPS59202530A JP S59202530 A JPS59202530 A JP S59202530A JP 7851283 A JP7851283 A JP 7851283A JP 7851283 A JP7851283 A JP 7851283A JP S59202530 A JPS59202530 A JP S59202530A
- Authority
- JP
- Japan
- Prior art keywords
- slot
- priority
- input
- line
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は電子計算機システムの入出力制御装置（以下
ＩＯＣと略記する）における優先順位を制御する回路に
関するものである。。
ＩＯＣと略記する）における優先順位を制御する回路に
関するものである。。
従来この種の回路の１種に第１図に示すものがあった。
図において、（１）は中央処理装置（以下ＣＰＵと略記
する）、（２）はバックパネル、（３ａ）、（３ｂ）は
それぞれ、ＩＯＣ、（４）はＩＯＣが装着さるべき場所
に実装されてない空きスロット、（５） 、 （６）
、Ｑカ、０２ハブライオ′リテイ線であり、前段のスロ
ットから出力されるプライオリティ線（たとえば（６）
）は後段のスロットへ入力されるプライオリティ線（た
とえばＱη）に接続され、最前段のスロットにはＣＰＵ
（１１からのプライオリ元イ線（５）が入力される。（
７）はデータ転送要求の有無を知らせる要求信号を送る
要求線である。
する）、（２）はバックパネル、（３ａ）、（３ｂ）は
それぞれ、ＩＯＣ、（４）はＩＯＣが装着さるべき場所
に実装されてない空きスロット、（５） 、 （６）
、Ｑカ、０２ハブライオ′リテイ線であり、前段のスロ
ットから出力されるプライオリティ線（たとえば（６）
）は後段のスロットへ入力されるプライオリティ線（た
とえばＱη）に接続され、最前段のスロットにはＣＰＵ
（１１からのプライオリ元イ線（５）が入力される。（
７）はデータ転送要求の有無を知らせる要求信号を送る
要求線である。
ＣＰＵ （１１がデータ転送を許可する状態にあるどき
は＆１（５）の上の信号論理をｒＬＪにする。ＩＯＣ（
３ａ）に転送要求があれば、線（７）の上の信号論理を
「Ｌ」にしているので、線（６）上の信号論理はｒＨＪ
となって、ｌ０Ｃ（３ａ）以外のＩＯＣに入力するプラ
イオリティ線の信号論理はすべてｒＨＪとな９ 、ｌ０
Ｃ（３ａ）だけの要求が受付けられることになる。
は＆１（５）の上の信号論理をｒＬＪにする。ＩＯＣ（
３ａ）に転送要求があれば、線（７）の上の信号論理を
「Ｌ」にしているので、線（６）上の信号論理はｒＨＪ
となって、ｌ０Ｃ（３ａ）以外のＩＯＣに入力するプラ
イオリティ線の信号論理はすべてｒＨＪとな９ 、ｌ０
Ｃ（３ａ）だけの要求が受付けられることになる。
もし、ｌ０Ｃ（３ａ）で転送要求がなく、線（７）上の
信号論理がｒＨＪであれば、線（５）上の信号論理がそ
の一！せ線（６＞上に現われる。ところで線（６）上の
信号論理を空きスロット（４）を越えて線（６）に送ら
ねばならぬので、ＩＯＣを実装してない空きスロットで
は、バックパネル（２）で線α■と線（６）を短絡して
おかねばならぬ。こうし７て置くと線（５）上の信号論
理が「Ｌ」でありｌ０Ｃ（３ａ）に転送要求がなくて線
（７）上の信号論理がｒ）ＩＪであればｌ０Ｃ（３ｂ）
には論理「Ｌ」の信号が入力され転送要求がある場合は
その要求が受付けられ転送要求がない場合はナントゲー
トを経て次のスロレトへ論理ｒＬＪの信号が転送される
。こめようにしてスロットの配列の順番によってスロッ
トに装着′されるＩＯＣの優先順位が決定される。
信号論理がｒＨＪであれば、線（５）上の信号論理がそ
の一！せ線（６＞上に現われる。ところで線（６）上の
信号論理を空きスロット（４）を越えて線（６）に送ら
ねばならぬので、ＩＯＣを実装してない空きスロットで
は、バックパネル（２）で線α■と線（６）を短絡して
おかねばならぬ。こうし７て置くと線（５）上の信号論
理が「Ｌ」でありｌ０Ｃ（３ａ）に転送要求がなくて線
（７）上の信号論理がｒ）ＩＪであればｌ０Ｃ（３ｂ）
には論理「Ｌ」の信号が入力され転送要求がある場合は
その要求が受付けられ転送要求がない場合はナントゲー
トを経て次のスロレトへ論理ｒＬＪの信号が転送される
。こめようにしてスロットの配列の順番によってスロッ
トに装着′されるＩＯＣの優先順位が決定される。
従来の優先ｊ−位制御回路は以上のように構成されてい
るので、ＩＯＣが実装されてない空きスロットに対して
はバックパネルにおいてプライオリティ線の入出力を接
続しなければならず、こめためバックパネルにバスクリ
ップを挿入することが必要であり、挿入忘れや誤挿入な
どΩミスを発生し易いという欠点があった。
るので、ＩＯＣが実装されてない空きスロットに対して
はバックパネルにおいてプライオリティ線の入出力を接
続しなければならず、こめためバックパネルにバスクリ
ップを挿入することが必要であり、挿入忘れや誤挿入な
どΩミスを発生し易いという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、カードフレーム上の各スロットに
対応するＩＯＣが接続されているが否かを検出する検出
装置と、この検出装置の出力により制御されて、空きス
ロットに入力するプライオリティ線と出力するプライオ
リティ線とを信号論理的に接続する制御回路を設けるこ
とによって、ＩＯＣの着脱に際してバスクリップの挿入
又は゛ 除去を必要としない優先順位制御回路を得るこ
とを目的としている。
めになされたもので、カードフレーム上の各スロットに
対応するＩＯＣが接続されているが否かを検出する検出
装置と、この検出装置の出力により制御されて、空きス
ロットに入力するプライオリティ線と出力するプライオ
リティ線とを信号論理的に接続する制御回路を設けるこ
とによって、ＩＯＣの着脱に際してバスクリップの挿入
又は゛ 除去を必要としない優先順位制御回路を得るこ
とを目的としている。
以下この発明の実施例を図面について説明する。
第２図はこの発明の一実施例を示す接続図で、第１図と
同一符号は同−又は相当部分を示し、（８ａ）。
同一符号は同−又は相当部分を示し、（８ａ）。
（８ｂ） 、（８ｃ）は各スロットに対応して設けられ
た各、 制御回路であり（９ａ） 、 （９ｂ） 、
（９ｃ）はそれぞれナントゲート、（１０ａ）、（１０
ｂ）、（１０ｃ）はそれぞｒ’Ｌフォトセンサ、（１３
ａ）、（１３ｂ）、（１３ｃ）はそれぞれ制御線である
。
た各、 制御回路であり（９ａ） 、 （９ｂ） 、
（９ｃ）はそれぞれナントゲート、（１０ａ）、（１０
ｂ）、（１０ｃ）はそれぞｒ’Ｌフォトセンサ、（１３
ａ）、（１３ｂ）、（１３ｃ）はそれぞれ制御線である
。
第３図、第４図はフォトセンサ叫の動作を説明する説明
図で、ＩＯＣ（３）が実装されている時は発光ダイオー
ドからフォトトランジスタへ光が到達せず、空きスロ：
ｙ）（４）の場合は光が到達する状態を示す。したがっ
て、第２図に示す例では（１３ａ）。
図で、ＩＯＣ（３）が実装されている時は発光ダイオー
ドからフォトトランジスタへ光が到達せず、空きスロ：
ｙ）（４）の場合は光が到達する状態を示す。したがっ
て、第２図に示す例では（１３ａ）。
（１３ｅ）上の信号論理はｒＬＪで、（１３ｂ）上の信
号論理は「１１」になる。そのためナンドゲー） （９
ａ）。
号論理は「１１」になる。そのためナンドゲー） （９
ａ）。
（９ｃ）は高インピーダンスとなシ、プライオリティ線
に関する限り制御回路（８ａ）、（８ｃ）は存在しない
と同様になる。
に関する限り制御回路（８ａ）、（８ｃ）は存在しない
と同様になる。
これに反し、線（、Ｌ３ｂ）上の信号−論理はｒＨＪと
なり、制御回路（８ｂ）は入力されたプライオリティ線
上の信号論理を出力するプライオリティ線上の信号論理
とする。すなわち空きスロット（４）に対してはそのプ
ライオリティ線の入力と出力をノくツクパネル（２）で
接続したと同一の効果が得らｎる。
なり、制御回路（８ｂ）は入力されたプライオリティ線
上の信号論理を出力するプライオリティ線上の信号論理
とする。すなわち空きスロット（４）に対してはそのプ
ライオリティ線の入力と出力をノくツクパネル（２）で
接続したと同一の効果が得らｎる。
なお、上記実施例ではＣＰＵ （１１からプライオリテ
ィ線（５）が出力するとしたが、これはチャネルから出
力され゛てもよい。また、この発明は優先順位制御ばか
りでなく、各ＩＯＣ又はそれに類する装置に対し縦続的
に接続されている他の信号に対しても適用することがで
きる。
ィ線（５）が出力するとしたが、これはチャネルから出
力され゛てもよい。また、この発明は優先順位制御ばか
りでなく、各ＩＯＣ又はそれに類する装置に対し縦続的
に接続されている他の信号に対しても適用することがで
きる。
以上のようにこの発明によれば、優先順位制御回路をＩ
ＯＣの実装の有無を自動的に識別して制御できるように
構成したので、ＩＯＣをスロットに着脱する場合にも特
別な処置が不要となシ、シたがってそれに伴うミスの発
生がなくなるという効果がある。
ＯＣの実装の有無を自動的に識別して制御できるように
構成したので、ＩＯＣをスロットに着脱する場合にも特
別な処置が不要となシ、シたがってそれに伴うミスの発
生がなくなるという効果がある。
第１図は従来の回路を示す接続図、第２図はこの発明の
一実施例を示す接続図、第３図及び第４図は策゛２図に
示す検出装置の動作を示す説明図である。 （１１−ＣＰＵ 、 ＋２１ ・・・バククパネル、（
３ａ）、（３ｂ） −ＩＯＣ，＋４＋・−空スロット、
（５） 、 ｔ６）・・・それぞれプライオリティ線、
（７） ・’＃求線、（８ａ） ＋ （８ｂ） 、（８
ｃ）・・・制御回路、（１１・・・検出回路（フォトセ
ンサ）。 尚、各図中同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄
一実施例を示す接続図、第３図及び第４図は策゛２図に
示す検出装置の動作を示す説明図である。 （１１−ＣＰＵ 、 ＋２１ ・・・バククパネル、（
３ａ）、（３ｂ） −ＩＯＣ，＋４＋・−空スロット、
（５） 、 ｔ６）・・・それぞれプライオリティ線、
（７） ・’＃求線、（８ａ） ＋ （８ｂ） 、（８
ｃ）・・・制御回路、（１１・・・検出回路（フォトセ
ンサ）。 尚、各図中同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄
Claims (1)
- 複数の入出力制御装置を、あらかじめ定められた優先順
位に従ってカードフレーム上の対応する順位のスロット
位置に装着し、又はこの装着から取外して当該スロット
を空きスロットにする手段ト、上記カードフレーム上の
各スロットに設けられ当該スロット位ｆ道に対応する入
出力制御装置が実装されているか否かを検出する検出装
置と、前段のスロットから出力されるプライオリティ線
を後段のスロットへ入力するプライオリティ線と接続し
、最前段のスロットへ入力するプライオリティ線はプラ
イオリティ制御線に接続する手段と、上記各スロットに
対応してそれぞれ設けられ当該スロットへ入力するプラ
イオリディ線と当該スロットから出力されるプライオリ
ティ線との間に対応する入出力制御装置と並列に接続さ
れる各制御回路と、上記検出装置において当該スロット
位置に入出力装置が実装されてないことを検出したとき
、対応する制御回路を制御し、当該スロットから出力さ
れるプライオリティ線上の信号の論理を当該スロットに
入力するプライオリティ線上の信号の論理と等しくする
手段とを備えた優先順位制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7851283A JPS59202530A (ja) | 1983-05-04 | 1983-05-04 | 優先順位制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7851283A JPS59202530A (ja) | 1983-05-04 | 1983-05-04 | 優先順位制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59202530A true JPS59202530A (ja) | 1984-11-16 |
Family
ID=13663987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7851283A Pending JPS59202530A (ja) | 1983-05-04 | 1983-05-04 | 優先順位制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59202530A (ja) |
-
1983
- 1983-05-04 JP JP7851283A patent/JPS59202530A/ja active Pending
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